KR20100139145A - 모듈러 바이폴라―ｃｍｏｓ―ｄｍｏｓ 아날로그 집적 회로 및 파워 트랜지스터 기술 - Google Patents

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마이클 이. 코넬
와이 티엔 찬
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Abstract

반도체 디바이스의 패밀리가 에피택셜층이 없는 기판에 형성된다. 일실시예에서, 상기 패밀리는 5V CMOS 쌍, 12V CMOS 쌍, 5V NPN, 5V PNP, 여러 형태의 횡형 트렌치 MOSFET, 및 30V 횡형 N 채널 DMOS를 포함한다. 각 디바이스들은 측면과 수직면으로 매우 컴팩트하고, 기판의 다른 디바이스와 완전히 절연될 수 있다.

Description

모듈러 바이폴라―ＣＭＯＳ―ＤＭＯＳ 아날로그 집적 회로 및 파워 트랜지스터 기술{A MODULAR BIPOLAR―CMOS―DMOS ANALOG INTEGRATED CIRCUIT AND POWER TRANSISTOR TECHNOLOGY}
본 발명은 반도체 디바이스 제조에 관한 것으로서, 특히 단일 반도체 칩 상에 서로 완전히 절연(isolation)될 수 있는 성능을 갖고, 다른 동작 전압 정격을 갖는 전계 효과 및 바이폴라 트랜지스터 또는 다른 반도체 디바이스의 제조에 관한 것이다. 또한, 본 발명은, 디바이스 사이의 기생 전도를 회피하고, 디바이스와 회로 사이의 잡음 및 크로스토크를 억제하는 특징을 갖고, 또한 다른 특징, 예컨대 특히 아날로그 및 혼합 신호 응용에서 사용되는 거의 이상적인 전류원을 생성하고, 고전류 또는 고전압 파워 응용에서 사용되는 전원 스위치를 칩에 집적하기 위한 강한 저저항 파워 MOSFET를 생성하는 것과 같은 다른 특징을 갖는 반도체 디바이스에 관한 것이다.
[참조 문헌]
본 출원은 각각 전체가 참조문헌으로서 여기에 첨부된 2002년 8월 14일 출원된 미국특허출원 제10/218,668호 및 2002년 8월 14일 출원된 미국특허출원 제10/218,678호와 관련된다.
오늘날 메모리, 로직, 디지털 신호 처리, 마이크로 프로세서, 로직 어레이 등을 포함하는 대다수의 집적 회로는 디지털인 반면, 다수의 제품 및 전자 기능은 여전히 단독의 아날로그 회로 또는 디지털 회로와 결합된 혼합 신호 응용의 아날로그 회로에 의존한다. 아날로그 집적 회로는 소위 "아날로그" 또는 "선형" 회로 동작 체제에서 동작하는 집적 회로와 연관된 반도체 기술의 한 분야를 형성한다. 아날로그 IC에서, 집적된 디바이스의 일부는 파워 응용에서 전류를 스위칭하기 위해 사용되나, 전압 레퍼런스, 전류 미러(mirror), 오실레이터, 및 증폭기에서 정전류원 또는 제어된 전류원으로서 동작하는 경우와 같이 아날로그 디바이스에 대한 다른 용도도 존재한다. 반도체 산업의 이러한 분야는 디바이스의 전기적 특성, 디바이스가 다루는 전압 및 전류, 및 디바이스를 제조하는데 사용되는 프로세스 및 기술의 관점에서, 일반적으로 디지털 분야와 뚜렷이 구별된다.
통상적으로, 디지털 디바이스는 낮은 전류 및 전압을 공급받고, 이러한 낮은 전류를 온 및 오프 스위칭하여 논리 및 연산 기능을 실행한다. 디지털 칩으로의 신호 입력은 일반적으로 그 자체가 디지털 신호이고, 전원 공급 입력은 일반적으로 단지 몇 퍼센트의 최대 변화를 갖는 양호하게 조정된 입력을 구성한다. 모든 입력 및 출력 핀은 일반적으로 양호하게 동작하여, 지정된 공급 전압 범위 내에 유지되어, 대부분 다른 디지털 IC의 출력으로부터 방출된다. 대부분의 출력은 본질적으로 용량성 또는 저항성인 부하 및 종종 다른 디지털 IC의 입력만을 구동한다.
대조적으로, 아날로그 IC는 더욱 넓은 범위의 동작 환경을 경험해야만 한다. 무엇보다도, 많은 아날로그 및 파워(power) IC는 제품의 배터리 또는 제품의 전원 입력에 직접 연결되고, 그러므로 전 범위의 잠재적인 과전압 및 잡음 조건을 받는다. 사실상, 디지털 IC에 전원으로 사용되는 조정된 공급은 일반적으로 원시(raw) 전원에서의 수십 퍼센트를 초과하는 변화로부터 디지털 IC를 보호하는 아날로그 전압 레귤레이터 IC이다. 또한, 아날로그 IC에 대한 입력은 종종 그 자체가 아나로그 신호이고, 그것은 감시 중 또는 검출 중의 신호에 혼합된 잡음을 포함할 수 있다. 최근에, 아날로그 IC의 출력은 종종 고전압 또는 고전류 부하를 구동해야만 한다. 이들 부하는 인덕터 또는 모터를 포함하고 IC의 출력핀이 공급 전압을 초과하거나 또는 접지 전위를 하회하도록 하여, PN 접합을 순방향 바이어스로 하고, 그 결과 바람직하지 않은 기생 바이폴라 트랜지스터 전도로 발생시킨다.
아날로그 및 파워 IC 제조에 사용된 기술, 특히 CMOS와 바이폴라 트랜지스터를 결합하는 프로세스는 성능 및 칩 크기에서 디지털 및 아날로그 IC 양자에 이점을 줄 수 있다. 그러나 대부분의 예에서, 디지털 IC는 면적을 작게 하기 위해 반도체 디바이스의 이상적인 성질 또는 성능이 희생되어야 하지만, 소비하는 면적이 가능한 한 최소의 트랜지스터를 제조하도록 최적화된 제조 프로세스를 사용한다. 아날로그 및 파워 IC에서, 크기뿐만 아니라 동작 특성 양자는 중요한 파라미터이고, 하나가 다른 하나를 대가로 완전히 희생될 수 없다. 아날로그, 혼합 신호, 및 파워 IC에 특히 이로운 몇 가지 특징은 다음과 같다:
ㆍ단일의 칩에 다른 전압 정격을 갖는 디바이스를 제조하는 것(다른 게이트-소스 및 드레인-소스 전압 정격을 갖는 MOSFET디바이스 및 다른 컬렉터-에미터 전압 정격을 갖는 바이폴라 트랜지스터를 포함하는),
ㆍ특히 디바이스들이 다른 전압에서 동작하거나 또는 한 IC 내에서 크게 다른 수행하는 경우, 서로 및 공유 기판으로부터 디바이스를 절연하는 것,
ㆍ일군의 디바이스를 공통 기판으로부터 절연하여 절연 포켓(pocket) 또는 터브(tub)로 하고, 그것에 의해 상기 디바이스에 가해진 바이어스 전위는 낮은 전압으로 유지 가능하고, 한편, 전체 포켓은 기판 전위보다 높은 전압에서 "부유(floating)"하도록 하는 것,
ㆍ공통 기판으로부터 일군의 디바이스를 절연하여 작은 신호 잡음이 디바이스의 적절한 회로 동작을 간섭하지 못하도록 하는 것,
ㆍ소수 캐리어가 순방향 바이어스된 PN 접합으로부터 공통 기판으로 확산하는(기생 바이폴라 전도) 것을 억제하는 것,
ㆍ다른 디바이스 및 회로의 기판에서 전압 강하 및 공간 전위 변동(소위 "그라운드 바운스(ground bounce)")의 가능한 영향을 최소화하는 것,
ㆍ최소의 전압 의존을 갖는, 즉 평탄한 출력 I-V 특성 (종종 바이폴라에 대해서는 높은 얼리전압(Early Voltage) VA를 갖는 것으로, 그리고 MOSFET에 대해서는 높은 소신호 포화 출력 임피던스(r0)를 갖는 것으로 설명됨)을 갖는 정전류원으로서 동작하도록 출력특성이 최적화된 트랜지스터를 집적하는 것,
ㆍ저전압 회로의 상기 "부유" 포켓으로 제어신호를 "레벨-시프팅" 할 수 있는 고전압 트랜지스터를 집적하는 것,
ㆍ고전류 스위치용의, 특히 큰 디바이스 어레이를 통해 빠른 신호 전송이 가능한 저저항 MOSFET를 집적하는 것,
ㆍ영구 손상, 파괴 또는 즉시 고장 없이 애벌런치 브레이크다운(avalanche breakdown)에서 한정된 동작 기간을 동작할 수 있는 고전류 및/또는 고전압 디바이스(러지드(rugged) 디바이스라고도 함)를 집적하는 것,
ㆍ큰 저항값을 갖는 저항기, 및 실리콘을 최소로 사용하는 큰 면적의 전압-비종속 커패시터와 같은 큰 면적의 수동소자를 집적하는 것,
ㆍ정밀 아날로그 회로, 특히 정밀한 전류원, 및 웨이퍼 로트(wafer lot) 사이에 거의 변하지 않는 온도 비종속 전압 레퍼런스를 집적하는 것,
을 포함한다.
이러한 이유 및 다른 것들 때문에, 비-디지털 집적 회로를 제조하는데 사용되는 처리 기술은 고유하고, 종종 단일 프로세스에 바이폴라와 CMOS 디바이스를 혼합한다. 병합된 바이폴라-CMOS 프로세스는 BiCMOS(바이폴라-CMOS), 및 CBiC(상보형(complementary) 바이폴라-CMOS)로 명명된 프로세스를 포함한다. 파워 MOSFET가 집적되면, 파워 MOSFET는 표준 CMOS 컴포넌트를 사용하거나, 또는 DMOS 디바이스를 사용할 수 있다(DMOS에서의 "D"는 원래 이중 확산(double diffused)의 두문자임). 하나의 프로세스 아키텍처로의 바이폴라, CMOS, 및 DMOS 트랜지스터의 혼합은 종종 BCD 프로세스로 지칭된다. 이러한 프로세스의 대부분은, 디바이스 사이를 절연하기 위해 특히 NPN 또는 PNP 바이폴라가 포함되는 경우 복잡한 프로세스 흐름을 필요로 한다.
업계는 아날로그, 바이폴라-CMOS, BCD, 및 파워용 집적 디바이스의 제조에서 공정한 표준적인 1 세트의 프로세스를 채택했다. 통상적으로, 에피택셜(에피(epi))층이 반도체 기판의 위에 성장된다. 종종 에피가 성장하기 전에 불순물(dopant)이 기판으로 주입된다. 에피층이 형성될 때, 이러한 불순물은 아래의 기판과 위의 에피층 양쪽으로 확산하여, 에피층의 완성시에 기판과 에피층 사이의 인터페이스에 "매립층(buried layer)"을 형성한다. 이 프로세스는, 에피택셜층으로의 매립층의 원치않는 과도한 상향 확산을 피하기 위해 매립층 주입이 에피택셜 성장 전에 표면으로부터 잘 이격되어 확산되어야 한다는 사실에 의해, 복잡해진다. 이러한 긴 사전-에피택셜(pre-epitaxial) 확산은 에피택셜 피착(epitaxial deposition)의 시작시에 일어나는 (결점 없는 결정성장을 촉진하기 위해 에칭에 의해 기판의 상층을 제거하는) 에치-클린(etch-clean) 동안 매입 주입층의 원치않는 제거를 피하기 위해 특히 필요하다.
트랜지스터 및 다른 디바이스는 에피층의 표면 또는 근처에 보통 형성된다. 이들 디바이스는 통상 에피층으로 불순물를 주입한 다음 불순물이 에피층으로 하향 확산되도록 하여 기판 및 에피층의 온도를 상승시켜 형성된다. 주입의 양(dose), 불순물의 확산도, 및 열처리의 온도 및 지속 기간에 의존하여, 다양한 크기 및 불순물 농도의 영역이 에피층에 형성될 수 있다. 이러한 주입의 에너지는 일반적으로 주입되는 영역의 위에 위치한 어떤 얇은 유전체층도 침투하나 실리콘으로 깊게는 침투하지 않도록, 즉 주입이 에피택셜 표면 근처의 얇은 층에 위치하도록 선택된다. 보다 깊은 접합 깊이가 요구되면, 주입은 몇 분에서 몇 시간 동안 1000℃ ~ 1150℃ 사이의 높은 온도에서 계속해서 확산된다. 원한다면, 이들 영역은 기판과 에피층의 인터페이스에 초기 형성된 매립층과 병합될 때까지 하향으로 확산될 수 있다.
에피층에 형성될 수 있는 디바이스의 특성 및 다양성에 한계를 가하는 이러한 표준 제조 프로세스의 다양한 측면이 존재한다. 첫째, 열처리(종종 "어닐(anneal)"으로서 지칭됨) 동안, 불순물은 수직 뿐만 아니라 횡 방향으로 확산한다. 따라서, 불순물을 에피층으로 깊게 확산시키기 위해, 상당량의 횡 방향 확산을 받아들여야 한다. 눈대중으로, 횡 방향 확산 또는 퍼짐은 수직 확산의 대략 0.8 배와 동일하다. 명백히, 이것은 어닐 동안 발생할 횡 방향 퍼짐을 예상하여 어떤 특정 수평방향 간격이 사이에 제공되어야 하기 때문에, 디바이스 상호간 수평방향 근접을 제한한다. 이는 웨이퍼 상의 디바이스의 패킹 밀도를 제한한다.
둘째, 주어진 웨이퍼의 모든 디바이스는 동일 열처리에 필수적으로 노출되기 때문에, 다양하고 미리 선택된 전기적 특성을 갖는 디바이스를 제조하는 것이 어렵게 된다. 예컨대, 디바이스 A는 바람직한 전기적 특성을 얻기 위해서 900℃에서 1 시간 동안의 어닐을 필요로 할 수 있으나, 900℃에서 1 시간 동안의 어닐은 디바이스 B에 필요한 전기적 특성과 일치하지 않을 수 있으며 바람직하지 않은 방식으로 불순물을 이동하거나 또는 재분포시킨다. 일단 불순물이 주입되면, 그 이후 전체 웨이퍼에 "열소모 비용(thermal budget)"이 적용되더라도 불순물 재분포를 피할 수 없게 한다.
셋째, 상기 확산의 불순물 프로파일은 일반적으로 가우시안(Gaussian) 형태이며, 즉, 도핑 농도는 불순물이 처음 주입된 영역, 통상 에피층의 표면 근처에서 가장 높고, 주입 영역으로부터 떨어져 하향 및 횡 방향으로 진행하면서 가우시안 함수로 감소된다. 종종 다른 불순물 프로파일 예컨대, 도핑 농도가 에피층의 표면 아래의 위치에서 최대이고 표면으로 상향 이동하면서 감소하는 "역행(retrograde)" 프로파일을 제공하는 것이 바람직할 수 있다. 이러한 역행 프로파일은 전체-확산 처리를 사용하는 경우 가능하지 않다. 다른 바람직한 프로파일은 깊이에 따라 실질적으로 변하지 않는 평탄한/일정한 불순물 농도를 포함한다. 이러한 프로파일은 전체-확산 처리를 사용하면 가능하지 않다. 다중 에피택셜 피착과 교대하는 다중 매립층을 사용하여 이러한 평탄 프로파일을 생산하기 위한 시도가 있었지만, 이들 처리는, 에피택시가 다른 제조 프로세스에 비해 본질적으로 더 느리고 더욱 값비싼 처리 공정이기 때문에, 엄청난 고비용으로 사용할 수 없다.
넷째, 장시간 확산에 의해 생성된 보다 깊은 접합은 절연되는 에피택셜층의 깊이와 접합의 깊이에 비례하여 크기가 증가하는 최소 마스크 피처를 필요로 한다. 그래서, 10 마이크론 에피택셜층은 최소 마스크 크기가 5 마이크론 층의 거의 두배인 절연 영역을 필요로 한다. 더 높은 전압 절연 디바이스를 지원하는데 더 두꺼운 층이 필요하기 때문에, 디바이스의 전압 정격과 그것을 절연하는데 필요한 낭비되는 영역 사이에 심각한 불리함이 존재한다. 그러므로 높은 전압 디바이스는 절연에 충당되는 더 많은 영역을 갖고, 단위 영역 당 더 작은 활성 디바이스를 포함하며, 보다 낮은 전압 프로세스보다 동일한 기능을 위해 보다 큰 다이(die) 영역을 필요로 한다. 다이 영역이 클수록 웨이퍼 당 다이는 적어지며, 결과적으로 다이 비용은 더욱 비싸진다.
다섯째, 에피택셜 프로세스에서, 에피택셜층 두께는 제공된 칩 상에 필요한 최 고전압 디바이스를 집적하도록 선택되어야 한다. 이전에 설명된 것과 같이, 보다 높은 전압 디바이스일수록 보다 깊고 영역-효율성이 더 낮은 절연 확산을 필요로 한다. 이러한 두껍고, 넓은-절연 확산은 한층 많은 영역을 소모하는, 칩의 보다 낮은 전압 부분에서조차 필요로 한다. 그래서 통상적인 프로세스에서, 전압이 가장 높은 디바이스가 모든 절연된 영역의 영역 효율을 결정한다.
여섯째, 많은 IC 프로세스는 폴리-폴리, 폴리-금속, 또는 금속-폴리와 같은 전압 비종속 커패시터를 집적하는 성능을 갖지 않고, 또한 높은 값의 저항기를 위한 높은 시트 저항 재료를 포함하지도 않는다.
도 1-6은 다양한 종래 기술 디바이스와 관련된 몇 가지 문제들을 도시한다.
도 1A는 P-채널 MOSFET(PMOS)(101) 및 N-채널 MOSFET(NMOS)(102)을 포함하는 종래 CMOS 디바이스를 나타낸다. PMOS(101)는 N 웰(132)에 형성되고; NMOS(102)는 P 웰(134)에 형성된다. N 웰(132) 및 P 웰(134) 양자는 P 기판(130)에 형성된다. 디바이스는 또한 게이트의 도전성을 개선하기 위해 실리콘 화합물(silicide)과 같은 금속층(142)으로 커버되는 폴리실리콘 게이트(140)를 포함한다. 측벽 스페이서(146)는 게이트(140)의 벽 상에 형성되고, PMOS(101)에서 이들 측벽 스페이서는 P+ 소스/드레인 영역(136, 138)에 인접한 P 약-도핑된 영역(144)의 형성을 허용하여 디바이스의 브레이크다운 특성을 향상시킨다. 측벽 스페이서(146)는 상기 디바이스의 수평면으로부터 산화물층을 방향성 에칭함으로써 형성된다. P 약(하게)-도핑된 영역(144)은 게이트(140)에 정렬되고, P+ 소스/드레인 영역(136, 138)은 측벽 스페이서(146)에 정렬된다. 약-도핑된 P 영역(144)은 측벽(146)의 형성 이전에 주입되고, P+ 소스/드레인 영역(136, 138)은 측벽 스페이서(146)의 형성 이후에 주입된다. 이들 단계는 각각 마스크를 필요로 한다. P+ 소스/드레인 영역(136, 138)은 일반적으로 P+ 소스/드레인 영역(136,138)과의 인터페이스에 형성되는 TiN(티타늄-질화물)의 배리어 금속층(150)을 사이에 두고 금속층(148)과 접촉된다.
NMOS(102)는 반대 극성의 유사한 구성요소를 포함한다. PMOS(101) 및 NMOS(102)는 필드 산화물층(152)에 의해 분리된다. 보통 필드 산화물층 아래에는 필드 불순물(도시 안됨)이 존재한다. 어떤 경우에는 P 웰(134) 또는 N 웰(132)의 표면 농도는 인접하는 NMOS 또는 PMOS 디바이스 사이의 필드 임계치를 공급전압보다 큰 값까지 올리기 위해, 그리고 도핑, 산화물 두께, 또는 동작 온도에서의 보통의 변화에도 불구하고 최소의 임계치 기준을 유지하는데 충분히 높을 수 있다.
이 디바이스의 한 가지 문제는, P 기판(130)과 P 웰(134) 사이에 어떤 PN 접합도 존재하지 않기 때문에 NMOS(102)가 P 기판(130)으로부터 절연되지 않는 것이다. P 웰(134)은 부유(float)할 수 없다. 대신에 P 기판(130)과 P 웰(134) 사이의 단지 저항성 연결이 존재한다. 잡음이 NMOS(102)에 결합될 수 있다. NMOS(102)의 회로 연결과 아무런 관련이 없는 전류는 기판(130)에서 P 웰(134)로 흐를 수 있다. 모든 MOSFET는 4개의 전기 단자; 게이트, 소스, 드레인, 및 백-게이트(디바이스의 채널 또는 바디로도 알려짐)을 포함하기 때문에, 이 명명법에서 P 웰(134)을 포함하는 NMOS(102)의 바디는 기판(여기서는 전기적 접지로서 참조됨)에 직접 연결되고 접지된 기판(130)보다 높은 전위로 바이어스될 수 없다. P 웰(134)이 접지되기 때문에, NMOS(102)의 소스 핀 상의 임의의 바이어스는 그것의 임계치를 올려 MOSFET의 성능을 저하시킬 것이다.
대조적으로, N 웰(132)은 P 기판(130)에 대해 역방향-바이어스될 수 있으므로 PMOS(101)를 기판 전위로부터 절연시킨다. 디바이스가 절연되기 때문에, PMOS의 소스(148/136)는 N 웰(132), PMOS의 바디와 쇼트될 수 있고, PMOS의 전기적 성능의 감소없이 접지 위에서의 동작을 허용한다.
N 웰(132)은 이러한 웰 영역 내에 존재하는 제한된 도핑의 양을 갖기 때문에, PMOS는 특히 기생 바이폴라 전도 때문에 이상적인 방식으로 항상 동작하지 않을 수 있다. 특히, N 웰(132)은 P+ 소스/드레인 영역(136, 138)과 P 기판(130) 사이의 기생 PNP 바이폴라 트랜지스터(PNP)를 형성한다. P 기판(130)과 N 웰(132) 사이의 PN 접합과, (더욱 가능하게는) P+ 소스/드레인 영역(136, 138)의 하나와 P 기판(130) 사이의 PN 접합 중의 어느 하나가 순방향 바이어스된다면, 기생 PNP는 턴온이 되어 P 기판(130)으로 원치않는 전류를 전도할 수 있다. 또한, IC 칩(예컨대, N 웰(132), P 기판(130) 및 P 기판(130) 내에 위치한 임의의 다른 N+ 영역을 포함하는) 내의 다른 위치에 통상 기생 NPN 트랜지스터가 존재하고, 이들 NPN은 N 웰(132) 내의 PNP와 결합하여 래치-업(latch-up) 상태(기생 사이리스터(thyrister) 동작)를 만들 수 있다.
디지털 애플리케이션에서 이러한 문제들은 중대한 것이 아닐 수 있다. 통상적으로 PN 접합은 순방향-바이어스되지 않는다. 웰은 강하게 도핑되고, 트랜지스터가 턴온 되는 경우 높은 브레이크다운 전압 또는 평평한 출력 전류 특성을 갖는 것에 대해 특별한 염려는 없다.
PMOS(101) 및 NMOS(102)는 도 1B에 도시된 종류의 회로에서 아주 잘 동작하고, 여기서 PMOS(101)의 소스 및 바디는 모두 Vcc에 연결되며, NMOS(102)의 소스 및 바디는 모두 접지에 연결된다. 따라서 두 디바이스의 바디-드레인 접합은 PMOS(101) 및 NMOS(102)의 드레인 전위가 접지 및 Vcc 공급 레일과 같은 전압 또는 그 중간의 전압으로 유지되는 한 역-바이어스된다.
그러나, 디바이스가 도 1C에 도시된 종류의 회로에 형성되는 경우 또는 이러한 회로로서 동작하는 경우 상황은 다르다. 이 경우 NMOS(102)의 바디는 접지에 저항성으로 연결되고 소스는 통상 접지에 단락되며, 그러므로 디바이스는 절연될 수 없다. 또한, 소스와 드레인 사이에 NPN 바이폴라 트랜지스터(점선)가 존재한다. PMOS(101)에서, P 기판(130)과 N 웰(132) 사이의 PN 접합을 나타내는 다이오드는 P 기판(130)과 P+ 영역(138) 사이의 기생 PNP 트랜지스터(또한 도 1A에 도시됨)의 일부를 형성한다. 결과적으로, 디바이스는, PNP가 특히 고온에서 통전하거나 스냅백(snapback) 브레이크다운을 나타내는 위험 없이, 접지 전위 근처에 있지 않은 회로에서 부유되는 것은 불가능하다.
디바이스의 전압 범위를 확장하기 위해서 파워 MOSFET 영역에서 사용된 변형된 구조가 도 2A에 도시된다. PMOS(103)의 전압 범위는 N 웰(132)의 P+ 드레인 영역(154)에 인접하여 확장된 P- "드리프트" 영역(156)을 형성함으로써 확장되었다. 전류는 P+ 소스 영역(162)으로부터 N 웰(132)을 통해 P 드리프트 영역(156) 및 P+ 드레인 영역(154)으로 흐른다. 그러나, PMOS(103)는 여전히 PMOS(101)에 대해 전술한 동일한 기생 PNP 트랜지스터(점선)를 갖는다.
NMOS(104)에서, P 웰(134)은 N+ 소스 영역(160)과 P+ 바디 접촉 영역(162) 만을 포위하도록 한정되고, N 웰(158)은 N+ 드레인 영역(164)에 인접하여 포위하도록 형성된다. 게이트(166)는 필드 산화물 영역(152)에 중첩되어, 고전압 N-채널 MOSFET(104)의 소스로서 동작하는 N+(160), 바디로서 동작하는 P웰(134), 및 드렌인으로서 동작하는 N웰(158)의 N 측벽 스페이서에 의해 형성되는 표면 채널에 중첩하는 얇은 게이트 산화물(활성 영역) 위에 중첩되어 있다. NMOS(104)에서, 전류는 N+ 소스 영역(160)으로부터 P 웰(134)(채널 영역) 및 N 웰(158)을 통해 N+드레인 영역(164)으로 흐른다. N 웰(158)은 충분히 가볍게 도핑된다면 공핍되어 NMOS(104)의 전압 범위를 확장하는 N-드리프트 영역으로서 동작한다.
그러나, NMOS(104)는 도 2B에 도시된 추가적인 문제를 갖는다. 스위칭 동안 종종 일어나는 것과 같이, 정전류 모드에서 NMOS(104)가 포화되면, N 웰(158)은 실질적으로 공핍될 수 있다. 전자가 채널(168)로부터 나오면, 그것들은 전기장의 강도가 높은(등전위선 Ⅱ에 의해 표시된 것과 같은), 특히 필드 산화물 영역(152) 및 게이트(166) 아래의 얇은 게이트 산화물 부분에 인접한 필드 산화물 영역(152)과 P 웰(134) 사이에 위치한 N 웰(158)의 영역으로 들어간다. 결과적으로, 충격 이온화가 특히 LOCOS 프로세스와 연관된 결점이 존재하는 필드 산화물 영역(152)에 인접하여 발생하여, 핫 캐리어를 생성한다. N 웰(158)이 실질적으로 공핍되면, 전류는 N 웰(158) 내에 구속되지 않는다. 따라서, NMOS(104)가 포화되게 되면, 핫 캐리어는 게이트 산화물을 파괴하고 게이트(166) 아래의 얇은 산화물(thin oxide underlying gate)을 파괴할 수 있다.
도 2C는 드레인-소스 전압 VDS의 함수인 NMOS(104)를 통한 드레인 전류 ID의 그래프이고, 곡선 A는 디바이스가 오프된 경우의 상태를 나타낸다. 이상적인 동작은 브레이크다운이 발생할 때까지 전류가 0인 상태로 남아있고, 그다음 VDS가 필수적으로 상수(곡선 A1)인 상태로 상승하며, 디바이스는 전압 클램프로서 동작한다. 기생 바이폴라 트랜지스터가 존재하는 경우, 또는 충격 이온화가 발생하는 경우, 많은 캐리어가 생성되고, 전압은 브레이크다운 이후에 붕괴되거나 또는 "스냅 백"되며(곡선 A2), 전류가 너무 많이 상승하면 디바이스는 파괴될 것이다. 곡선 B에 도시된 바와 같이, NMOS(104)가 온되는 경우 유사한 결과가 발생할 수 있다. 핫 캐리어는 디바이스를 통한 채널 전류에 의해 생성되고 이러한 핫 캐리어는 디바이스를 때때로 안전 동작 영역(SOA: safe operation area) 장해로서 지칭되는 상태로 스냅백되게 할 수 있다. 불순물이 열적으로 확산되기 때문에 도핑 농도 및 프로파일이 아주 정확하게 제어될 수 없다는 사실은, 특히 가우시안 형태의 불순물 프로파일이, 전기장이 또한 최고인 실리콘 표면에서 가장 높은 농도를 갖는 것을 특히 고려하면, 이들 문제를 악화시킨다.
도 2D는 N 웰(132)의 도핑 프로파일을 제어할 수 없는 결과로서 PMOS(103)에서 발생할 수 있는 문제를 나타낸다. 비록 PMOS(103)가 기판으로부터 절연되더라도, 소스-바디 전압 VDD가 그라운드 위로 아주 멀리 있게 된다면(예컨대, 5V 디바이스에서 12V, 12V 디바이스에서 18V 등), 공핍 영역은 기판의 표면 쪽으로 N 웰(132)의 상향으로 퍼질 것이다. N 웰(132)의 도핑 프로파일이 제어될 수 없기 때문에, 확산 시간은 공핍 영역이 기판의 표면에 도달하지 못하게 하기 위해서 PN 접합이 기판의 훨씬 안쪽으로 가도록 증가되어야 한다. 보통, 절충이 이루어진다. N 웰(132)은 바람직한 만큼 깊지는 않고, 공핍은 N 웰로 거슬러 간다. 이것은 PMOS(103)의 기생 바이폴라 트랜지스터의 너비를 좁게 하는데, 그 이유는, 베이스의 실제 순수 전기적 너비가 N 웰(132) 내의 공핍영역의 너비를 제외한 N 웰(132)과 P 기판(130) 사이의 PN 접합의 깊이이기 때문이다.
또한, N 웰(132)과 P 기판(130) 사이의 접합이 약간이라도 순방향-바이어스되는 경우, 디바이스는 스냅백 하는 경향을 갖는다. 왜냐하면, P 기판(130)과 P+ 드레인(154)(점선) 사이의 기생 바이폴라 트랜지스터(점선)의 베이스가 매우 저항성 접촉을 갖고, 따라서 기생 바이폴라가 본질적으로 "오픈-베이스(open-base)" 브레이크다운(BVCEO)인 것을 경험하기 때문이다. 이 브레이크다운 전압은 N 웰(132)과 P 기판(130) 사이의 보통의 역-바이어스 접합 브레이크다운보다 훨씬 작다. 이것이 발생하면, 디바이스는 파괴될 가능성이 높다. PMOS(103)가 포화되면, 핫 캐리어가 생성되어 이러한 현상이 발생할 것이다.
아마도 PMOS(101, 103)의 가장 큰 하나의 문제는 그것들이 부유하지 않는 것이다. 즉 그것들이 스냅백 하지 않고 높은 N 웰-P 기판 전위로 바이어스될 수 없음을 의미하는 것이다. 유사하게, NMOS(102, 104)에서도 가장 큰 문제의 하나는 그것들이 부유하지 않고, 즉 그것들의 바디 연결이 기판 전위 위로 전혀 바이어스될 수 없음을 의미하는 것이다. 이것는 그것들이 사용될 수 있는 회로의 종류를 크게 제한한다.
도 3은 예시적인 파워 변환 회로(105)에서 이러한 문제가 어떻게 발생하는가를 예시한다. 회로(105)는 접지 근처(예컨대, 접지보다 5V 이하로 상회하는)에서 바이어스될 수 있는 하위측 회로(170), 및 접지(기판) 위로 20V 또는 30V를 부유할 수 있는 상위측 회로(172)를 포함한다. MOSFET(M1)는 통상 저항(R1)을 통해 상위측 회로(172)에 신호를 송신하는 고전압 N-채널 디바이스이고, M1의 게이트에서의 입력신호가 단지 5V이지만, 20V ~ 30V의 브레이크다운 전압을 갖는다. MOSFET(M2)는 저항(R2)를 통해 신호를 레벨-시프팅하는 고전압 P-채널 디바이스이다. MOSFET(M3 및 M4)는 N-채널 출력 상위측 MOSFET(M7)의 게이트를 구동하는 5V 또는 12V CMOS 쌍(pair)을 구성한다. MOSFET(M3)의 소스는 기판 위로 20V ~ 30V를 부유하는 것을 필요로 하나, MOSFET(M3 및 M4)는 그 자신이 저전압 디바이스이다. 이는 그것들이 칩 상에서 차지하는 면적을 최소화한다.
MOSFET(M5 및 M6)는 MOSFET(M3 및 M4)와 유사한 CMOS 쌍이나, MOSFET(M5)의 소스는 접지에 연결된다. MOSFET(M5 및 M6)는 N-채널 출력 하위측 MOSFET(M8)의 게이트를 구동한다.
부트스트랩(bootstrap) 커패시터(C1)는 부유하는 상위측 회로에 전력을 가하고 접지를 상회하여 부유한다. 커패시터(C1)의 양단의 전압 VBootstrap 는 5V이다. 출력 MOSFET(M7)가 온되어, 커패시터(C1)의 낮은 단자를 20V까지 상승시키면, 커패시터(C1)를 충전하는데 사용되는 다이오드(D10)는 대략 25V(즉, VDD + VBootstrap)를 차단해야 한다.
따라서, 회로(105)와 같은 회로에서, 단일의 칩 상에 고전압 디바이스와 조밀하게 부유하는 저전압 디바이스를 포함하는 유연성을 가져야 한다. 도 1A 및 도 2A에 도시된 디바이스는 도 3에 도시된 회로(105)의 요구를 충족하지 않는다.
도 4A는 비록 기술적으로 퇴보한 단계를 나타내지만, 이러한 문제에 대한 종래 기술의 해답을 나타낸다. N형 에피택셜(N-에피)층(176)이 P 기판(174)에 성장되어 있다. PMOS(107)이 N-에피층(176)에 형성되고, NMOS(106)가 N 에피층(176)의 P 웰(178)에 형성되어 있다. 따라서 NMOS(106) 및 PMOS(107)는 P 기판(174)의 위로 부유하는 CMOS 쌍을 구성한다.
칩은 또한 N-에피층(176)과 P 기판(174) 사이의 접합에 의해 P 기판(174)으로부터 그리고 P형 절연 확산(180)에 의해 CMOS 쌍으로부터 절연된 N-채널 횡형(lateral) DMOS(108)를 포함한다. N 매립층(184)이 CMOS 쌍에 대해 절연을 제공한다.
이러한 구조에 대한 하나의 문제는 긴 확산을 필요로 한다는 것이다. 예컨대, P 절연 확산(180)은 전체 N-에피층(176)을 통해 P 기판(174)에 도달하도록 확산되어야 하고, 횡형 DMOS(108)의 P 바디(182)도 유사하게 고온에서 긴 확산(예컨대, 1100℃ 이상에서 12시간)을 필요로 한다.
또한, 횡형 DMOS(108)의 게이트(186)에 P 바디(182)를 정렬하는 것은 게이트(186)가 P 바디(182)가 주입되기 전에 형성되는 것을 필요로 한다. CMOS 쌍은 통상 폴리실리콘 게이트(188)가 피착되기 전에 실행되는 임계치 조정 주입을 갖는다. 그러나, P 바디(182)를 확산하는데 필요한 긴 어닐은 CMOS 쌍에서 이전에 실행된 임의의 임계치 조정 주입도 쓸모없게 한다. 이러한 문제를 피하기 위한 유일한 방법은 CMOS의 게이트(188) 앞에 횡형 DMOS의 게이트(186)를 피착하는 것이나, 이는 프로세스에 상당한 복잡성을 부가할 수 있다.
통상적으로 디바이스는 0.35㎛보다는 0.8-2.0㎛의 채널 길이를 갖는다. 이 구조를 제조하는데 0.35㎛ 프로세스를 사용할 수 있으나 마스킹 단계의 수가 초과될 수 있다. 절연 구조를 형성하는 단계의 수가 0.35㎛ 프로세스 및 임계값 조정을 위한 단계가 부가될 수 있다. 보통 종래 기술은 이러한 절연 능력을 얻기 위해서 낮은 밀도와 적은 복잡성으로 설치된다. 또한, 절연 확산부(180)의 큰 낭비 면적을 고려하면 CMOS 디바이스의 크기를 줄이기 위한 노력, 및 감소된 다이 크기에서의 결과적인 이점은 대부분 상실된다.
도 4B는 N-에피층(176)에 형성되어 P 기판(174)으로부터 절연된 N-채널 유사-수직 DMOS(109)를 나타낸다. 각 디바이스에서, 전류는 N+ 소스 영역(192)으로부터 횡 방향으로 게이트(190)의 아래에서 P 바디(194)의 채널을 통해, N- 에피층(176)을 하향으로 N 매립층(196)으로 흐르고, N 매립층(196)을 횡 방향으로 진행하여 N+ 싱커(198)를 통해 상향으로 흐른다. 이들 디바이스의 한 가지 이점은, 디바이스에 역-바이어스가 걸리는 경우 P 바디 사이의 공핍 영역이 퍼짐으로써 전류가 핀치 오프되어, 이것이 게이트 산화물층을 보호하는 것이다. 한편, 디바이스의 온-저항은 전류가 N 매립층(196)을 통해 흘러야 하는 거리에 의해 증가된다. 이 저항을 허용 가능한 한계 내로 유지하기 위해, N+ 싱커가 DMOS 사이에서 주기적으로 그리고 빈번히 배치되어야 하고, 이는 칩의 집적밀도를 줄인다. 이러한 DMOS 디바이스의 오프-상태 저지전압 BVDSS 가 높을수록, N+ 싱커 확산(198) 및 P 절연 확산(180)은 더 깊이 이루어져야 하고, 이러한 깊고 넓은 확산 영역을 위해 더 큰 다이 영역이 낭비된다.
도 4C는 동일 프로세스에서 형성될 수 있는 NPN 트랜지스터(NPN)(110)를 나타낸다. NPN(110)의 베이스(141)는 통상 N-채널 LDMOS(108)의 P 바디(182)(도 4A)와 동일한 P 확산에 의해 형성되고, 그러므로 최적이 아닐 수 있다. NPN(110)의 전류 특성은 일반적으로 상당히 좋으나, N+ 싱커(143) 및 깊은 P 절연 확산(147)을 수용하기 위해서 커야 한다.
고-전압 PMOS(111)에서, P 기판(174) 및 N+ 소스 영역(151) 사이의 기생 바이폴라는 N 매립층(149)에 의해 억제된다. 그러나, 고전압 특성을 얻기 위해서, N 에피층(176)은 6㎛에서 10㎛ 두께이어야 하고 이는 N+ 싱커(143)와 P 절연 영역(147)에 대해 요구되는 확산의 길이를 증가시킨다. 더 큰 수직 확산은 더 큰 횡 방향 확산을 의미하고, 그래서 이것은 디바이스의 크기를 추가로 증가시킨다.
도 5A는 확산의 길이를 다소 한정하여, 이러한 깊은 확산의 횡 방향 퍼짐을 줄이는 것을 돕는 절연 영역을 형성하는 대체 기술을 나타낸다. P 절연 영역(153)이 (에피택셜 성장 후에) N-에피층(176)의 표면 근처에서 주입되어, P 매립층(155)이 (에피택셜 성장 이전에) N-에피층(176)과 P 기판(174)의 인터페이스에서 형성된다. 주입물 어닐 동안, P 절연 영역(153)은 하향으로 확산하고, P 매립층(155)은 상향으로 확산여, 그것들은 N-에피층(176)의 중간의 어딘가에서 합류한다.
이 프로세스 또한 도 5A에 도시된 N 매립층(157)의 위에 P 매립층(159)을 포함하는 절연 구조를 제조하는 가능성을 높인다. 안티몬 또는 비소와 같은 상대적으로 느리게-확산하는 불순물이 N 매립층(159)을 형성하기 위해 사용될 수 있고, 붕소와 같은 상대적으로 빠르게-확산하는 불순물은 P 매립층(159)을 형성하는데 사용될 수 있다. 매립층(157 및 159)은 강하게 도핑되고, 불순물은 N-에피층(176)의 성장 동안 그것들이 나오는 것을 방지하기 위해서 P 기판(174)으로 깊게 이루어져야 한다. 이는 제어하기 어려운 가변성이 높은 프로세스이다. 또한, P 절연층(153)은 에피택셜층(176)의 전체 두께를 통해 PBL 영역(157)에 정렬되어야 한다. 이 과정에서 양호한 정렬을 보장하는 것은 어렵고, 디바이스의 설계 규칙에 여분의 간격이 포함되는 것을 필요로 하고, 실리콘 면적을 낭비한다.
그러나 이 프로세스는 도 5B에 도시된 것과 같은 완전히 절연된 PNP의 제조를 허용한다. PNP(112)에서 N 매립층(161) 및 P 매립층(165)이 P 기판(174)과 N-에피층(176) 사이의 인터페이스 형성된다. N 매립층(161)은 N+ 싱커(163)를 통해 접촉되고, P 매립층(165) 및 P 절연층(167)은 PNP(112)의 컬렉터가 된다. PNP(112)는 P 절연 영역(171)에 의해 인접하는 디바이스로부터 절연되고, P 절연 영역(171)은 하향 확산되어 상향-확산하는 P 매립층(169)과 합류한다. P 매립층(169) 및 PBL(165)은 일반적으로 동일한 P 매립층이다.
P 매립층의 사용은, 도 2B와 연계하여 설명된 "핫 캐리어" 문제를 극복하는 것을 도울 수 있다. 도 5C에 도시된 것과 같이, NMOS(104)의 P 바디(134) 아래에 형성된 P 매립층(173)은 공핍 영역을 압박하여 필드 산화물층(152) 바로 아래의 영역으로 밀어 넣고, 그곳에서 브레이크다운 필드는 더 높고 보다 많은 전압이 허용 가능하며, 따라서 게이트(166)의 아래의 N-에피층(176)의 표면에서의 자계의 강도를 감소시킨다.
N-에피층(176)의 전하 Q가 1.0 - 1.3 ×1012 원자 cm- 2 의 범위에 존재하도록 선택되면, N-에피층(176)은 그것이 브레이크다운 되기 전에 완전히 공핍되며, 더욱 높은 전압(예컨대, 수백 볼트)이 디바이스에 인가될 수 있다. 이는 종래기술에서 "리서프(resurf)" 디바이스로서 알려져 있다. 전하 Q는 N-에피층(176)의 깊이 x 도핑 농도와 같다(엄격히 말해서 전하는 에피택셜층의 두께에 대해 전체 집적된 농도의 적분과 동일하다).
도 6A는 이 문제에 대해 다른 접근을 도시한다. 여기서, P-에피층(179)이 P 기판(174) 상에 성장되어 있다. 절연된 P 포켓(187)이 N 절연 영역(185)을 하방 확산하고, N 매립층(183)을 상방 확산하여, N 매립층(181)을 형성함으로써, P-에피층(179)에 형성된다. N 영역(185) 및 N 매립층(183)은 인과 같은 상대적으로 빠르게-확산하는 불순물로 도핑되고, 반면 N 매립층(181)은 안티몬 또는 비소와 같은 상대적으로 느리게-확산하는 불순물로 형성되어 있다. 그 결과, P 포켓(187) 주변에 "N 터브(tub)"가 형성된다. N 웰(190) 및 선택적으로 P 웰(점선)이, 절연된 P 포켓(187)에 형성된다. PMO(113)가 N웰(191)에 형성되고, NMOS(114)가 P포켓(187)(또는 P웰)에 형성된다. PMOS(113) 및 NMOS(114)는, 그것들이 측벽 스페이서를 포함할 수도 포함하지 않을 수도 있다는 것을 제외하고는, 도 1A에 도시된 PMOS(101) 및 NMOS(102)와 유사하다. "N 터브" 밖에 고전압 횡형 DMOS(HV LDMOS)는, P 바디 확산(193)이 P 웰(134)(점선) 대신에 사용될 수 있고, 필드 산화물층(152) 아래의 N 필드 도핑(195)이 HV LDMOS(115)의 "드리프트" 영역으로서 기능하는 것을 제외하고는, 도 2A에 도시된 NMOS(104)와 유사하게 제작된다. HV LDMOS(115)는, 게이트 아래의 전기장의 강도를 줄이는, 도 5C에 도시된 P 매립층(173)과 유사한 P 매립층을 갖지 않는다.
PMOS(113)를 제조하는데 있어서, P-에피층(179)은, P-에피층(179)의 두께의 변동을 고려하여, N 매립층(181)이 N 웰(191)과 겹치지 않는 것을 보장하도록 충분한 두께이어야 한다. 그렇지 않으면, 강하게 도핑된 N 매립층(181)이 PMOS(113)의 전기적 특성에 영향을 끼칠 수 있다. 두 개의 분리된 인 매립층(183)을 갖는 것 대신에 단일의 인 N 매립층(197)이 상향-확산되어 N 절연 영역(185)과 합쳐지는 다른 접근이 도 6B에 도시되어 있다. 비소 또는 안티몬 N 매립층(181)이 N 웰(191) 의 아래에서 잘 유지되나, 상향-확산하는 인은 N 웰(191)에 합쳐진다. N 웰(191)과 겹치는 N 매립층(197) 부분의 도핑 농도는 낮기 때문에, PMOS(113)의 전기 특성은 N 매립층(197)에 의해 중대한 영향을 받지 않는다.
도 6B는 NPN(116)이 동일 프로세스에서 제조될 수 있음을 또한 도시한다. NPN(116)의 베이스는, 베이스가 P바디 확산부(141)만이 아니라 P-에피층(179)의 일부를 포함하기 때문에, 도 4C에 도시된 NPN(110)의 베이스보다 더 넓다. P-에피층(179)의 너비는 변할 수 있기 때문에, NPN(116)은 NPN(110)만큼 재생산가능하지 않다.
도 6C는 도 6A 및 도 6B의 실시예에서의 빠르게-확산하는(인) 및 느리게-확산하는(비소 또는 안티몬) N 매립층에 대한 옵션을 요약한다. 빠르게, 및 느리게-확산하는 N 매립층은 도 6C의 좌측에 도시된 것과 같이 분리되거나, 또는 도 6C의 우측에 도시된 것과 같이 아마도 동일한 마스크를 사용하여 서로 중첩될 수 있다. 양자의 경우에, (상방향 절연에 대한 두문자어로서 UI로 표시되는) 빠른 확산물은 느리게 확산하는 NBL의 수직 범위의 위 및 아래 양쪽으로 연장한다.
도 1A-1C, 도 2A-2D, 도 3, 도 4A-4C, 도 5A-5C, 도 6A-6C에 도시된 디바이스는 공통된 문제점을 공유한다. 그것들은 일반적으로 기판 또는 에피택셜층의 바람직한 깊이로 불순물를 확산하기 위해서 긴 가열 사이클을 필요로 한다. 이들 확산은 확산 시, 불순물 확산을 방지하거나 또는 제한하는 것이 바람직한 디바이스를 포함한, 실리콘 내에 존재하는 모든 불순물의 재분포를 야기한다. 예컨대, 필드 산화가 발생한 이후에 실행되는 임의의 웰 확산 사이클은 필드 산화물 바로 아래의 실리콘 표면의 불순물 농도를 감소시켜, 이웃하는 유사한 형태의 디바이스 사이에 형성된 기생 표면 MOSFET의 "필드 임계값"을 낮춘다. 이러한 원치않는 재분포는 공통 N웰을 공유하는 이웃하는 PMOS 사이에서 기생 PMOS가 형성되게 하거나, 또는 공통 P 웰을 공유하는 이웃하는 NMOS 사이에서 기생 NMOS 전도가 이루어지게 할 수 있다. 필드 임계값을 상승시켜 확산의 악영향에 대항하기 위해, 더 높은 필드 임계값 주입이 필요하다. 그러나, 더 높은 주입 도스 양은 이 표면 농도를 상승시켜 결과적으로 표면 브레이크다운을 더욱 낮추고 표면 필드를 더욱 높인다.
또한, 더 높은 표면 농도는 또한 더 높은 농도 그래디언트 때문에 한층 큰 확산을 받게 된다. 이러한 영향을 피하기 위해, 가능한 프로세스 아키텍처는, 확산되지 않아야 하는 불순물이 게이트 산화, 필드 산화, 웰 확산 등의 이후, 프로세스에 늦게 도입되어야만 하는 시퀀스로 한정된다. 이러한 한정은 가능한 디바이스 형태 및 디바이스 최적화에 많은 제한을 가한다.
높은 온도 확산은 또한 일반적으로 결과적인 웰 또는 다른 영역에서 가우시안 불순물 프로파일을 생성한다. 예정되어 있지만 임의인, 비-가우시안 불순물 프로파일을 갖는 영역을 제조할 수 없다. 예컨대, 표면 농도보다 높은 표면하 농도를 갖는 역행 프로파일은 단순히 확산되는 기술을 사용하여 실행될 수 없다. 이러한 확산(및 일반적인 확산)은 정확히 제어하는 것이 어렵고, 실제 결과는, 웨이퍼마(단일 웨이퍼 배치에서)의 가변성 및 웨이퍼-배치마다(소위 "런-런(run-to-run) 변화)의 가변성을 고려하면, 특히 원하는 것으로부터 크게 다른 경우가 있다. 가변성은 열악한 온도 제어로부터 그리고 산화 동안 발생하는 불순물 차단으로부터 발생한다.
또한, 확산은, 주로 기판 내로 불순물을 더 깊게 도입하려 의도하지만, 불순물을 횡 방향으로 퍼지게도 하며, 이것은 디바이스의 크기를 경우에 따라서는 상당한 양 증가시킨다.
에피택셜층이 디바이스를 제조하는데 사용되는 한, 이러한 영향은 에피택셜층을 성장시키는 영향에 의해 더욱 증대된다. 지금까지, 에피택시에 대한 필요가 완전-절연된 "아날로그 품질" 바이폴라(즉 디지털 바이폴라 및 RF-최적화 바이폴라를 제외하는)의 집적에 의해 실제로 규정되었다. 그러나 에피택시는 여전히 웨이퍼 제조에서 단일의 가장 비싼 단계이고, 그 사용은 바람직하지 못하게 되었다. 에피택셜 두께 및 농도 혼합 디바이스 최적화에서 가변성, 그리고 에피택셜 프로세스는 반드시 높은 온도, 통상 1220℃ 이상에서 발생한다. 이러한 높은 온도 처리는 IC의 일부 영역 내 및 다른 영역 내의 매립층의 기판에서 원치않는 상향 확산을 야기한다. 상향 확산은 실제 성장 두께보다 얇은 에피택셜층을 생성한다. 즉, 상향 확산을 상쇄하기 위해 추가된 피착 시간 및 두께를 사용해야 하고, 피착된 대로의 에피층을 그것이 다른 경우에 필요로 되는 것보다 두껍게 한다. 더 두꺼운 에피택셜층의 절연하는 것은 절연 확산 구조를 위해 한층 긴 확산 시간을 필요로 하여, 과도하게 넓은 피처를 생성한다.
다수의 동작 전압이 동일 칩에 존재하는 경우, 에피택시는 최대 전압 디바이스에 대해 선택되는 것이 필요하다. 그러면 절연 너비는 더 높은 전압 컴포넌트를 사용하지 않는 IC의 부분에서 필요한 것보다 더 크다. 그래서, 본질적으로 하나의 컴포넌트가 모든 다른 것들을 불리하게 한다. 이 불리는 하나의 더 높은 전압 컴포넌트에 기인하며, 저전압 온-칩 디바이스에 대한 열악한 패킹 밀도를 야기한다. 보다 높은 전압 디바이스가 사용되지 않는다면, 고전압 절연(및 관련 설계-규칙의 공간)으로 손실된 낭비 영역은 전체 프로세스의 리-엔지니어링과 IC의 모든 컴포넌트에 영향을 끼치지 않고 재생되는 것이 불가능하다. 하나의 컴포넌트의 추가 또는 제거가 다른 집적 디바이스 모두에 악영향을 끼치기 때문에, 이러한 프로세스는 모듈화되지 않는다.
따라서, 모듈화되고 상호작용하지 않는 방식으로 완전히 절연되어 단일 반도체 웨이퍼에 함께 빽빽하게 집적된 최적화된 트랜지스터 또는 다른 디바이스의 임의의 집합을 제작하는 것을 가능하게 하는 기술에 대한 명백한 요구가 존재한다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 안출된 것으로써, 그 목적은 모듈화되고 상호작용하지 않는 방식으로 완전히 절연되어 단일 반도체 웨이퍼에 함께 빽빽하게 집적된 최적화된 트랜지스터 또는 다른 디바이스의 임의의 집합을 제작하는 것을 가능하게 하는 기술을 제공하는 것이다.
본 발명에 따르면, 제 1 도전형의 기판의 절연 포켓(isolated pocket)은 필드 산화물층을 형성함으로써 형성되고, 필드 산화물층은 제 1 부분 및 제 2 부분을 포함하며, 제 1 및 제 2 부분은 개구에 의해 서로 분리된다. 제 2 도전형의 불순물의 제 1 주입(implant)은 필드 산화물층의 제 1 및 제 2 부분을 통해 그리고 개구를 통해 실행되어 제 2 도전형의 깊은 층을 형성하고, 상기 깊은 층은 상기 개구 아래의 보다 깊은 부분 및 필드 산화물층의 제 1 및 제 2 부분 아래의 보다 얕은 부분을 포함한다. 마스크층은 상기 개구 위로 형성되고, 제 2 도전형의 불순물의 적어도 하나의 추가 주입이 실행되고, 상기 마스크층은 상기 적어도 하나의 추가 주입으로부터의 불순물이 상기 개구 아래의 기판의 영역으로 진입하는 것을 차단한다. 그러나, 상기 적어도 하나의 추가 주입으로부터의 불순물은 상기 필드 산화물층의 제 1 및 제 2 부분을 통과하여 기판내에 측벽들을 형성하고, 각 측벽은 각각 상기 필드 산화물층의 제 1 및 제 2 부분의 기저로부터 상기 깊은 층으로 연장하고, 상기 깊은 층과 측벽들은 상기 기판의 절연 포켓을 둘러싸는 절연 영역(isolation region)을 형성한다.
본 발명은 모듈화되고 상호작용하지 않는 방식으로 완전히 절연되어 단일 반도체 웨이퍼에 함께 빽빽하게 집적된 최적화된 트랜지스터 또는 다른 디바이스의 임의의 집합을 제작하는 것을 가능하게 하는 기술을 제공할 수 있다.
도 1A-1C는 종래의 일반적인 에피-리스(epi-less) 트윈 웰 CMOS 프로세스 및 이의 변형의 특징을 설명하고,
도 1A는 측벽 스페이서를 갖는 종래의 트윈-웰 CMOS의 단면도이고,
도 1B는 종래의 일반적인(절연되지 않은) CMOS 프로세스에서 이용가능한 CMOS 트랜지스터 쌍의 이상적인 개략 도면이고,
도 1C는 기생 소자를 나타내는 종래의 일반적인(절연되지 않은) CMOS 프로세스에서 이용가능한 CMOS 쌍의 상세한 개략 도면이고,
도 2A-2C는 일반적인 에피-리스 트윈-웰 CMOS에의 고전압 소자의 집적 및 이러한 실행으로부터 발생하는 문제를 설명하고,
도 2A는 N 웰로 포위된 연장된-드레인 PMOS와 연장된 N-채널 횡형 DMOS 트랜지스터(자체 정렬되지 않은 바디로서 P 웰을 갖는)를 집적하는 변형된 종래 기술의 일반적인(절연되지 않은) 트윈-웰 CMOS 프로세스의 단면도이고,
도 2B는 전류 흐름의 선(Ⅰ(흐름)로 표시됨) 및 충격 이온화(Ⅱ로 표시됨)의 윤곽을 나타내는 포화에서 종래 기술의 N-채널 횡형 DMOS 트랜지스터의 동작을 설명하고,
도 2C는 이상적인 브레이크다운(곡선(A1)), 스냅백 브레이크다운(곡선(A2)), 및 임팩트 이온화 유도 스냅백(곡선(B))을 도시하는 종래 기술의 MOSFET 드레인-소스 전류-전압(I-V) 특성을 도시한 도이고,
도 2D는 공핍영역(빗금친 부분), 바이어스 상태, 및 디바이스에 내재한 전위 기생 바이폴라를 도시한 종래 기술의 드레인 연장된 N웰로 둘러싸인 PMOS의 단면도이고,
도 3은 업링크 및 다운링크되고 레벨 시프트된 신호를 위한 고전압 소자를 포함하는, 부트스트랩에 의해 전력이 공급되는 부유 상위측 드라이버를 가지고, 모든 N 채널 푸시풀(push-pull)(토템폴(totem-pole)) 파워 MOSFET 출력단을 구동하는 종래 기술의 회로를 도시하고,
도 4A-4C는 깊은 "하방만의" 절연 확산을 사용하는 CMOS, 바이폴라 및 DMOS 컴포넌트의 에피택셜 접합 절연(epi-JI)의 단면도이고,
도 4A는 집적된 횡형 N채널 DMOS와 커다란 하방전용 절연 확산을 가진 종래 기술의 에피택셜 접합 절연(epi-JI) CMOS의 단면도이고,
도 4B는 종래 에피택셜 접합 절연 (epi-JI) CMOS 프로세스에서 N 채널 유사-수직의(상방 드레인) DMOS의 단면도이고,
도 4C는 종래 기술의 에피택셜 접합 절연 (epi-JI) CMOS 프로세스(BCD 버전)로 집적된, 유사 수직의 완전 절연된 NPN과 횡형 고전압 PMOS의 단면도이고,
도 5A-5C는 하방만의 절연보다 적은 횡형 확산을 갖는 "상하방" 절연 확산을 생성하는 깊이-확산된 절연 확산과 결합된 여러 매립층을 사용하는 CMOS, 바이폴라 및 DMOS 컴포넌트의 에피택셜 접합 절연(epi-JI)의 단면도이고,
도 5A는 종래 에피택셜 접합 절연(epi-JI) 프로세스의 종래 기술의 상하방 절연 버전에서 사용할 수 있는 절연 및 매립층 구조물의 단면도이고,
도 5B는 종래 에피택셜 접합 절연(epi-JI) 바이폴라, CMOS, 또는 BCD 프로세스의 상하방 절연된 변형에서의 종래 기술인 완전 절연된 유사-수직의 PNP의 단면도이고,
도 5C는 종래 에피텍셜 접합 절연(epi-JT)의 상하방 절연 버전에서 제조된 확장된 (RESURF)드레인 영역을 가진 종래 기술인 완전 절연된 횡형 N채널 DMOS의 단면도이고,
도 6A-6C는 여러 매립층을 사용하고 기판과 동일한 도전형을 가진 에피텍셜층과의 절연 확산으로 결합된 CMOS, 바이폴라, DMOS 컴포넌트의 랩어라운드(wrap-around) 접합 절연(epi-WAJI)의 단면도로서,
도 6A는 CMOS와 횡형 DMOS를 집적하는 종래 기술인 랩어라운드 접합 절연 에피텍셜(epi-WAJI) 프로세스의 단면도이고,
도 6B는 느린 확산자(diffuser)와 빠른 확산자를 구비하는 하이브리드 매립층을 사용하여, CMOS와 완전 절연된 유사 수직 NPN을 BiCMOS 프로세스에 집적하는 랩어라운드 접합 절연 에피텍셜 프로세스(epi-WAJI)의 변형된 버전(선행기술)을 도시한 도이고,
도 6C는 변형된 랩어라운드 절연 접합-절연 프로세스(epi-WAJI)에서 가용한 N 형 매립층의 여러 조합의 단면도이고,
도 7A는 종래의 확산된 N 웰의 도핑 프로파일을 도시한 도이고,
도 7B는 N 웰로 주입된 N층을 가진 종래 확산된 N 웰의 도핑 프로파일을 도시한 도이고,
도 7C는 기판 표면 위에 겹쳐지는 산화물층을 가진 도 7B에 도시된 구조의 도핑 프로파일을 도시한 도이고,
도 8A는 단면도이고, 도 8B는 필드 산화물(field oxidation) 층이 MOSFET들 사이에 없을 때 2 개의 근접한 횡형 MOSFET 사이의 기생 MOSFET의 형성을 도시한 개략도이고,
도 9A는 P 에피텍셜층에 형성된 N 웰의 2 개의 활성 영역 사이의 필드 산화물 층을 도시한 단면도이고,
도 9B는 필드 산화물이 P 기판에 형성되는 대체적인 구조를 도시한 단면도이고,
도 9C는 도 9A의 단면 9A - 9A' 에서의 도핑 프로파일을 도시한 도이고,
도 9D는 도 9B의 단면 9B - 9B'에서의 도핑 프로파일을 도시한 도이고,
도 9E는 도 9A의 단면 9C - 9C'에서의 도핑 프로파일을 도시한 도이고,
도 9F는 도 9B의 단면 9D - 9D'에서의 도핑 프로파일을 도시한 도이고,
도 10A는 P 기판상에 성장된 P 에피텍셜층에 형성된 종래의 절연된 12V N웰의 단면도이고,
도 10B는 본 발명에 의해 형성된 절연 12V N웰의 단면도이고,
도 10C는 도 10A의 단면 10A - 10A'에서의 도핑 프로파일을 도시한 도이고,
도 10D는 도 10B의 단면 10B - 10B'에서의 도핑 프로파일을 도시한 도이고,
도 10E는 도 10A의 단면 10C - 10C'에서의 도핑 프로파일을 도시한 도이고,
도 10F는 도 10B의 단면 10D - 10D'에서의 도핑 프로파일을 도시한 도이고,
도 10G-10I는 N층의 주입 에너지를 다양하게 함으로써, 도 10B의 단면 10D-10D'에서 얻어질 수 있는 대체적인 도핑 프로파일을 도시한 도이고,
도 10J는 단면도이고, 도 10K는 도 10B의 구조에서 필드 산화물층을 통해 12V 주입이 수행되는 경우에만 얻어질 수 있는 도핑 프로파일을 도시한 도이고,
도 10L은 필드 산화물층 아래의 도핑 농도의 다양한 레벨에 대한 필드 산화물층의 두께의 함수로서 N웰의 필드 임계전압을 도시한 그래프이고,
도 11A는 P기판 상에 성장된 P 에피텍셜층 내에 형성된 종래 P웰의 단면도이고,
도 11B는 본 발명에 따라 형성된 5V P웰의 단면도이고,
도 11C는 도 11A의 단면 11A-11A'에서의 도핑 프로파일을 도시한 도이고,
도 11D는 도 11B의 단면 11B-11B'에서의 도핑 프로파일을 도시한 도이고,
도 11E 도 11A의 단면 11C-11C'에서의 도핑 프로파일을 도시한 도,
도 11F는 도 11B의 단면 11DD-11D'에서의 도핑 프로파일을 도시한 도,
도 11G는 필드 산화물층 아래에 보호환(guard ring)을 가진 도 11A에 도시된 구조의 변형된 버전의 단면도,
도 11H는 본 발명에 따라 형성된 12V P웰의 단면도,
도 11I는 도 11G의 단면 11E-11E'에서의 도핑 프로파일을 도시한 도,
도 11J는 도 11H의 단면 11G-11G'에서의 도핑 프로파일을 도시한 도,
도 11K는 도 11G의 단면 11F-11F'에서의 도핑 프로파일을 도시한 도,
도 11L은 도 11H의 단면 11H-11H'에서의 도핑 프로파일을 도시한 도,
도 12A는 N 매립층과 얕은 P+영역 사이의 브레이크다운 전압이 종래 구조에서 어떻게 정해지는지를 도시한 단면도,
도 12B는 주입된 깊은 N층과 얕은 P+ 영역 사이의 브레이크다운 전압이 본 발명의 구조에서 어떻게 정해지는 지를 도시한 단면도,
도 12C는 도 12A 및 12B의 구조에서 N층과 얕은 P+ 영역 사이의 분리 함수인 브레이크다운 전압의 그래프,
도 13A 및 13B는 에피텍셜층에 절연 포켓을 형성하는 2 가지 종래 기술을 도시하는 도,
도 13C는 도 13A의 단면 13A-13A'에서의 도핑 프로파일을 도시한 도,
도 13D는 도 13B의 단면 13B-13B'에서의 도핑 프로파일을 도시한 도,
도 13E 및 13F는 본 발명에 따라 기판에 절연 포켓을 형성하는 2 가지 종래 기술을 도시한 도,
도 13G는 도 13E와 13F의 단면 13C-13C'에서의 도핑 프로파일을 도시한 도,
도 13H는 도 13E의 단면 13D-13D'에서의 도핑 프로파일을 도시한 도,
도 13I는 도 13F의 단면 13E-13E'에서의 도핑 프로파일을 도시한 도,
도 14A는 단일 깊은 N층이 어떻게 상보형 웰을 절연하는 데에 사용될 수 있는지를 도시한 단면도,
도 14B는 깊은 N층이 5V P웰 아래의 영역에 한정되는 것을 제외하고는 도 14A에 도시된 것과 동일한 구조의 단면도,
도 14C는 도 14A의 구조의 평면도,
도 14D는 P웰 보호환이 절연 구조를 접촉하는 대체적인 구조의 평면도,
도 14E는 도 14B의 구조의 평면도,
도 14F는 필드 산화물 층의 개구를 통해 N웰의 일부와 깊은 N층을 접촉시키기 위해 사용되는 N+ 접점 영역을 도시한 단면도,
도 14G는 도 14F에 도시된 N+접점 영역의 평면도,
도 14H는 P기판의 포켓을 절연하는 깊은 N층에 접촉하기 위해 사용되는 N+접점 영역을 도시하는 단면도,
도 14I는 필드 산화물층 아래에서 5V N웰의 주위와 P기판의 표면을 향해 연장하는 깊은 N층의 단면도,
도 14J는 5V N웰 바로 아래 영역에 깊은 N층이 한정되는 것을 제외하고는 도 14I에 도시된 것과 동일한 구조의 단면도,
도 14K는 깊은 N층이 횡 방향 확장되는 것이 허용된다면 형성되는 수직 기생 바이폴라 트랜지스터를 도시한 단면도,
도 14L은 N층이 횡 방향으로 한정된다면 형성되는 경사진 기생 바이폴라 트랜지스터를 도시한 단면도,
도 14M은 5V N층으로부터의 측벽을 가지고, 깊은 N층이 단일 5V P웰에 어떻게 사용될 수 있는지를 도시한 단면도,
도 14N은 도 14M의 5V N층이 충분히 넓게 만들어진다면, 기생 바이폴라 트랜지스터가 어떻게 수직으로 만들어지는 지를 도시한 단면도,
도 14O는 도 14M의 5V N층이 충분히 좁게 만들어진다면, 기생 바이폴라 트랜지스터가 어떻게 수평으로 만들어지는 지를 도시한 단면도,
도 14P는 도 14M의 5V N층이 생략된다면, 저항 연결이 어떻게 P웰과 P 기판 사이에서 형성되는 지를 도시한 단면도,
도 15A는 단일 깊은 N층에 의해 P기판으로부터 절연된 2 개의 12V P웰과 한 개의 12V N웰을 도시한 단면도,
도 15B는 깊은 N층과 5V N층으로 형성된 2 개의 측벽에 의해 P 기판으로부터 절연되고, 주위를 둘러싼 P보호환으로부터 분리된 단일 12V P웰을 도시한 단면도,
도 15C는 절연 측벽이 12V N층을 포함하는 것을 제외하고는 도 15B에 도시된 것과 동일한 구조인 단면도,
도 15D는 12V N웰의 측면으로 연장하는 깊은 N층에 의해 P 기판으로부터 절연된 12V N웰의 단면도,
도 15E는 근접한 12V N웰과 12V P웰이 서로 접촉하고 표면에서 브레이크다운 조건을 여전히 만족시키는 것을 도시한 단면도,
도 15F는 5V N층과 5V P층이 12V N웰과 12V P웰 사이에 도입된 것을 제외하고는, 도 15E에 도시된 것과 동일한 구조의 단면도,
도 16A는 2 개의 다른 전압으로 바이어스되고 서로 독립적으로 동작되는 상보형 P웰에 각각 연관되는 2 개의 절연된 5V N웰의 단면도,
도 16B는 도 16A에 도시된 구조의 평면도,
도 16C는 도 16A에 도시된 구조의 개략적인 회로도,
도 16D는 하나의 상보형 웰의 세트는 5V 쌍이고, 다른 상보형 웰의 세트는 12V 쌍인 것을 제외하고는 도 16A에 도시된 것과 동일한 구조의 단면도,
도 16E는 도 16D에 도시된 구조의 개략적인 회로도,
도 16F는 도 16D에 도시된 구조의 평면도,
도 17A는 반도체 재료에 도핑된 영역을 형성하는 종래 프로세스를 요약한 흐름도,
도 17B는 본 발명에 따른 반도체 재료에 도핑된 영역을 형성하는 프로세스를 요약한 흐름도,
도 17C는 종래 주입과 확산 프로세스로 생성된 전형적인 가우시안 도핑 프로파일을 도시한 도,
도 17D는 "연속(chained)" 주입에 의해 생성된 도핑 프로파일을 도시한 도,
도 17E는 2 개의 연속 주입의 도핑 프로파일의 상세도,
도 17F는 기판의 표면상의 산화물층을 통해 수행된 도 17E에 도시된 2 개의 연속 주입의 도핑 프로파일의 상세도,
도 17G는 깊은 주입의 피크 도핑 농도가 얕은 주입의 피크 도핑 농도보다 더 큰, 2 개의 연속 주입의 도핑 프로파일의 상세도,
도 17H는 기판의 표면상의 산화물층을 통해 수행된, 도 17G에 도시된 2 개의 연속 주입의 도핑 프로파일의 상세도,
도 17I는 도 17E 및 17G의 4 개의 주입을 조합하여 얻어진 도핑 프로파일을 도시한 도,
도 17 J는 도 17F 및 17H의 4 개의 주입을 조합하여 얻어진 도핑 프로파일을 도시한 도,
도 17K와 17L은 주어진 도스 양의 주입이 주입된 것보다 더 깊이 기판으로 확산하여 더 낮은 피크 농도를 갖는 물리적 현상을 도시하고,
도 17M은 도 17K와 17L의 주입이 동일한 기판에서 수행되는 경우 일어날 도핑 프로파일을 도시하고,
도 17N은 동일한 도스 양이 다른 에너지로 각각 주입된 5 개의 일련의 주입의 도핑 프로파일을 도시한 도,
도 17O는 주입의 피크 농도가 대략 같도록, 더 깊은 주입이 더 많은 도스 양을 가진, 2 개의 주입의 도핑 프로파일을 도시한 도,
도 17P는 모든 4 개의 주입의 피크 농도가 거의 동일하도록, 더 깊은 주입이 점차적으로 보다 많은 도스 양을 가진 4 개의 주입의 도핑 프로파일을 도시한 도,
도 17Q는 기판에서 주입의 횡 방향 퍼짐을 도시하는, 포토레지스트 층의 창을 통과하는 일련의 주입을 도시하는 단면도,
도 17R은 불순물의 횡 방향 퍼짐을 제한하기 위해 비도전성 물질로 채워진 2 개의 트렌치 사이의 영역으로 불순물이 주입되는 것을 제외하고는 도 17Q에 도시된 것과 동일한 단면도,
도 17S는 가장 깊은 불순물이 상기 2 개의 트렌치 아래의 레벨까지 주입되어 그것이 횡 방향으로 퍼지도록 하는 것을 제외하고는, 도 17R과 동일한 단면도,
도 17T는 도 17S에 도시된 일련의 주입으로부터 얻어진 주입된 영역의 단면도,
도 17U는 N형 에피택셜층을 통해 P형 기판에 수행된 일련의 연속 P형 주입의 도,
도 17V는 도 17U에 도시된 주입으로부터 얻어진 도핑 프로파일의 도,
도 17W는 유전체로 채워진 한 쌍의 트렌치에 의해 주입이 제약되는 것을 제외하고는, 도 17U에 도시된 것들과 동일한 일련의 연속 주입의 도,
도 17X는 도 17W에 도시된 주입으로부터 얻어진 도핑 프로파일의 도,
도 17Y는 깊이 주입된 N형 플로어 절연 영역에 고리 모양 또는 환모양의 패턴으로 중첩되어, 공통 기판으로부터 분리된 절연 포켓을 형성하는 P기판으로의 일련의 주입을 포함하는 CIJI 측벽 절연 영역을 도시한 도,
도 17Z는 도 17Y에 도시된 주입으로부터 얻어진 도핑 프로파일의 도,
도 17AA는 도 17Y에 도시된 주입의 횡 방향 산재를 제약하기 위한 유전체로 채워진 트렌치의 사용을 도시한 도,
도 17BB는 도 17AA에 도시된 주입으로부터 얻어진 도핑 프로파일의 도,
도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H는 본 발명의 프로세스를 사용하여 기판에 동시에 제조될 수 있는 "디바이스 집적"의 단면도로서,
도 18AA는 5V PMOS 및 5V NMOS를 도시한 도,
도 18AB는 12V PMOS 및 12V NMOS를 도시한 도,
도 18AC는 5V NPN 및 5V PNP의 일부를 도시한 도,
도 18AD는 5V PNP의 잔여부, 30V 채널 스톱 및 30V 횡형 트렌치 DMOS를 도시한 도,
도 18BA는 12V 대칭형 절연 PMOS를 도시한 도,
도 18BB는 12V 대칭형 절연 NMOS와 폴리-폴리 커패시터를 도시한 도,
도 18BC는 P 베이스 마스크를 가진 NPN(표준이 아님)을 도시한 도,
도 18BD는 12V 채널 스톱과 12V 횡형 트렌치 DMOS를 도시한 도,
도 18C는 5V CMOS 쌍을 도시한 도,
도 18D는 P 바디 영역을 가진 교호의 메사(mesas)를 포함하고, 단일의 깊은 N층이 모든 메사의 아래에 위치하는 횡형 트렌치 MOSFET을 도시한 도,
도 18E는 분리된 깊은 N층이 P 바디 영역을 포함하지 않은 메사만 하부에만 위치하는 것을 제외하고는, 도 18D에 도시된 것과 동일한 횡형 트렌치 MOSFET을 도시한 도,
도 18F는 하나를 제외한 모든 메사가 P 바디 영역을 포함하는 것을 제외하고는 도 18D에 도시된 것과 동일한 횡형 트렌치 MOSFET을 도시한 도,
도 18G는 30V 횡형 N 채널 DMOS를 도시한 도,
도 18H는 횡형 P 채널 DMOS를 도시한 도,
도 19A-19H는 도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H에 도시된 디바이스 중 일부의 등가 회로도로서,
도 19A는 도 18AA에 도시된 5V CMOS를 도시한 도,
도 19B는 도 18AB에 도시된 12V CMOS를 도시한 도,
도 19C는 도 18AC에 도시된 5V NPN을 도시한 도,
도 19D는 도 18AC와 18AD에 도시된 5V PNP를 도시한 도,
도 19E는 도 18AD에 도시된 30V 트렌치 횡형 DMOS를 도시한 도,
도 19F는 도 18BB에 도시된 폴리-폴리 커패시터를 도시한 도,
도 19G는 (도 18A-18H에 도시되지 않은)폴리 레지스터를 도시한 도,
도 19H는 도 18G에 도시된 30V 횡형 DMOS를 도시한 도,
도 20A - 20B는 본 발명에 따른 프로세스의 흐름도,
도 21 - 67은 5V CMOS, 5V NPN 및 5V PNP(고 FT 레이아웃), 5V NPN 및 5V PNP(종래 레이아웃), 30V 횡형 트렌치 CMOS, 및 대칭형 12V CMOS를 포함하는, 도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H에 도시된 여러 디바이스를 제조하는 프로세스의 단계를 도시하고, 각 도면 번호의 접미사는 그것이 관련된 디바이스를 다음과 같이 지시함:
접미사 디바이스
"A" 5V CMOS(도 18AA)
"B" 5V NPN 및 5V PNP(고 FT 레이아웃)(도 18AC와 18AD)
"C" 5V NPN 및 5V PNP(종래 레이아웃)(도시되지 않음)
"D" 30V 횡형 트렌치 DMOS(도 18AD)
"E" 대칭형 12V CMOS(도 18BA 및 18BB)
일반적으로, 디바이스의 최종 구조에는 영향을 주지않는 단계에 대한 도면은 포함되지 않는다. 예를 들면, 아래에 위치하는 기판의 구조에 영향을 주는 나중에 제거될 층이 형성되는 경우, 도면이 포함되지 않는다. 그결과, 도면의 접미사 문자는 연속적이지 않다.
도 21은 기판상에서 제 1 패드 산화물층의 성장을 도시한 도,
도 22A-22E는 질화물 마스크의 피착과 패터닝을 도시한 도,
도 23A-23E는 필드 산화물 층의 성장을 도시한 도,
도 24A-24E는 기판상에서 제 2 패드 산화물층의 성장을 도시한 도,
도 25D는 트렌치 하드 마스크의 형성과 패터닝을 도시한 도,
도 26D는 희생 산화물 층의 성장을 도시한 도,
도 27D는 트렌치 게이트 산화물의 성장을 도시한 도,
도 28D는 제 1 폴리실리콘 층의 피착을 도시한 도,
도 29D는 제 1 폴리실리콘 층의 제 1 에치백(etchback)을 도시한 도,
도 30D는 하드 트렌치 마스크의 제거와 제 2 폴리실리콘층의 피착을 도시한 도,
도 31D는 제 1 폴리실리콘 층의 제 2 에치백을 도시한 도,
도 32D는 제 2 실리콘층의 피착을 도시한 도,
도 33D는 제 1 층간 유전체의 형성을 도시한 도,
도 34D는 제 1 층간 유전체와 제 2 폴리실리콘 층의 에치백을 도시한 도,
도 35A-35E는 깊은 N 마스크의 형성과 깊은 N층의 주입을 도시한 도,
도 36D는 N 드리프트 영역의 주입의 제 1 단계를 도시한 도,
도 37D는 N 드리프트 영역의 주입의 제 2 단계를 도시한 도,
도 38E는 12V N웰의 주입의 제 1 단계를 도시한 도,
도 39E는 12V N웰의 주입의 제 2 단계를 도시한 도,
도 40A-40E는 5V N웰의 주입의 제 1 단계를 도시한 도,
도 41A-41E는 5V N웰의 주입의 제 2 단계를 도시한 도,
도 42A-42E는 5V N웰의 주입의 제 3 단계를 도시한 도,
도 43B, 43C, 및 43E는 12V P웰의 주입의 제 1 단계를 도시한 도,
도 44B, 44C, 44E는 12V P웰의 주입의 제 2 단계를 도시한 도,
도 45A-45C, 및 45E는 5V P웰의 주입의 제 1 단계를 도시한 도,
도 46A-46C, 및 46E는 5V P웰의 주입의 제 2 단계를 도시한 도,
도 47D는 에치 블록 마스크의 형성과 평면 디바이스의 활성 영역의 에칭을 도시한 도,
도 48A 및 도 48E는 평면 디바이스의 제 1 게이트 산화물층의 형성을 도시한 도,
도 49A 및 49E는 임계값 조정 주입의 제 1 단계를 도시한 도,
도 50A 및 50E는 임계값 조정 주입의 제 2 단계와 제 1 평면 게이트 산화물층의 제거를 도시한 도,
도 51A 및 51E는 평면 디바이스의 제 2 게이트 산화물층의 형성을 도시한 도,
도 52A, 52D 및 52E는 제 3 폴리실리콘층의 피착을 도시한 도,
도 53A, 53D 및 53E는 평면 디바이스의 게이트의 형성을 도시한 도,
도 54A ~ 54E는 N-베이스 마스크의 형성과 N-베이스 영역의 주입을 도시한 도,
도 55D는 P 바디 마스크의 형성과 P 바디 영역의 주입의 제 1 단계를 도시한 도,
도 56D는 P바디 영역의 주입의 제 2 단계를 도시한 도,
도 57E는 12V 디바이스를 위한 약 도핑된 P 드레인(lightly-doped drain)(P-LDD)의 마스킹과 주입을 도시한 도,
도 58E는 12V 디바이스를 위한 약 도핑된 N 드레인(N-LDD)의 마스킹과 주입을 도시한 도,
도 59A-59D는 5V 디바이스를 위한 P-LDD의 마스킹과 주입을 도시한 도,
도 60A-60D는 5V 디바이스를 위한 N-LDD의 마스킹과 주입을 도시한 도,
도 61A, 61D 및 61E는 평면 디바이스의 게이트에 산화물 측벽 스페이서의 형성을 도,
도 62A-62E는 P+ 영역의 마스킹과 주입을 도시한 도,
도 63A-63E는 N+ 영역의 마스킹과 주입을 도시한 도,
도 64A-64E는 제 2 층간 유전체의 피착과 에칭을 도시한 도,
도 65A-65E는 N-플러그의 마스킹과 주입을 도시한 도,
도 66A-66E는 P-플러그의 마스킹과 주입을 도시한 도, 및
도 67A-67E는 금속층의 형성과 패터닝을 도시한 도이다.
종래 기술의 문제점들은 최소한의 열처리를 포함하고 상기 단계들이 임의의 순서로 수행될 수 있는 모듈러 프로세스에서 극복된다. 그 결과, 디바이스는 조밀하게 집적되고 얇아질 수 있다. 추가로, 상기 프로세스는 도핑된 영역의 도핑 프로파일이 실질적으로 임의의 규격을 따르도록 하여, 도전 특성, 전기장, 기생, 핫 캐리어, 스냅백 브레이크다운, 잡음, 임계값(턴온 특성), 및 스위칭 속도의 보다 나은 제어를 제공한다.
많은 실시예에서, 에피택셜층은 없으므로, 에피택셜 성장에 의해 도입된 가변성(및 높은 생산 비용)은 존재하지 않는다. 더구나, 주어진 디바이스의 전압 용량은 동일한 IC 상에 다른 집적 디바이스와 완전히 다르게 그들 디바이스에 어떠한 영향도 주지 않고 선택되고 구현될 수 있다. 예를 들면, 5V 회로의 디바이스의 패킹 밀도는 동일한 IC 상에 30V 디바이스의 집적에 의해 영향을 받지 않는다. 특정 정격 전압의 디바이스는 다른 컴포넌트와 그것들의 전기적 모델에 영향을 주거나 회로 설계와 그것의 의도된 동작의 변경 또는 "리튜닝(re-tuning)"을 필요로 하지않고 설계에 추가되거나 제거될 수 있다.
본 발명의 프로세스는 기판과 그들 서로간에 완벽하게 절연되어 그라운드에 대해 임의의 전위에서 "부유"할 수 있는 MOS 디바이스와 바이폴라 디바이스의 제조를 허용한다. 한 컴포넌트가 그라운드(기판) 위에서 부유할 수 있는 최대 전압은 디바이스 자체의 정격과 같을 필요가 없다. 예를 들면, 고밀도 5V 컴포넌트의 포켓은 레이아웃의 5V 부분의 설계 규칙에 영향을 주지않고 그라운드 위에 30V로 부유할 수 있다.
본 발명의 프로세스는 또한 실제 확산 시간의 필요를 피하고 그와 유사하게 절연 및 싱커 영역(낭비되는 공간)의 횡 방향 확산의 역효과를 피하기 위해, 보통 단일 마스크 개구를 통해 에너지를 달리하는 다수의 이온 주입의 낮은 열소모비용(low thermal budget) 프로세스를 사용하는 좁은 접합 절연의 형성을 포함한다. 낮은 열소모비용 프로세스는 또한 종래 제조 기술을 사용하는 일반적으로 보다 두꺼운 에피텍셜 층의 성장을 필요로하는 매립층 또는 깊은 층(또는 기판)의 원하지 않는 상향 확산과 연관된 문제를 회피한다.
복수의 에너지의 일련의 연속된 주입(일반적으로 단일 마스크를 통해)을 통한 도핑 영역을 형성하는 프로세스는 이하 "연속 주입"이라고 한다. 본 발명의 일 측면에서, 단일 마스크 연속 주입은 절연 구조를 절연 포켓의 측벽 절연부로서 형성하기 위해 사용된다. 그러한 절연 구조는 이하 "연속 주입 접합 절연(chained-implant junction isolation)"(또는 간단히 CIJI)이라고 한다. CIJI 측벽 절연 구조는 2 가지 이상(보다 깊은 절연에 바람직하기로는 5 - 6가지)의 주입에 의해 형성되고, 에피텍셜층과 함께 사용되거나 모든 주입된 에피리스 절연 구조에 사용된다. 일련의 예에서, CIJI 구조는 절연 도핑의 횡 방향 범위를 더욱 좁히기 위해 산화물로 채워진 트렌치와 합류된다.
본 발명의 다른 특성은 에피택시(epitaxy)에 대한 필요없이 완전히 절연된 디바이스(상이한 전압의 CMOS 및 바이폴라를 포함)를 형성할 수 있는 능력이다. 그러한 "에피리스" 절연은 깊이 주입된 플로어 절연이나 CIJI 측벽 절연과 동일한 도전형을 가진 매립 불순물 영역에 겹쳐지는 고리, 환(annular) 또는 사각형 도너츠 형태의 구조에 CIJI 측벽 절연 구조를 결합한다. 에피텍셜 프로세스에서 만들어진 디바이스와 달리, 깊은 층들은 기판과 에피텍셜층 사이의 인터페이스에서 형성되지 않고, 고에너지에서 깊은 플로어 절연 불순물을 주입함으로써 형성된다. 원래의 기판과 동일한 농도와 도전성을 가진 절연된 포켓은 그러한 프로세스의 결과물이다. 그러한 절연 포켓의 내용물은 CMOS N웰 및 P웰 영역, 바이폴라 베이스 영역, DMOS 바디 영역, 또는 강 도핑된 소스/드레인 영역을 포함하는, P형 또는 N 형 극성의 임의의 수의 도핑영역을 갖는다. 본문에 사용된, "환(ring)"이라는 단어는 기판의 표면으로부터 하방으로 확장하고 상기 기판의 영역을 횡 방향으로 포위하는 구조를 지시한다. 위에서 보면, 환구조는 원형(도너츠 형태), 또는 타원형, 사각형, 다각형, 또는 임의의 형태이다.
본 발명의 또다른 특성은 공통 기판 내에 다른 농도, 그에 따라 전압 용량의 웰 영역을 형성하는 능력이다. 각각의 경우에, 불순물 프로파일은 필요한 접합 브레이크다운 전압을 만족시키기에 충분히 낮은 농도를 가지면서, 고성능의 활성 디바이스의 집적을 허용하도록 선택된다. 예를 들면 CMOS의 경우, 웰은 벌크 펀치쓰루 브레이크다운을 방지하기 위해 표면하의 농도가 더 높게 선택되고, 표면 펀치쓰루에 대한 낮은 임계값의 균형을 유지하기 위해 표면 농도가 더 가볍게 선택되며, 폴리실리콘 게이트 형성 바로 직전에(또는 직후에) 후속 임계값 조정 주입을 허용하는 역행성 프로파일을 갖는다.
본 발명의 일실시예에서, 이들 웰은 깊이 주입된 플로어 절연을 따라서 필드 산화물 영역의 형성 이후에 주입된다. 주입 에너지와 산화물 두께는 웰의 다수 주입의 일부가 위에 놓인 필드 산화물 영역을 관통하고 다른 부분이 실리콘에 도달하지 않도록(또는 부분적으로 방지) 선택된다. 그러므로 주입은 필드 산화물의 토포그라피(topography)를 따라, 산화물이 더 두꺼운 곳에서는 더 얕게 되고 활성영역에서는 더 깊게 된다. 산화물의 두께는, 이온 주입층과 결합될 때, 표면 채널의 형성 및 기생 MOSFET 전도를 방지하기에 충분히 높은 필드 임계값을 나타내기에 충분히 두껍게 선택된다. 이러한 목적은 바람직하게는 웰 주입부의 매립 또는 역행부분의 선택과 도스 양에 의해 달성되고, 그것은 기생 MOSFET의 필드 임계값을 높이기에 충분히 높은 필드 산화물 아래의 표면 농도를 만들도록 선택될 수 있다.
이 다수 주입 기법은 낮은 열소모비용을 유지하는 것에 의지하며, 따라서 불순물은 실질적으로 초기에 주입된 곳에 남겨진다. 그러한, "주입된 대로(as-implanted)"의 구조에 의해, 다수 주입은 임의의 주어진 웰 영역을 "프로그램"하여, 소정의 전압 정격을 갖는 디바이스, 예를 들면 5V NPN또는 12V PMOS, 또는 3V NMOS를 생산하기 위해 사용된다. 또한, 저전압 웰 영역의 최소 피처 크기는 실제로 고전압 웰에서보다 더 작은 피처 크기로 도시될 수 있는데, 이는 저전압 웰 영역의 도핑은 다른 디바이스에 영향을 주지않으면서 저전압 디바이스에서의 펀치쓰루와 짧은 채널 효과를 방지하도록 최적화될 수 있기 때문이다.
먼저, 우리는 N웰과 P웰이 기판과 서로간에 절연될 수 있는 일련의 프로세스 단계들을 기술한다. 설명의 목적으로, 우리는 5V N웰, 5V P웰, 12V N웰, 및 12V P웰의 제조를 가정한다. "5V"와 "12V"로 언급하는 웰은, 특정된 전압의 역 바이어스를 견딜수 있는 웰 내의 접합의 제작을 가능하게 하는 농도 및 도핑 프로파일로 도핑되어 있고, 또한 상기 웰 내의 디바이스가 특정된 전압 레벨에서 동작되는 한에는 상기 디바이스들은 누설하지 않거나 다른 디바이스들과 통하지 않는다. 일반적으로, 12V 웰은 5V 웰보다 약하고 깊게 도핑된다. 실제로, 5V 웰은 7V까지 동작할 수 있는 디바이스를 수용할 수 있고, 12V 웰은 15V 까지 동작할 수 있는 디바이스를 수용할 수 있다. 따라서, "5V"와 "12V"는 다소 임의적인 지정이고, 일반적으로 그러한 디바이스가 동작하는 것으로 되어 있는 명목상의 전압 공급을 기술하는 데에 사용된다.
그리고, "5V"와 "12V"는 각각 상대적으로 낮은 브레이크다운 전압을 가진 웰과 상대적으로 높은 브레이크다운 전압을 가진 웰을 나타낸다는 것이 이해될 것이다. 전압이 5V와 12V가 될 필요는 없다. 예를 들면 다른 실시예에서, "낮은 전압" 웰은 1V 웰이 되고, "높은 전압" 웰은 3V 웰이 될 수 있다. 특정 관심분야의 다른 실시예는 3V 디바이스와 5V 디바이스를 동일 IC에서 결합시킨다. 디바이스가 CMOS인 경우에, 웨이퍼 제조설비가 포토리소그래피에 의해 2 개의 피처 크기 중 작은 것을 분해, 정의, 에칭 가능한 한, 3V 디바이스는 0.25 마이크론의 최소 게이트 크기를 사용하여 구성 및 최적화되고, 그 반면 5V 디바이스는 0.35 마이크론의 최소 크기를 사용할 수 있다. 또한, 2 개의 정격전압을 가지는 웰을 기술하지만, 본 발명은 3 개 이상의 정격 전압을 가지는 웰을 포함하는 구성에 적용된다는 것이 명백하다.
배경으로서, 도 7A는 종래 기술에 따라 P형 기판에 형성된 확산된 N형 웰의 도핑 프로파일을 도시한다. 상부는 기판의 표면 아래 깊이(수평축)의 함수인 도핑 농도(수직축)의 그래프이다. 하부는 그래프의 수평축과 일치하는 P 기판에서의 N웰의 물리적 표시이다. 명백히, N 웰의 도핑 농도는 기판의 표면 또는 그 매우 근접한 곳에서 최대이고, N웰과 P 기판사이의 PN 접합을 나타내는 깊이 "xj"에서 0에 접근할 때까지 기판에서의 깊이가 증가함과 더불어 N 웰의 도핑 농도는 가우시안 함수로서 감소한다. 이 가우시안 도핑 파일은 이온 주입과 열확산에 의해 형성된 웰에서는 본질적으로 변하지 않는다. 실제로는, 표면에서의 도핑농도를 변화시키지 않고 깊은 레벨까지 불순물을 도달시키지 못하고, 또한 도핑 농도가 접합에 비해 상대적으로 조금 높아서 N 웰과 P기판 사이의 접합 주위에 형성된 공핍 영역이 매우 빠르게 N 웰로 퍼지기 때문에, 이것은 매우 한정적이며, 이것은 접합과 상기 N 웰 내의 다른 접합 사이의 상호작용을 야기할 수 있다. 또한, 가장 높은 농도는 표면에 위치하기 때문에, 가장 낮은 접합 브레이크 다운은 실리콘 표면에서 발생하고(실리콘 이산화물과 필드 플레이트 효과를 가져오는 여러 전도체로 인해 이미 더 높은 표면 전기장을 악화시킴), 여기서 핫캐리어로부터 유전체에 대한 손상을 야기한다. 따라서, 여러 상황에서, 비가우시안 도핑 프로파일을 가진 웰을 갖는 것이 바람직하다.
도 7B는 N웰을 주입하는데에 사용된 것보다 높은 에너지에서 기판의 활성 영역의 N웰에 N층이 주입된 경우와 유사한 정보를 도시한다. "NW5"는 확산된 N웰을 나타내고, "NM5B"는 주입된 N웰을 나타낸다. 지시한 바와 같이, N웰의 도핑 농도는 도 7A에 도시된 것과 같이 N층에 도달할 때까지 감소되고, 여기서 그것이 P기판에 도달할 때까지 실제로 증가한다(그리고, 그런 다음 평평하게 된다). 매립 영역의 농도는 상부 웰의 피크 농도보다 20% 더 높고, 어느 경우에는 2 배의 농도이다. 도 7C는 기판의 비활성 영역에서의 도 7B의 구조를 도시하고, 여기서 P기판은 필드 산화물층(Fox)으로 덮힌다. 여기서, 원 N웰은 필드 산화물층으로 실질적으로 폐쇄되고, 디바이스의 실리콘 부분 내에서 보이는 모든 것은 N층 "NW5B"이다. 본 발명의 일 측면에 의하면, 이 개념은 최소의 처리단계를 사용하여 다른 전압 정격을 갖는, 완전히 절연된 다양한 디바이스를 단일 기판에 제조하는데에 사용된다. 즉, 필드 산화물층과 주입 에너지는 향상된 도전성의 표면아래 층이 기판의 활성 영역에서 형성되고, 동일한 층이 기판의 비활성 영역의 필드 산화물층 아래의 기판의 표면 또는 표면 근방에서 형성되도록, 설계된다. 이 층은 필드 산화물층 아래에 추가되는 필드 임계값 주입없이 기판에 형성된 트랜지스터 사이의 기생 상호작용을 억제하는 것을 돕는다. 그러한 필드 주입은, 필드 산화 이전에 주입되고 필드 임계값 주입의 실질적인 확산이 필드 산화를 하는 동안 발생하기 때문에, 바람직하지 못하다. 종래 방법에서의 필드 임계값 주입의 횡형 확산은 그에 의해 디바이스의 동작, 특히 좁고 짧은 것을 간섭하고, 최대로 디바이스의 패킹이 밀집되게 하는 것의 이점이 완전히 구현되는 것을 막는다. 보다 높은 필드 임계값을 달성하도록 돕기 위해 매립된 웰 도핑을 사용하는 것은 그러므로 종래 기술의 방법과 비교해서 이점이 있다.
본문에 기술된 실시예에서, 5V N웰 주입(NW5), 5V P웰 주입(PW5), 5V N층(NW5B), 5V P층(PW5B), 및 깊은 N층(DN)의 다양한 디바이스 구조를 형성하기 위해 5 가지 주입이 사용된다. 이 주입 각각은 주입에 대해 특정 도핑 프로파일을 달성하기 위해 설계된 특정한 양과 에너지에서의 단일 주입이거나, 일련의 주입, 또는 "연속" 주입이 될 수 있다.
도 8A는 단면도이고, 도 8B는 P 기판에서 서로 근접해서 형성된 2 개의 MOSFET(M10, M20)의 개략도이다. MOSFET(M10)은 소스(S10), 드레인(D10), 게이트(G10)를 갖는다. P기판의 배경 도핑 농도는 NA이다. 두께 XOX를 갖는 필드 산화물층은 소스(S10)와 드레인(D20) 사이에 위치한다. 도 8B에 지시된 바와 같이, 필드 산화물층의 표면의 전하는 MOSFET(M10, M20) 사이에 기생 MOSFET(M30)을 생성할 수 있고, 이 기생 MOSFET(M30)은 소스(S10)의 전압이 드레인(D20)의 전압과 다르다면 전류를 통전할 수 있다. 기생 MOSFET(M30)가 전하를 통전하지 않도록 보장하는 유일한 방법은 필드 산화물층의 두께 XOX와 필드 산화물층 아래의 도핑 농도의 조합이, 기생 MOSFET(M30)이 그 구성의 정격접압 플러스 안전 마진에서 턴-온하는 것을 방지하기 충분히 높은 임계전압을 갖도록 보장하는 것이다. 이것은 디바이스의 "필드 임계값", 즉, 기판의 활성 영역을 분리하는 필드 산화물 영역에서의 기생 MOSFET(M30)의 임계전압이다.
도 9A는 P 기판(500) 상에 형성된 P 에피텍셜(P-epi) 층(502)을 가진 종래 구조를 도시한다. P-epi층(502)이 형성되기 전에 P기판에 인과 같은 N형 불순물을 주입함으로써 P-epi층(502)과 P기판(500) 사이의 인터페이스에 N 매립층(NBL)(504)이 종래 수단에 의해 형성된다. N 웰(506)은 N 매립층(504)에 겹쳐진다. 필드 산화물층(508)이 활성 영역들(512, 514) 사이에 형성되고, 필드 불순물 영역(510)이 필드 산화물(508) 아래에 형성되어 필드 임계 전압을 증가시키고, 그에 의해 활성 영역(512, 514)에 각각 형성된 MOSFET(도시되지 않음) 사이의 통전을 방지한다. 필드 산화물(508)에 자기정렬됨에도 불구하고, 필드 주입(510)은 자연스럽게 활성 영역(512, 514)으로 확산하고, 이들 영역에 생성된 디바이스의 전기적 특성에 나쁜 영향을 끼친다. 도 9C는 활성화 영역(512)의 단면(9A-9A')을 지나는 도핑 프로파일을 도시하고, 도 9E는 필드 산화물층(508)의 단면(9C-9C')을 지나는 도핑 프로파일을 도시한다. 두 가지 경우 모두, N 매립층(504)이 상대적으로 두껍고, 예를 들면 1-3㎛의 두께이고, 어느 경우에는 5㎛이고, P기판(500)으로 상대적으로 깊이, 예를 들면 표면 아래 6-10㎛ 연장하고, 또한 상당한 양 횡형으로 확산한다.
도 9B는 필드 산화물층(508)이 P기판(500)에 직접 형성되는 본문에 기술된 발명의 방법에 따르는 매우 개선된 대체적인 구조를 도시한다. 5V N웰(NW5)이 활성영역(512, 514)에서 주입되어 확산되고, N 층(NW5B)이 후속적으로 주입되거나, 또는 바람직하게는 NW5와 NW5B는 연속 주입을 사용하여 형성되며, 이때 NW5 주입의 에너지는 그것이 필드 산화물(508)을 관통할 수 없도록 선택되지만, NW5B는 필드 산화물(508)을 관통하여 실리콘 표면에 도달하기에 충분한 주입 에너지를 갖는다. 필드 산화물 두께에 따라서, 매립된 주입은 상부 웰 주입의 에너지보다 1.5-3배로 상부 웰보다 20%-200% 더 높은 도스 양으로 주입될 수 있다.
도 7A-7C와 연결하여 기술된 바와 같이, 층 NW5B는 표면 아래에 층 NW5B가 있는 활성영역(512, 514)에 형성된 디바이스를 위한 절연을 제공하고, 또한 층 NW5B가 표면에 접근하거나 집중하고 있는 필드 산화물층(508) 아래에 필드 도핑을 제공한다. 도 9B에서, 5V N웰(NW5B)의 역행 부분은 그러므로 활성영역(512, 514) 아래에 있지만 필드 산화물(508)의 아래에 도달한다. NW5B의 영역은 필드 산화물(508)을 통해 주입되고, 필드 산화물(508) 아래에서(그리고 필드 산화물 영역의 아래에만) 표면에 도달하기 때문에, 주입의 강 도핑된 부분은 실질적으로 횡형 확산하지 않고 필드 산화물에 "자체 정렬"되고, 그 자신을 LOCOS 경사(새의 부리(bird's beak))의 형태로 표시한다. 도 9D는 층 NW5B의 하단이 상대적으로 얕은, 예를 들면 표면 아래에서 1.5-4㎛인 단면 9B-9B'에서의 도핑 프로파일을 도시한다. 도 9F는 실리콘 내에 N층(NW5B)만이 존재하는 경우 필드 산화물 아래에서 단면 9D-9D'에서의 도핑 프로파일을 도시한다.
따라서 도 9A-9F는, 활성화 영역에 절연을 제공하고 비활성화 영역에 필드 불순물을 제공하기 위해 단일 주입된 층을 사용하는 것이 활성영역의 에피텍셜-형성된 매립층과 비활성영역의 분리된 필드 불순물을 사용하는 것보다 훨씬 더 얕고 빽빽한 구조를 생성하는 것을 도시한다. 또한, 도시된 개선된 구조는 필드 산화물의 토포그라피(topography)를 따르고 있고, 이것은 확산된 웰 프로세스에 의해 제시되지 않은 특성이다. 본문의 발명의 접근의 고유한 목표는 이 개념을 5V와 12V 디바이스 모두를 가지거나 전압을 달리하는 집적 디바이스의 조합을 가진 구조에 사용하는 것이다. 그렇게 함에 있어서, 횡방향으로 자체 정렬을 통해, 수직방향으로 에피텍셜 매립된 층이 아닌 이온 주입된 표면아래 층의 사용을 통해 디바이스의 가변성을 최소화하는 것은 중요한 일이다.
도 10A는 P기판(500) 상에 성장된 P-epi층(516)에 형성된 종래 12V 구조를 도시한다. P-epi층(516)은 일반적으로 도 9A에 도시된 P-epi층(506)보다 두껍다. 2 개의 N 매립층(518, 520)은 P-epi층(516)과 P 기판(500)의 인터페이스에 형성된다. N 매립층(518)은 안티몬 또는 비소와 같은 상대적으로 느린 확산을 하는 불순물로 형성되고, N 매립층(520)은 인과 같은 상대적으로 빠른 확산을 하는 불순물로 형성된다. N 웰(530)은 N 매립층(520)과 겹치고, 필드 산화물층(508)은 활성영역(526, 528)을 분리한다. 필드 임계값을 증가시키기 위해, 필드 불순물 12V 보호환(524)이 필드 산화물층(508) 아래에 놓인다.
12V N형 보호환은 일반적으로 필드 산화물(508)에 자체 정렬되지 않는다. 잘못된 정렬로, 보호환이 활성영역(526 또는 528)에 겹쳐지고, 그들 영역에 생성된 디바이스의 전기적 특성에 악영향을 줄 수도 있다. 잘못된 정렬의 극단적인 경우에, 보호환은 N 웰에 생성된 디바이스의 브레이크다운 전압을 그것의 15V(12V 동작) 필요 정격 아래로 낮출 수도 있다. 보호환(524)이 어느 정도 필드 산화물(508)에 자체 정렬된다고 하더라도, 주입(524)은 자연히 활성영역(526, 528)으로 횡형 확산하여 그들 영역에 생성된 디바이스의 전기적 특성에 악영향을 줄 수 있다. 이러한 문제점을 방지하기 위해, 필드 산화물(508)의 최소 크기가 증가되어야 하며, 따라서 디바이스의 패킹 밀도를 낮춘다.
도 10C는 단면(10A-10A')에서 활성영역 도핑 프로파일을 도시하고, 도 10E는 단면(10C-10C')에서 비활성영역 도핑 프로파일을 도시한다. N+ 매립층은 epi-기판 인터페이스에 위치하고 N웰은 에피텍셜층의 상부에서부터 확산되기 때문에, 매립층과 N웰 사이의 겹치는 정도는 매우 다양하다. 빠르게 확산하는 더 낮은 농도의 NBL2층(520)이 없다면, 보다 고농도의 NBL1(518)은 N웰(530)에 겹쳐져야 하고, 에피텍셜 두께의 변화를 포함하며, N웰(530)에 형성된 디바이스의 브레이크다운을 낮출수 있다.
또한, 도 10A와 10C에 도시된 12V N웰의 불순물 프로파일은 도 9A와 9C에 도시된 5V N웰의 불순물 프로파일과 전혀 다르며, 이것은 12V 디바이스에서는 더 높은 농도로 도핑된 매립층이 표면으로부터 더 멀리 위치해야하기 때문이다. 도 10A의 12V N웰이 5V 디바이스(일반적으로 도 9A에 도시된 것과 같이 N웰에 만들어짐)를 제조하는데 사용된다면, 매립층은 5V 디바이스를 개선하는데 효과가 적을 수 있는데, 이는 깊이가 너무 깊어 더 낮은 전압의 디바이스에 영향을 줄 수 없기 때문이다. 12V N웰을 사용하면, 5V PMOS에서 스냅백 브레이크다운은 5V NPN에서 컬렉터 저항과 같이 더 악화될 수 있다. 그러므로, 5V 디바이스를 최적화하기 위해 필요한 N웰과 NBL 구조는 12V 디바이스의 그것과는 다르다. 양 프로세스의 에피텍셜의 두께는 다르기 때문에, 도 9A의 종래 5V N웰/매립층과 도 10A의 12V N웰/매립층은 호환성이 없고, 단일 에피텍셜 피착 프로세스에서 서로 배타적이다.
도 10B는 본 발명에 따른 12V 구조를 도시한다. 12V N웰(NW12)는 필드 산화물(508)이 성장된 후 P 기판(500)으로 주입 확산되어 활성영역(526, 528)을 분리한다. N 층(NW5B)의 강화된 농도를 가정하면, 필드 산화물층(508)은 5V 기준뿐만 아니라 12V 기준도 맞추기에 충분할 정도로 두꺼워야 한다. 12V N웰(NW12)의 도핑 농도는 5V N웰(NW5)의 도핑 농도보다 낮다. N 층(NW12B)는 주입되어 활성영역(526, 528)에서 12V N웰을 위한 절연층(isolation layer)을 형성하고 필드 산화물층(508) 아래에서 표면에 접근한다. 12V N웰 NW12는 상대적으로 깊기 때문에, N층 NW12B는 N층 NW5B보다 높은 에너지에서 주입되어야 한다. 그러나 N층 NW12B의 주입 에너지와 필드 산화물층(508)의 두께 때문에, N층 NW12B는 필드 산화물층(508) 아래에서 P기판의 표면에 닿지 못한다. 대신 갭이 있으며, 이것은 필드 산화물층(508)에 의해 표시된 기생 MOSFET를 온 시키고 활성화 영역(526, 528) 사이에 누설 전류를 허용할 수 있다. 이 갭을 채우기 위해, 상기 구조는 마스크되고, N층 NW5B는 필드 산화물층(508)을 통과해 지나도록 허용되어, 추가적인 보호환을 형성하고 도 10B에 도시된 구조를 생성한다. 따라서, N층 NW5B의 도스 양은 12V 디바이스 사이의 필드 산화물층(522) 아래에서 역전을 방지하도록 설정되어야한다.
NW5B 주입은 필드 산화물(508)에 자체 정렬되지 않는다. 그렇다고 하더라도, 그것은 도 10A에서의 보호환(524)보다 오정렬에 대해 덜 민감한데, 그 이유는필드 산화물(508)의 형성 후에 주입되고 따라서 필드 산화물의 토포그라피를 따르기 때문이다(활성영역에서 더 깊고 NW12에 형성된 디바이스의 동작에 악영향을 줄 가능성이 낮음을 의미함). 또한, NW5B의 횡형 확산은, (전체 필드 산화 드라이브인 확산 사이클을 반드시 경험하는) 보호환(524)과 달리 고온 처리를 경험하지 않기 때문에, 아주 적다. 도 10D는 단면(10B-10B')에서의 활성영역 도핑 프로파일을 도시하고, 도 10F는 비활성 영역 단면(10D-10D')에서의 도핑 프로파일을 도시한다.
활성 및 필드 불순물 프로파일은 모두 "주입된 대로"의 낮은 열소모비용 프로세스의 양호하게 제어된 최소-확산된 소형 웰 구조를 도시한다. 이 방법에서, 12V 디바이스는 수 마이크론 정도로 얕은 웰을 사용하여 생성될 수 있다. 도 10F는 N층 NW5B 및 NW12B가 12V 영역의 필드 산화물층(508) 아래에서 어떻게 겹치는지를 도시한다. N층 NW12B는 P 기판(500)의 표면 아래에서 단지 1.5㎛만 확장할 수 있다, 이 얕은 깊이는 불순물을 재분배하기 위한 실질적인 열소모비용이 없기 때문에 얻어진다. 반대로, 도 10C와 10E의 매우 두꺼운 N 매립층(520)은 표면 아래에서 10-14㎛ 확장할 수 있다.
N층 NW5B은 이미 5V 영역에서 사용되었기 때문에(도 9B), 12V 영역에 N층 NW5B를 도입하는 것은 추가적인 주입이나 마스킹 단계를 필요로하지 않는다. 이것은 전용 필드 불순물(524)이 별도의 마스킹 및 주입 단계에서 주입되어야 하는 도 10A에 도시된 종래기술과 본 발명의 프로세스를 구별한다. 또한, 본 발명의 프로세스는 여전히 완전 집적된 프로세스이기 때문에 복잡성 또는 상호작용 없이 5V N웰 영역 NW5와 12V N웰 영역 NW12 양자의 집적을 허용한다. 전술한 바와 같이, 5V와 12V 디바이스를 통합하기 위해 종래 에피텍셜 형성 매립층 구조를 사용하는 것은, 각 유형의 디바이스가 다른 에피텍셜 두께를 필요로 하기 때문에, 문제점을 내포하고 있다.
도 10G-10I는 N층 NW5B와 NW12B가 주입되는 에너지를 변화시킴으로써 단면(10D-10D')에서 도핑 프로파일이 어떻게 변화될 수 있는지를 도시한다. 도 10G에서, N층 NW5B의 주입 에너지가 증가되었거나 N층 NW12B의 주입 에너지가 감소되었으며, 그 결과 이들 층 사이의 겹치는 부분이 증가된다. 도 10G에서, N층 NW5B의 주입 에너지가 감소되었거나 N층 NW12B의 주입 에너지가 증가되었으며, 그 결과 이들 층 사이의 겹치는 부분은 제거되고, 이들 두 층 사이의 영역에서 12V N웰의 백그라운드 도핑이 우세하다. 도 10I에서, 가우시안에 보다 유사한 도핑 프로파일을 제공하도록 N층 NW12B의 주입 도스 양이 감소되었다. 본 발명의 주입된 대로의 낮은 열소모비용 방법은, 이 불순물 프로파일이 동일한 IC 상의 다른 디바이스에 영향을 줄 수 있는 에피텍셜 프로세스에서 변화를 필요로 하지 않기 때문에, 종래 에피텍셜 IC 프로세스에 비해 많은 이점을 준다.
10J는 단면도이고, 도10K는 단면(10D-10D')에서의 도핑 프로파일로서 N층 NW5B가 12V 영역의 필드 산화물(508)을 통해 주입되지 않는 경우의 결과를 도시한다. 전술한 바와 같이, N층 NW12B의 상단과 필드 산화물 층(508)의 하면 사이에는 갭이 있을 수 있고, 그것은 필드 산화물(508)이 과도하게 두껍지 않다면 누설 전류가 활성영역(526, 528) 사이를 흐르도록 한다. 그러나 두꺼운 필드 산화물은 긴 버즈 비크(bird's beak) 영역(산화물의 경사진 부분)을 형성하고, 따라서 동일한 IC 상에 필요한 밀하게 집적된 저전압 디바이스들에 대해 바람직하지 않고 또한 상기 디바이스와 호환성이 없다.
도 10L은 필드 산화물층 아래에서 다양한 레벨의 도핑 농도(ND1, N2D, 등)에 대해 필드 산화물의 두께의 함수로써 N웰의 필드 임계 전압(Vtf)을 도시한 그래프이다. 도시한 바와 같이, 주어진 도핑 농도에 대해, 필드 임계값은 필드 산화물의 두께에 대해 대략 선형으로 증가한다. 최대 산화물 두께(XFOX(max))는 위상 및 프로세스 조건과 더 낮은 전압 디바이스에서 양호한 패킹 밀도를 달성할 필요에 의해 설정된다. 최소 필드 임계값은 5V 또는 12V에 어느 정도의 안전 마진(δ)을 더하여 설정된다. 최대 도핑 농도는 최소 브레이크다운 전압(BVmin)에 의해 설정되고 BVmin가 증가하면서 감소된다. 따라서, 주어진 한 세트의 조건이 삼각형을 규정한다. 상기 삼각형은 5V +δ의 최소 필드 임계값과 브레이크다운 전압에 대해 상대적으로 크다. 즉, 면적은 XFOX = XFOX(max), Vtf = 5V +δ, 및 ND12에 등가인 도핑 농도에 의해 경계가 정해진다. 그러나, 상기 삼각형은 12V +δ의 최소 필드 임계값과 브레이크다운 전압에 대해 매우 작다. 즉, 면적은 XFOX = XFOX(max), Vtf = 12V +δ, 및 ND9에 등가인 도핑 농도에 의해 경계가 정해진다. 그러나, 12 V 영역에서 필드 임계값을 증가시키는 것을 돕기 위해 필드 산화물층 아래에 N 층 NW5B를 삽입하고 층 NW5B가 활성영역으로 들어가는 것을 허용하지 않으면 브레이크다운 전압을 감소시키지 않으면서 필드 도핑 농도를 증가시킨다. 실제, 이것은 삼각형의 크기를 증가시킨다. 즉, 빗변이 ND9에서 ND12이 된다. 이것은 훨씬 더 높은 도핑 농도가 사용가능하기 때문에 훨씬 더 큰 프로세스 유연성을 제공한다.
도 11A는 5V에서 사용되는 전형적인 P웰을 포함하는 종래 구조를 도시한다. P-에피층(532)이 P 기판(500) 상에 성장되고, P 웰(534)이 P-에피층(532)으로 주입되어 확산된다. 활성영역(540, 542)은 필드 산화물층(536)에 의해 분리되고, 필드 불순물(538)은 필드 산화물층(536) 아래에 위치한다. 필드 산화물 영역(536)에 자체 정렬됨에도 불구하고, 필드 주입(538)은 자연스럽게 활성영역(540, 542)으로 확산하여 상기 영역에 생성된 디바이스의 전기적 특성에 악영향을 끼칠 수 있다.
도 11B는 P 기판(500)(epi층은 없음)에 주입되어 확산된 5V P웰 PW5와 필드 산화물층(536)을 통해 주입된 5V P층 PW5B를 도시한다. 5V P층 PW5B는 활성영역(540, 542)에 잠겨, 비활성화 영역의 필드 산화물층(536)의 기저에 도달한다. 도 11B에서, 5V P층 PW5B의 역행 부분은 활성영역(540, 542)의 아래에 있지만, 필드 산화물(536) 아래에서 표면에 도달한다. P층 PW5B가 필드 산화물층(536)을 통해 주입되어 필드 산화물층(536) 아래에서(그리고 필드 산화물층 아래에서만) 표면에 도달하기 때문에, 주입의 강하게 도핑된 부분은 실질적으로 횡형 확산을 하지않고 필드 산화물에 자체 정렬된다.
도 11C 및 11D는 활성영역 단면(11A-11A', 11B-11B')에서의 활성영역(540)의도핑 프로파일을 각각 대비하고 있다. 이 비교는 종래 LOCOS 필드 산화물과 고에너지 이온-주입된 버전의 도핑 프로파일에서 큰 차이를 도시한다. 도 11D의 주입된 대로의 버전에서, P층 PW5B는 P웰 PW5 자체의 20%-200% 농도를 가지고, P웰 PW5와 표면하의 P층 PW5B의 중첩 정도에는 거의 변화없이 얕은 P웰 PW5의 주입 에너지의 최대 3배로 주입된다. 도 11C의 종래 버전에서, P웰 근방 내에 매립층은 없다. 그러므로, 디바이스 스냅백은 그러한 구조에서는 문제를 일으킬 소지가 있다. 유사하게, 도 11E와 11F는 종래 방법에 있어서의 단면(11C-11C')과 본 발명의 방법을 사용하는 단면(11D-11D')에서의 필드 산화물층(536) 아래의 도핑 프로파일을 각각 대비하고 있다.
도 11G는 도 11A의 5V 버전과 동일한 종래 프로세스를 사용하여 형성된 P웰의 12V 버전이다. 기생 표면 채널을 방지하는데 충분한 필드 임계값을 달성하기 위해, 필드 산화 이전에 필드 산화물층(536)의 아래에 보호환(550)이 형성된다. 따라서, 보호환(550)은 횡형으로 확산하고, 활성 P 웰 영역에 제조된 디바이스에 악영향을 주는 것을 방지하기 위해 활성영역(546, 548)으로부터 멀리 떨어져서 위치해야만 한다. 또한, P 웰(544)은 도 11A의 5V 대응물보다 더 약하게 도핑되어야 한다. 마스크 수를 감소시키기 위한 시도로, 동일한 P웰이 때때로 5V와 12V 디바이스 양측에서 사용된다. 5V P 웰을 불충분하게 도핑하는 이 타협안은 특히 5V NMOS에서 스냅백과 펀치쓰루 브레이크다운을 초래하는 문제가 있다. 경우에 따라서는, 이러한 문제들을 방지하기 위해 N 채널 디바이스에 대해 허용된 최소 채널 길이가 길어져야 하지만, 이것은 패킹 밀도를 희생함으로써만 그렇게 할 수 있다.
도 11H는 본 발명에 따른 12V 구조를 도시한다. 필드 산화물(536)의 형성 후에, 12V P웰 PW12이 P 기판(500)에 주입되고, 다음에 P 층 PW12B의 주입이 뒤따른다. 따라서 P웰 PW12와 P 층 PW12B의 영역은 정확한 자체 정렬방법으로 필드 산화물 토포그라피의 윤곽을 따른다. P 층 PW12B의 에너지는 P웰 PW12에서 형성된 디바이스에 대해 12V 브레이크다운을 가능하게 하기에 충분히 높아야한다. 따라서, P 층 PW12B는 필드 산화물(536)을 관통하여 P기판(500)의 표면보다 더 깊이까지 들어가서, 필드 산화물층(536) 아래에서 P기판(500)의 표면까지 접근한다(그러나 도달하지는 않는다). P 층 PW12B와 필드 산화물(536)의 바닥면 사이의 수직 갭을 채우기 위해, 기판은 마스크되고 5V P 층 PW5B는 필드 산화물층(536)을 통해 주입된다. 이 층은 이미 5V P웰 영역의 형성에 사용되었기 때문에, 12V 디바이스 섹션에서의 그 사용은 추가적인 처리 단계를 포함하지 않는다. 그러나 5V P층 PW5B의 농도는 (5V 디바이스가 아닌) 12V 디바이스의 요건에 의해 설정된다. 이 원리는 다소 직관에 반하는 것으로 보이지만, 강하게 도핑된 5V 보호환의 도핑(그리고 12V 필드 임계값을 설정하기 위한 사용)은, 표면 아래 깊이 주입된 P층 PW5B의 "정확한 도스 양"이 NMOS 스냅백 브레이크다운을 방지하는데 중요하지 않기 때문에(그것의 깊이가 더 중요함), 프로세스에서는 실제로 독립변수이다. 도 11I 및 11J는 종래 디바이스 유형의 단면(11E-11E')과 본 발명의 프로세스의 단면(11G-11G')의 활성영역(540)에서의 도핑 프로파일을 각각 대비하고 있다. 도 11K 및 11L은 단면(11F-11F', 11H-11H')에서 필드 산화물층(536) 아래의 도핑 프로파일을 각각 대비하고 있고, 종래의 도핑 프로파일과 본 발명의 낮은 열소모비용 프로세스의 주입된 대로의 도핑 프로파일 사이의 극적인 차이를 재차 강조한다.
요약하면, 각 디바이스에서 스냅백과 펀치스루를 방지하기 위한 이상적인 웰 도핑 프로파일이 매우 다르고 이상적으로는 매립층을 필요한 곳에 위치시키기 위해 다른 두께의 에피텍셜 피착을 필요로 하기 때문에, 종래 CMOS 프로세스에서 공통 웰 확산을 사용하여 12V CMOS와 5V CMOS를 집적하는 것은 문제를 야기한다. 마지막으로, N웰과 P웰 양측 영역에서 15V 필드 임계값을 달성하기 위한 LOCOS 시퀀스 동안의 필드 불순물의 도입은, LOCOS 필드 산화 이전에 형성된 주입이 횡형으로 재분포되고 확산하여 근방의 활성 디바이스의 브레이크다운 전압 또는 성능 특성에 잠재적으로 영향을 준다는 사실에 의해 복잡하게 된다.
이들 불리한 상호작용의 문제점은 고에너지 이온 주입을 사용하여 4개의 웰 영역, 즉 5V N웰, 12V N웰, 5V P웰, 및 12V P웰의 각각에 대해 최적화된 주입된 대로의 웰 프로파일을 형성하는 것에 의해 변수들을 분리시킴으로써 회피하는 것이 가능하다. 각 경우에, 매립 또는 역행 부분은 독립적으로 그리고 최적으로 디바이스의 스냅백을 조정하는데 사용된다. 편의상, 디바이스 성능에 있어서 타협하지 않고 12V 구조의 필드 임계값을 설정하기 위해 5V 매립 주입을 사용하는 것이 합리적이고 수월하며, 그에 의해 매립된 5V P층(PW5B)은 12V P웰 및 연관된 디바이스에서 보호환으로서 사용되고, 매립된 5V N층(NW5B)는 12V N웰 및 연관된 디바이스에서 보호환으로서 사용된다.
지금까지 설명한 구조에서, 5V 및 12V N웰 영역은 절연된 디바이스를 집적하기 위해 사용될 수 있지만, P웰 형성은 상기 기판에서 절연되지 않았다. 이제, 최적화된 P웰 영역이, 에피텍시를 필요로 하지 않으면서 그와 같은 P웰이 기판으로부터 완전히 절연되어 제작되는 방법으로, 어떻게 제작될 수 있는지를 기술한다. 그 다음 본 발명의 방법(즉, 에피리스 절연 기술)이 오늘날 사용되는 종래 접합 절연방법과 대비된다.
도 12A는, 종래 디바이스에서의 N 매립층과 표면 근방의 얕은 P+ 영역 사이의 브레이크다운이 다이오드 D1에 의해 표시되고, 그것의 브레이크다운 전위는 N 매립층의 상단과 P+ 영역의 하단 사이의 거리(ΔXN)에 의해 결정되는 것을 보여준다. P+ 영역은 N웰 내의 임의의 P+영역을 나타낼 수 있다. 거리 ΔXN는, 둘 다 모두 매우 가변적인 현상인 에피 층의 두께와 N 매립층의 상향 확산에 의해 차례로 결정된다. 그러므로, 브레이크다운이 발생하지 않도록 확실하게 하기 위해 큰 안전 마진이 요구된다. 도 12B에 도시된 본 발명의 디바이스와 대비하라. 여기서, 다이오드 D2의 브레이크다운은 거리 ΔXN에 의해 결정되고, 거리는 N층 NWB를 형성하기 위해 사용된 주입의 범위와 산란의 함수이다. 이들 양은 에피층의 두께 또는 상향 확산 거리보다 훨씬 더 제어가능하고 예측가능하다.
도 12C는 거리 ΔXN의 함수로서 다이오드 D1과 D2의 브레이크다운 전압의 그래프를 도시한다. 도시한 바와 같이, 다이오드 D2의 브레이크다운 전압이 다이오드 D1의 브레이크다운 전압보다 더 클 뿐만 아니라, 다이오드 D2의 브레이크다운 전압이 보다 덜 가변적이다. 확산 및 불순물 재분포가 에피택셜 성장과 확산 중에 자연스럽게 발생하기 때문에 다이오드 D1의 브레이크다운 전압이 보다 낮다. 불순물 재분포로부터, 순수 두께(ΔXN)는 명목상의 양에서 수 볼트의 브레이크다운으로 자연스럽게 감소된다. 두께의 변화는 표시 ±4δ에 의해 표시된 다이오드 D1의 브레이크다운의 넓은 대역의 주된 요인이다. 에피택셜 피착에 대한 전형적인 두께 4δ의 값은 ±20%인 반면, 주입에 대해서 변화는 고작 몇 퍼센트이다. 또한, 다이오드 D2의 브레이크다운 전압은 주로 상향 확산의 부족 때문에 보다 얇은 층에서 그의 최대 브레이크다운 전위에 도달한다(더 낮은 ΔXN의 값에서 농도에 제한되게 된다). 본 발명에 따른 디바이스에서는 상향 확산이 없기 때문에 ΔXN에 대한 목표값이 훨씬 더 낮은 값으로 설정되는 것이 가능하여, 상기 디바이스의 수직 크기를 제한한다. 예를 들면, 5V PMOS를 집적하기 위한 N웰은 본 발명의 주입된 대로의 방법을 사용하면 약 0.5㎛를 필요로 하지만, 에피택시와 종래의 확산된 접합처리를 사용하면 6㎛을 필요로 한다. 이 현상은 N웰과 P웰 영역 양측 모두에 적용가능하다.
도 13A 및 13B는 에피층에 절연된 포켓을 형성하는 방법을 도시한다. 도 13A는 N-에피층이 P기판 상에 성장되는 종래의 접합-절연처리를 도시한다. N 매립층이 N 에피층과 P기판의 접합에 형성된다. N매립층은 바이폴라 트랜지스터에서 서브-컬렉터로서 사용되거나 또는 MOS 회로에서 기생 다이오드를 억제하는 것을 돕기 위해 사용된다. P기판에 접촉하기 위해, P절연 영역은 고리 형태로 N-에피층의 표면으로부터 하방으로 확산되어, N 에피층의 절연 포켓(546)을 형성한다. 그러나 N-에피층을 통해 P 절연 영역을 확산시키기 위해 긴 열처리가 필요하고, 이것은 차례로 N 매립층을 상방으로 확산시켜 전술한 제어성 문제를 야기한다. 이러한 프로세스는 종래의 접합절연(epi-JI)으로 알려져 있다. 상기 epi-JI 프로세스는 P형 기판 상에 N형 에피택시를 성장시키는 것에 의존한다.
도 13B에서, P-에피층은 P기판 위에 성장되고, N 절연영역은 하방으로 확산되어 N 매립층과 결합되어 절연 포켓(548)을 형성한다. 이 유형의 접합절연은 때때로 랩어라운드 접합절연(또는 epi-WAJI)으로 지칭된다. 그러나 그것은 여전히 에피택시의 성장에, 이 경우에는 P형 기판 상의 P형 에피의의 성장에 의존함을 주목하라. 동일한 문제가 발생한다. epi-JI와 epi-WAJI 구조 모두(및 그것들을 형성하는 데 사용되는 방법)는 에피택셜 피착 농도의 제어에 무엇보다도 에피 두께와 두께의 균일성에 크게 의존한다. 양자는 에피택셜 성장 중, 절연확산 중 및 후속 처리중에 기판과 매립층의 상향 확산을 나타낸다. 도 13C는 도 13A의 단면(13A-13A')에서의 도핑 프로파일이고, 도13D는 도 13B의 단면(13B-13B')에서의 도핑 프로파일이다.
도 13E 및 13F는 본 발명에 따라서 절연 포켓을 만드는 기술을 도시한다. 깊은 N층(DN)이 높은 에너지, 전형적으로는 1.7~2.5 MeV 인, 1E12㎝-2~5E15cm-2의 범위, 바람직하게는 9E13cm-2의 범위의 도스 양으로 주입된다. 깊은 N층 DN은 필드 산화물층(552) 아래에서보다 활성영역(556)에서 더 깊지만, 필드 산화물층(552) 아래에서조차 표면에 접촉하지는 않는다. 완전 절연된 포켓을 만들기 위해 측벽 절연 주입이 필요하다. 측벽 주입은 전용의 연쇄 주입 접합 절연(CIJI)이거나 또는 IC내의 다른 디바이스에서 사용되는 주입된 대로의 웰 영역의 적층물일 수 있다. 가장 높은 농도를 얻기 위해 측벽은 도 13E에 도시된 것과 같이 5V N층(NW5B)을 포함하거나, 도 13F에 도시된 것과 같은 5V N층 NW5B과 12V N층 NW12B의 조합을 구비해야한다. 측벽 절연과 결합된 깊은 N층(DN)은 P형 기판(500)으로부터 P형 포켓(554)을 절연시킨다. 결합된 N형 절연 쉘형(shell-like) 구조는 기판 주입 문제의 발생을 회피하기 위해 기판의 전위와 같거나 더 높은 전위로 바이어스되어야 한다. 그러한 접촉을 달성하기 위해 측벽 절연은 절연구조(도시되지 않음)에의 전기적 접촉을 가능하게 하기 위해 활성(비-필드 산화물) 영역에 일부의 중첩을 필요로 한다.
비용을 최소화하고 유연성을 극대화하기 위해, 5V N층 NW5B는 그것이 깊은 N층 DN에 겹쳐, 그에 의해 절연 포켓(554)을 형성하기 위해 12V N층(NW12B)을 필요로 하지 않도록 설계되는 것이 바람직하다. 그 경우, 12V N 층 NW12B는 12V 디바이스를 포함하지 않는 프로세스에서 피착될 필요가 없다. 요약하면, 12V N층 NW12B는 그것이 가용할 때 사용될 수 있지만, 포켓(554)을 형성하는데 필수적인 것은 아니다. 이것은 모듈성(modularity), 즉, 12V 디바이스가 상기 구조의 일부가 아닐때 모든 12V 프로세스 단계를 없애는 능력의 중요한 특징이다.
도 13G는 (동일한) 도 13E와 13F 양자에서 단면(13C-13C')에서의 절연 포켓의 도핑 프로파일을 도시한다. 도 13H는 도 13D에서 측벽 절연부를 통과하는 단면(13D-13D')에서의 도핑 프로파일을 도시하고, 도 13I는 도 13F에서 단면(13E-13E')에서의 측벽 절연 도핑 프로파일을 도시한다. NW5B가 도 13H에 도시된 것과 같이 DN층과 결합하여 그에 겹쳐지면서, 겹쳐지는 영역의 최소농도는 NW12B 주입이 도 13I에 도시된 것과 같이 측벽 구조에 추가되는 경우보다 훨씬 더 낮다. 또한, 이 농도 프로파일에서 NW12의 얕은 부분은 실리콘 내에 존재하지만, 그 농도는 겹치는 NW5B 불순물에 비해 낮기 때문에, 절연 스택의 전기적 성능에 영향을 끼치지 못한다.
도 14A는 단일의 깊은 N층이 상보형 웰을 절연하기 위해 어떻게 사용될 수 있는지를 도시한다. 5V N웰 NW5는 예를 들면 도 9B의 5V N웰 NW5와 동일하고, 5V N층 NW5B에 의해 둘러싸인다. 5V P웰 PW5와 5V P층 PW5B는 동일하지만 극성이 반대이고, 그것들이 표면에서 만나는 곳에서 브레이크다운 전압은 5V 정격(전형적으로는 8V-12V) 디바이스에 적합할 것이다. 5V N층 NW5B와 5V P층 PW5B는 그것들이 필드 산화물(566)의 하측과 접촉하도록 에너지를 가지고 주입된다. 깊은 N층 DN은 도 13E와 13F에 도시된 깊은 N층 DN과 동일하고, 그것이 5V N층 NW5B 및 5V P층 PW5B와 겹쳐지도록 에너지를 가지고 주입된다. 5V N웰 NW5는, 임의의 N웰 또는 DN 영역이 주변의 P 형 기판과 역 바이어스된 접합을 형성하기 때문에, 명확하게 P기판(500)으로부터 절연된다. 5V N층 NW5B의 일부는 5V P웰 PW5의 우측의 필드 산화물층(566)을 고리 또는 실질적으로 환모양으로 통과하도록 허용되며, 따라서 5V P웰 PW5은 모든 측면과 바닥이 N영역으로 완벽하게 포위되어 있기 때문에, 마찬가지로 P 기판(500)으로부터 절연된다. 5V N웰 NW5와 5V P웰 PW5는 P기판(500)의 전위로부터 상향으로 부유가능하고, 한도는 5V P웰 PW5의 보호환과 5V P웰 PW5B의 우측의 5V N웰 NW5 사이의 거리 LD에 의해 설정된다. 예를 들면, 상보형 웰은 5V 디바이스를 수용하고, P기판(500)을 30V 상회하여 부유하는 것이 가능하다. 적절한 필드 성형으로, 기판 위의 부유영역의 최대 전압은 60V, 200V로 확장가능하고, 원하는 경우 600V까지도 확장될 수 있다. 이 모든 것은 어떠한 절연 확산부 또는 단일 에피택셜층조차 없이도 달성된다.
도 14B에 도시된 구조는 도 14A에 도시된 것과 동일하지만, 여기서 깊은 N 층 DN은 5V P웰 PW5 아래의 영역에 한정되고, 5V P층 PW5B와 5V N층 NW5B가 접촉하는 것으로 도시되어 있다. 5V N웰 NW5는 이미 P 기판(500)으로부터 절연되어 있다. 도 14A와 14B의 구조는 전기적으로 등가의 동일한 회로도를 가졌지만, NW5의 아래에 위치하는 깊은 N층 DN의 절연의 질은 그것이 존재하지 않는 경우보다 양호하여, 도 14A의 구조를 그 대응물보다 선호되게 한다.
도 14C는 도 14A의 구조의 평면도를 도시하고 있으며, 절연된 구조와 주변의 5V P 웰 PW5 보호환 사이에 드리프트 영역을 형성하고 있는 거리 LD를 도시하고 있다. 점선은 P웰과 N웰 영역 양자의 아래에 위치하는 깊은 N 층 DN을 나타낸다. P 웰과 N 웰 영역은 접촉하는 것으로 도시되어 있지만, 악영향을 초래하지 않고 그들 사이에 갭을 갖지는 못한다. N 웰 NW5(그의 깊은 주입된 부분 NW5B를 포함하는)는 P 웰 영역 PW5(그의 표면하 부분 PW5B를 포함하는)를 포위하여 한정하는 것으로 도시되어 있다. 전체 절연된 섬의 형상은 도시된 바와 같이 직사각형이 가능하지만, 보다 높은 브레이크다운 전압을 얻기 위해 모서리를 둥글게 할 수도 있다.
도 14D는 접지된 5V P웰 PW5 보호환이 절연구조와 접촉하고 있는(도 14C와 동일하지만 Ld=0) 대체적인 실시예의 평면도를 도시하고, 도 14E는 깊은 N 층 DN(점선)이 5V P 웰 PW5의 아래에만(그리고 그보다 약간 더 크게) 위치되어 있는 도 14B의 구조의 평면도를 도시하고 있다.
도 14F는 필드 산화물(566)의 개구를 통해서 5V N 웰 NW5의 일부와 깊은 N 층 DN을 접촉시킴으로써 절연구조(또는 쉘)를 전기적으로 바이어스 하기 위해 사용되는 하나의 수단인 N+ 접점 영역(568)을 도시한다. 도 14G는 쉘-형상의 N형 절연구조에 접촉하기 위해 사용되는 N+ 접점영역(568)의 가능한 평면도를 도시한다. 도 14H는 P 기판(550)의 포켓을 절연시키는 측벽 절연과 깊은 N층 DN에 접촉하기 위해 사용되는 N+ 접촉 영역(570)을 도시한다. 본 발명에 따른 깊은 N 층은 5V P 웰, 5V N웰, 12V P웰, 12V N웰, 및 P기판(500)의 절연 포켓을 절연하는데 사용되는 것이 가능하다. P 웰 영역 PW5 또는 PW12 내부에 만들어진 것보다 더 높은 전압 또는 더 낮은 커패시턴스 디바이스를 집적하기 위해 보다 약하게 도핑된 P 기판 포켓(572)을 사용하는 것이 가능하다.
도 14I는 필드 산화물층 아래에서 5V N 웰 NW5 주위와 P 기판(500)의 표면을 향해 확장하는 깊은 N 층 DN을 도시한다. 도 14J에서 깊은 N 층 DN은 5V N웰 NW5의 바로 아래의 영역으로 한정된다. N 웰이 필드 산화물에 겹쳐지는 반면, 전체 N 웰 포켓은 그것을 둘러싼 P 형 기판에 반대의 전도형인 인공물에 의해 절연되어 있다. 전체 섬은, 특히 드리프트 영역 LD2이 N 형 또는 P 형의 웰 도핑 또는 필드 도핑을 포함하지 않기 때문에, 기판보다 높은 전압으로 부유할 수 있다. 이 구조와 프로세스 시퀀스는, 이 영역으로부터 웰 또는 블랭킷 필드 도핑 주입을 제거하기 위해 추가적인 마스크가 필요하지않는 점에서, 종래 접합 절연에 비해 명확한 이점을 제공한다.
도 14J는 DN층이 N 웰 자체의 횡 방향 범위 내로 억제된 것을 제외하고는 도 14I의 것과 동일한 구조를 도시한다. 도 14J의 실시예는 표면에서의 도핑 농도가 더 낮기 때문에 더 높은 브레이크다운 전압을 가지는 경향이 있다. 이 실시예들 사이의 다른 차이점은 도 14K와 14L에 도시되어 있다. 깊은 N층 DN이 도 14K에 도시된 것처럼 횡 방향으로 확장하는 것이 가능한 경우, 5V N 웰 NW5 내의 P+ 영역과 P 기판 사이의 기생 바이폴라 트랜지스터는 강 도핑된 DN 영역을 통해 수직으로 이때 이득은 낮을 것이며, 깊은 N층 DN이 도 14L에 도시된 바와 같이 횡방향으로 제약되는 경우 기생 바이폴라 프랜지스터는 도시된 바와 같이 경사진 패치(patch)를따라, 강하지 않게 도핑된 재료를 통해 통전하고, 따라서 더 높은 이득을 가질 것이다.
도 14M은 깊은 N 층 DN이 5V N 층 NW5B로부터 형성된 측벽으로 단일 5V P 웰 PW5를 절연시키는데 사용될 수 있다는 것을 도시한다. 도 14N 에 도시된 것과 같이, DN 층이 P 웰 영역에 완벽히 겹쳐지고 그것을 넘어서 확장하는 경우, 및 (적어도) 5V N 층 NW5B를 구비하는 고리형 측벽 절연이 충분히 넓게 형성되는 경우, 5V P 웰 PW5와 P 기판(500) 사이의 기생 바이폴라 트랜지스터는 강 도핑된 DN층을 통한 수직 통전으로 제한되고 기생 이득은 낮을 것이지만, 5V N 층 NW5B가 좁으면, 기생 바이폴라 트랜지스터 전도는 도 14O에 도시된 것처럼, (더 강하게 도핑된 수직 경로보다 더 높은 이득을 갖는) 더욱 실질적인 수평 성분을 포함할 수 있다. 도 14P에 도시된 것처럼, 5V N 층 NW5B 측벽이 완전히 생략되면, 5V P 웰 PW5는 절연되지 않고, 5V P 웰 PW5와 P 기판(500) 사이에 저항성 연결 또는 완전 단락이 존재한다.
기술된 발명에서, 깊은 DN층에 의한 N웰 영역의 절연은 선택적이고, 기생 바이폴라 트랜지스터를 억제하는 역할을 하지만, P 웰 영역(12V 또는 5V)의 절연에 대해서는, 전체 P 웰이 P 웰 아래의 DN과 P 웰을 둘러싸는 측벽 절연 고리(CIJI 구조, 또는 NW5 영역이나 NW5와 NW12 영역의 스택과 같은 하나 이상의 N 웰을 포함하는)을 구비하는 N형 쉘의 절연에 포위되어야 하고, 그렇지 않으면 P 웰은 주변의 기판으로부터 절연되지 않을 것이다. 이 요구조건은 확산을 모두 필요로 하지 않고 본 발명의 에피리스 절연 방법을 사용하여 형성된 다수의 고유한 절연구조에 의해 더욱 명백해진다.
도 15A는 모두 단일의 깊은 N층 DN에 의해 절연된 2개의 12V P 웰 PW12와 12V N 웰 NW12를 도시한다. 12V P 웰 PW12는 5V P 층 PW5B에 의해 분리되고, 12V N 웰 NW12는 5V N 층 NW5B에 의해 그에 근접한 (도시되지 않은) 12V N 웰 PW5B로부터 분리되어 있다. 12V P 웰 PW12와 12V N 웰 NW12는 도시된 것처럼 인접하고 있다. 상기 웰들은 모두 12V 웰일 필요는 없고, 일부 5V 웰들이 포함될 수 있다.
도 15B는 깊은 N층 DN에 의해 절연된 단일의 12V P웰(PW12)을 도시하고, 절연 측벽은 5V N층 NW5B로 형성되고, 주변의 보호환 P 층 PW5B로부터 거리 LD1에 의해 분리되어 있다. 도 15C는 절연 측벽이 12V N층 NW5B를 포함하는 것을 제외하고는 동일한 구조를 도시한다. 양 구조는 P 웰 PW12의 매립된 부분, 즉 PW12B가 필드 산화물 영역 아래의 실리콘 표면에 도달하지 않는 것을 제외하고는 도 14M의 5V 절연 P 웰과 동일하다.
도 15D는 12V N웰 NW12의 측벽으로 확장하는 깊은 N 층 DN을 도시한다. 대안으로, 깊은 N층 DN은 필드 산화물층의 개구부 바로 아래의 영역으로 제한될 수 있다. 브레이크다운 전압은 절연구조와 5V P 층 PW5B 보호환 사이의 거리 LD에 의해 설정된다. 도시된 구조는, 도 15D에서 N 웰 NW12의 매립된 부분, 즉 NW12B가 필드 산화물 영역의 아래에서 실리콘 표면에 도달하지 않는 반면 도 14I와 14J에서 5V 매립된 N웰 NW5B이 실리콘 표면에 도달하는 것을 제외하고는, 도 14I와 14J의 5V 절연된 N 웰과 동일하다.
도 15E는 근접한 12V N웰 NW12와 12V P 웰 PW12가 접촉 가능하고 표면에서 여전히 브레이크다운 조건을 만족시키는 것을 도시한다. 각 웰, 즉 NW12B와 PW12B의 더 강하게 도핑된 매립된 부분 역시 그와 같은 구조에서 접촉하지만, 벌크 실리콘에서의 접합의 중요한 전기장은 표면 또는 경계면에서보다 더 높고 따라서 필요한 전압이 달성될 수 있다. 또는, 도 15F에 도시된 것처럼, 5V N층 NW5B와 5V P층 PW5B가 12VN 웰 NW12와 12V P 웰 PW12 사이에 도입될 수 있지만, 그 경우 5V N층 NW5B와 5V P층 PW5B는 서로 억제되어야 하고, 그렇지않으면 브레이크다운 조건(8V이상)이 충족될 수 없을 것이다. 물론, DN층이 두 웰의 아래에서 그리고 개재하는 간격 아래에서 연속하는 한, P 웰 PW12와 N 웰 NW12 사이에 공간을 허용하는 것도 가능하다.
도 16A는 상보형 5V P 웰과 각각 연관되어 있는 2개의 절연된 5V N웰 NW5는 +V1과 +V2의 다른 전압에 기초할 수 있고, 그것들이 동일한 기판에서 형성되더라도서로 독립적으로 동작될 수 있다. 절연 영역은 N 웰 NW5와의 그것들의 연결을 통해 표시된 공급 레일과 서술된 전위로 바이어스된다. +V1로 바이어스된 절연구조 내에 포함된 P웰 PW5는 절연 전위 +V1와 이하의 전압으로 바이어스될 수 있다. P웰 PW5가 바이어스될 수 있는 최소 마이너스 전위는 +V1에 대한 최대 정격전압이다. 절연 영역과 +V1가 5V에서 바이어스되면, P 웰 PW5는 +5V에서 0V(접지)까지의 임의의 전위에서, 즉 공급전압의 전체 영역에 걸쳐, 연속해서 바이어스되고 동작될 수 있다. 그러나 절연 영역과 +V1이 12V에서 바이어스되면, 5V 웰이 사용되었기 때문에, P 웰 PW5은 +12V에서 단지 7V(즉, 12V 빼기 5V의 최대 동작)까지의 임의의 전위에서 연속으로 바이어스되고 동작될 수 있다. 그러나 12V P 웰이 사용되면, P웰 PW12는 12V에서 0V(접지)의 임의의 전위에서 동작될 수 있다.
동일한 한 세트의 규칙이 전위 +V2에 바이어스된 절연 섬과 웰에 적용된다. 디바이스는 완전히 절연되어 있기 때문에, 그것들은 서로 완전히 독립적으로 동작할 수 있다. 또한 절연된 P 웰 영역은 경우에 따라 접지 아래, 즉 필요하다면 기판 전위 아래에서 동작할 수 있다. 도 16B는 도 16A 구조의 평면도이고, 도 16C는 상기 구조와 레이아웃의 개략도이다.
도 16D는 하나의 상보형 세트의 웰이 5V 쌍이고 상보형 웰의 다른 세트가 12V 쌍인 것을 제외하고는 도 16A와 동일하다. 5V N 웰 NW5는 +V1(예를 들면 5V)에서 바이어스되고, 12V N 웰 NW12는 +V2(예를 들면 12V)에서 바이어스된다. 5V 웰은 서로 접촉하지만 12V 웰을 분리하는 5V N 층 NW5B와 5V P층 PW5B가 있다. 도 16E는 도 16D의 구조의 개략도이고, 도 16F는 도 16D의 가능한 하나의 레이아웃의 평면도이다.
열확산 사이클과 마스킹 단계의 총 수를 제한하는 것에 추가하여, 디바이스특성을 개선하고 고전압을 얻기 위해 개별 영역, 특히 활성 디바이스의 요소를 포함하는 영역의 도핑 프로파일을 제어하는 것이 매우 바람직하다. 그러한 구조의 형성은 본 발명의 다른 요소와 조화하는 낮은 또는 0의 열소모 비용으 프로세스로 수행되어야 하고, 그렇지않으면 주입된 대로의 낮은 열소모 비용 에피-리스 절연구조와 프로세스의 이점은 소용없게 된다.
도 17A는 반도체 재료에 도핑 영역을 형성하는 종래 프로세스를 요약하고, 이것은 전형적으로 마스킹 단계, 마스크의 개구를 통한 불순물의 상대적으로 얕은 주입, 및 주입된 불순물을 확산 또는 "드라이브 인"하기 위한 고온 확산을 포함한다. 물론, 불순물의 주입의 전후에 행해지는 단계들이 통상 존재하지만, 그것들은 (부가된 확산 효과는 확산의 시점에 실리콘에 이미 존재하는 불순물에 영향을 주는, 즉 재분포하는 것을 제외하고) 본 논의에서 중요 관심사는 아니다. 종래의 CMOS와 바이폴라 프로세스에서, 얕은 불순물 층은 일반적으로 60keV - 130keV의 범위의 단일 매체 에너지 이온 주입에 의해 도입된다. 상기 주입은 일반적으로 약 1㎛의 두께를 가진 포토레지스트 마스크를 통해 수행된다. 주입 직후의 불순물 층은 깊이가 기껏해야 수십 마이크론이다. 다음에, 900℃-1150℃ 범위의 고온 프로세스를 사용한 드라이브 인 확산이 30분에서 15 또는 20시간까지 수행되지만, 보통은 2-3시간 동안 수행된다. 확산은 종종 질소분위기 내에서 수행되지만, 때로는 확산 사이클의 일부 기간 동안 산화가 수행되어, 추가적인 도핑 분리 효과를 생성하고, 프로세스에 대해 더욱 다양한 농도와 확산 깊이를 제공한다. 최종적인 접합깊이는 이전에 논의된 절연과 싱커(sinker) 확산을 제외하고는 1㎛-10㎛의 범위이고, 1.5㎛-3㎛의 접합이 일반적이다.
도 17B는 주입된 영역의 도핑 프로파일을 정확하게 제어하는 것을 가능하게 하는 본 발명에 따른 프로세스를 도시한다. 사전의 단계에 이어서, 상대적으로 두꺼운 마스크가 기판 또는 에피층에 피착되고 패터닝된다. 마스크는 상대적으로 높은 에너지, 일반적으로 200keV - 3MeV에서 수행되는 주입을 차단하기 위해 상대적으로 두꺼워야 한다(예를 들면 3-5㎛). 이어서, 다양한 형태, 즉 얕은, 깊은, 높은 도스 또는 낮은 도스를 취할수 있는 일련의 "연쇄된(chianed)" 주입이 수행된다. 이것은 실질적으로 임의의 원하는 도핑 프로파일을 가진 도핑 영역의 생성을 가능하게 한다. 남은 단계는 불순물을 활성화하여 결정 손상을 복구하기 위한 단시간의 어닐을 포함할 수 있지만, 불순물을 재분포시키는 중요한 열사이클은 없다. 예를 들면, 상기 단시간 어닐은 900℃이하의 온도에서 15분이하 동안 수행된다. 또는, "급속 열 어닐(rapid thermal anneal)"(RTA)이 1150℃의 온도에서 20 또는 30초 동안만, 즉 유의미한 확산이 일어나기에는 짧은 시간 동안 실시될 수 있다. 바이폴라 트랜지스터의 베이스, DMOS의 바디, 또는 드레인 확장의 드리프트 영역, RESURF 층 또는 고전압 JFET와 같은 활성 디바이스의 중요한 영역을 형성하기 위해 (전술한 CIJI 절연구조와 다양한 주입된 대로의 웰 구조를 생성하는 전술한 것과 같은) 연속주입이 사용될 수 있다. 바람직하게는 공통의 마스크를 통해 다른 에너지를 갖는 다수의 주입물을 순차로 주입함으로써, 전체의 여러 시간의 확산이 수 초의 주입으로 대체되는 것이 가능하고, 불순물 프로파일의 제어가 더욱 양호하게 된다.
백그라운드로서, 도 17C는 종래 주입과 확산 프로세스에 의해 생성된 일반적인 가우시안 프로파일의 형태를 도시한다. 수직축은 도핑 농도(N)를 나타내고, 수평축은 반도체 재료의 표면 아래의 깊이(X)를 나타낸다. 불순물은 얕은 레벨로 주입되고, 하방으로 확산된다. 프로파일은 잘 알려진 수학적 관계 exp[-x2/(2(Dt)1/2)]을 따르는 가우시안 함수에 따라 깊이가 증가하면서 감소하며, 여기서 확산물의 확산율(D)는 온도(T)에 대해 지수함수적인 의존관계를 갖는다. 확산 속도는 농도의 경도에 의해 결정된다. 확산이 오래 진행될수록, 확산 속도는 더 느려진다.
도 17 D는 "연속" 주입의 동일한 그래프를 도시하고, 이것은 이 경우에 일련의 5개의 주입이다. 각 주입의 에너지는 예정된 깊이에서 투영된 범위를 가지도록 설정되고, 5개의 주입은 겹쳐서 곡선의 상부에 표시된 전체 도핑 프로파일을 형성한다. 훨씬 더 복잡한 구조와 불순물 프로파일을 생성하기 위해 도전성이 반대인 불순물 종류, 예를 들면 붕소와 인이 사용될 수 있지만, 대부분의 디바이스는 단일 유형의 주입물을 사용한 농도 프로파일에 이점을 가진다.
도 17E는 2개의 주입을 포함하는 연속 주입의 상세도를 도시한다. 보다 얕은 주입(N1)의 피크 도핑 농도는 표면에 있고, 보다 깊은 주입(N2)의 피크 도핑 농도는 표면 아래에 있다. 도시한 바와 같이, N2는 얕은 주입만의 일반적인 가우시안 프로파일(점선) 위에 있다(따라서 상기 점선 부분은 웰의 비가우시안 측면을 지시한다). 도 17F는 동일한 연속 주입을 도시하지만, 이 경우 불순물은 산화물층을 통해 주입된다. 여기서 보다 얕은 불순물은 모두 산화물층 내에 위치하고, 반도체 재료는 보다 깊은 불순물만을 만나며, 피크 농도 N2는 17E에서보다 반도체의 표면에 보다 근접해서 위치한다. 따라서, 피복되지 않은 반도체 재료를 통해 그리고 표면상의 산화물(또는 다른) 층을 통해 동일한 "연속" 주입물을 주입함으로써, 근본적으로 다른 결과를 얻는 것이 가능하다. 도 17F에서 산화물을 통해 주입이 수행되며; 산화물이 주입 이후에 생성되지 않는다는 것을 유의하라.
도 17G와 17H는 다른 연속 주입에 대한 유사한 도면이다. 여기서, 보다 얕은 주입은 반도체 재료의 표면보다 약간 낮은 아래에 위치하는 피크농도(N3)를 가지고, 보다 깊은 주입은 N3보다 더 큰 피크 농도(N4)를 가진다. 도 17G는 반도체의 표면을 통한 연속 주입을 도시하고, 도 17H는 산화물층을 통한 주입을 도시한다.
도 17I와 17J는 도 17E-17H의 4개 주입을 조합한 결과를 도시한다. 피복되지 않은 반도체(17I)에서, 전체 도핑 프로파일은 피크 농도 N1, N2, 및 N4에 의해 결정된다. 피크농도 N3는 N1 및 N2보다 훨씬 더 낮고 없어진다. N2 및 N4는 매우 강하게 도핑된 매몰된 층을 제공한다. 주입이 산화물층(도 17J)을 통해 수행되는 경우, 그것들은 산화물층에서 끝나기 때문에 피크 N1 및 N3는 둘 다 "소실"된다.
도 17K 및 17L은 도핑 프로세스에 내재한 물리적 현상을 도시한다. 동일한 도스 양 Q1(원자/cm-2)을 가진 2개의 주입이 도시되어 있다. 도 17K에 도시된 주입의 투영 범위 RP1는 도 17L에 도시된 주입의 투영 범위 RP2보다 크다. 도시된 바와 같이, 전체 도스 양 Q1이 정확히 같더라도, 도 17K의 주입의 피크농도 N5는 도 17L의 주입의 피크 농도 N6보다 크다. 이것은 주어진 도스 양의 주입이 주입된 것보다 더 깊이 반도체 내에 확산하고 따라서 더 낮은 도핑 농도를 갖는다는 일반 원리를 도시한다.
도 17M은 도 17K와 17L의 주입이 동일 기판에 주입되는 경우, 무엇이 발생하는가를 보여줌으로써 이것을 도시하고, 도 17N은 각각 동일한 도스 양을 가진 일련의 5개의 주입을 이용해서 동일한 원리를 설명한다. 도시한 바와 같이, 피크 농도 N7, N8, N9, N10 및 N11은 불순물이 반도체 내에 보다 깊이 주입되면서 점진적으로 낮아지고 주입의 폭(산재량)이 더 넓어진다.
이 효과는 더 얕은 주입의 도스 양 Q3보다 더 큰 도스 양 Q4을 더 깊이 주입함으로써 도 17O에 도시된 것과 같이 상쇄되는 것이 가능하다. 그 결과 더 깊은 주입의 산재량 ΔX4은 더 얕은 주입의 산재량 ΔX3보다 더 크다. 도 17P는 점진적으로 더 높은 도스 양 Q5, Q6, Q7, 및 Q8을 가진 4개의 주입을 이용해서 동일한 원리를 도시하며, 이것들의 주입은 N13의 도핑 농도를 갖는 거의 "평평한" 프로파일을 생성한다. 깊이가 증가함에 따라 도핑 농도의 경사가 상향하는 것을 원한다면, Q6, Q7, 및 Q8는 점차 훨씬 더 높아져야만 한다.
도시한 바와 같이, 이들 연속 주입의 위치를 규정하기 위해 일반적으로 사용되는 포토레지스트 마스크는 통상 상대적으로 두껍고, 예를 들면 3㎛-5㎛이다. 이것은 작은 마스크 개구를 사용하여 극히 작은 피처 크기를 달성하는 것을 더욱 어렵게 한다. 또한, 더 높은 에너지 주입은 결정 내의 원자로부터 방출되어 수평 확산하는 주입된 이온으로부터 가일층의 횡방향 산재를 나타낸다. 따라서, 실제로, 더 깊은 주입은 더 얕은 저에너지 주입보다 횡방향으로 더 퍼진다. 이것은, 하부에서보다 상부에서 훨씬 더 넓은 가우시안 확산과 달리, 연속된 주입 스택의 형상이 훨씬 더 수직이고 상부가 아닌 하부에서 실제로 가장 넓은 것을 의미한다. 도 17Q는 두꺼운 포토레지스트층(702)의 창(700)과 과 산화물층(704)을 통한 일련의 4개의 주입을 도시한다. 창(700)은 주입을 횡방향으로 제약하지만, 포토레지스트 층(702)의 두께가 증가함에 따라 창(700)을 임의로 작게 형성하는 것은 가능하지 않다. 추가로, 주입된 불순물은 그것이 기판에, 특히 더 높은 에너지로 그리고 더 깊이, 들어간 후에 횡 방향으로 퍼진다.
주입을 그것들의 가능한 가장 작은 횡 방향 범위로 제약하는 기술은 도 17R에 도시된 바와 같이 반도체에 트렌치를 형성하는 것이다. 트렌치(706)는 산화물 또는 일련의 비도전성 재료, 또는 도핑된 폴리실리콘으로 채워질 수 있다. 상기 주입은 트렌치(706)에 겹쳐지지만, 트렌치(706)를 채우는 재료가 비도전성(또는 폴리실리콘의 경우, 이미 강하게 도핑됨)이기 때문에 아무런 영향을 주지 못한다. 일반적으로 트렌치(706) 사이의 간격 W1은 두꺼운 포토레지스트층(702)의 개구(700)의 폭 W2보다 더 작게 만들어질 수 있다.
또한, 도 17S에 도시된 것처럼, 불순물은 그것을 트렌치(706)의 바닥의 아래로 추진하는 에너지로 주입되어, 도 17T에 도시된 것처럼, 역전된 "버섯" 모양의 도핑된 영역(708)과, 반도체의 표면의 아래에 있는 상단을 생성한다.
전술한 연속 주입은, 에피택셜층 내로 그리고 그것을 통해 주입되거나, 또는 동일한 도전성을 가진 깊이 주입된 매립된 주입에 겹쳐지기 위해 사용되는 연속 주입 접합 절연(CIJI) 영역을 포함할 수 있다. 예를 들면 도 17U에서 기판과 반대의 도전형을 가진 에피택셜층(711)은 포토리소그래에 의해 규정된 포토레지스트층(712)을 통해 주입된 기판(예를 들면, P 기판에 주입된 붕소 연속 절연 주입)과 동일한 전도성 유형을 갖는 연속 주입(713a-713f)에 의해 절연된다. 도 17V에 도시된 결과적으로 얻어진 절연구조는 에피층(711)을 절연하는 CIJI 구조(715)의 결과적인 구조를 도시한다.
도 17W에서, 유사한 CIJI 절연구조는 포토레지스트(712)에 의해서뿐만 아니라, 산화물, 질산화물 등의 유전체 재료 또는 폴리실리콘으로 충전된 트렌치(720a, 720b)에 의해 주입 동안 제약된다. 그 결과물인 절연구조가 도 17X에 도시되어 있다. 트렌치(720a, 720b)의 깊이는 0.7㎛부터 에피층 자체의 깊이까지가 될 수 있지만, 바람직하게는 주입을 제약하는 것과 트렌치 재충전 프로세스를 용이하게 하는 것의 절충안으로서, 에피층의 표면에서 기저까지의 거리의 약 1/2에서 3/4까지로 연장한다.
도 17Y에서, 주입(733a-733d)을 포함하는 P 기판(730a)의 CIJI 측벽 절연은 깊이 주입된 플로어 절연 영역 DN(732)에 환 또는 고리 패턴으로 중첩되어, 기판(730a)로부터 분리된 절연 포켓(730b)을 형성한다. 결과적으로 얻어진, CIJI 구조(740)를 포함하는 절연 구조가 도 17Z에 도시되어 있다.
도 17Y의 구조와 동일한 구조에 있어서, 도 17AA의 CIJI 측벽 절연 구조는 연속 주입(733a-733e)의 횡 방향 산재를 제약하기 위한 유전체로 채운 트렌치(750a, 750b)의 사용을 도시한다. 가장 깊은 주입(예를 들면 깊은 주입(733a))은 깊은 절연 영역 DN(732)과 중첩되어 포켓(730b)을 P 기판(730a)으로부터 절연한다. CIJI측벽 절연(751)을 가진 결과적인 구조가 도 17BB에 도시되어 있다. 트렌치(750a 750b)의 깊이는 0.7㎛부터 DN층 자체의 깊이까지 이를 수 있으나, 바람직하게는 주입물을 제약하는 것과 트렌치 재충전 프로세스를 용이하게 하는 것 사이의 절충안으로서 표면부터 깊은 DN층(732)까지의 거리의 약 1/2 내지 3/4에 확장해야 한다.
에피택시에 대한 필요성을 없애는 절연구조를 형성하는(또는 에피 변동의 영향을 최소화하는) 방법이 본 명세서의 다양한 프로세스와 방법에서 상세히 설명되어 있다. 이와 같은 방법들의 조합을 사용하여 집적회로에의 디바이스의 집적은 제로 열소모 비용 절연과 디바이스 형성 기술의 예시로서 본문에 포함되지만, 이와 같은 방법의 사용을 본 명세서에서 상술하고 예시한 특정 디바이스에 한정하는 것으로 해석되어서는 안 된다.
도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H는 본 발명에 따른 프로세스에 의해 제조될 수 있는 디바이스의 패밀리를 도시한다. 이 프로세스는 기판(350)에 의해 표시되는 단일 반도체 칩에서 수행되며, 기판은 일반적으로 붕소와 같은 P형 불순물로 도핑된다. 디바이스와 이 디바이스 내의 일부의 영역은, 종래의 LOCOS 프로세스에 의해 기판(350)의 표면에 성장된 필드 산화물층(352)에 의해 횡 방향으로 분리된다.
도 18AA로 시작하면, 디바이스의 패밀리는 P채널 MOSFET(PMOS)(301)과 N채널 MOSFET(NMOS)(302)을 구비하는 5V 상보형 MOSFET 쌍(CMOS)을 포함한다.
PMOS(301)는 PMOS(301)의 바디로서 기능하는 N 웰(354A) 내에 형성된다. N 웰(354A)은 하기에 설명된 바와 같이 필드 산화물층(352)을 통해 불순물을 주입함으로써 형성되는 얕은 영역(356)을 포함한다. 게이트(358A)가 기판(350) 위에 형성되고, 일반적으로 금속층으로 피복될 수 있는 다결정 실리콘(폴리실리콘)으로 만들어진다. 게이트(358A)는 측벽 스페이서(360)에 의해 경계가 정해지고 게이트 산화물층(도시되지 않음)에 의해 N 웰(354A)로부터 분리된다. 게이트 산화물층의 두께는 100A - 2000A의 범위일 수 있지만, 일반적으로는 200A - 600A의 범위에 있다. 약 도핑된 P 드리프트 영역(362A, 362B)은 N 웰(354A) 내의 게이트(358A)의 양측에 형성된다. PMOS(301)는 또한 P+ 소스 영역(364A)과 P+ 드레인 영역(364B)을 포함한다. (도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H에 있어서, 동일한 참조 번호와 다른 문자에 의해 지시된 불순물 영역(dopant region)들은 동일한 주입 단계에서 형성된다.)
BSPG(보로포스포스실리케이트 유리)층(366) 또는 다른 유전체가 기판(350) 위에 존재하고, 접점 개구가 BSPG층(366) 내에 형성된다. 금속층(370)이 접점 개구를 통해 PMOS의 소스와 드레인에 접촉한다.
NMOS(302)는 NMOS(302)의 바디로서 기능하는 P 웰(372A) 내에 형성된다. P 웰(372A)은, 하기에 기술된 바와 같이, 필드 산화물층(352)을 통해 불순물을 주입함으로써 형성되는 얕은 영역(374)을 포함한다. 게이트(358A)와 동일한 게이트(358B)가 기판(350) 상에 형성된다. 게이트(358B)는 측벽 스페이서(360)에 의해 경계가 정해지고 게이트 산화물층(도시되지 않음)에 의해 P 웰(374A)로부터 분리된다. 약 도핑된 N 영역(376A, 376B)이 P 웰(372A) 내의 게이트(358B)의 양측에 형성된다. NMOS(302)는 또한 N+ 소스 영역(378A)과 N+ 드레인 영역(378B)을 포함한다. 금속층(370)은 BSPG층(366) 내의 접점 개구를 통해 NMOS(302)의 소스와 드레인에 접촉한다.
도 18AB를 참조하면, 기판(350)은 또한 12V PMOS(303)와 12V NMOS(304)를 포함한다. 12V PMOS(303)는, PMOS(301)의 N 웰(354A)보다 높은 에너지로 불순물이 주입된 N 웰(380A) 내에 형성된다. 게이트(358C)가 게이트(358A, 358B)와 동일한 폴리실리콘층에서 형성되지만, 기판으로부터 게이트(358C)를 분리하는 게이트 산화물층은 일반적으로 게이트(358A, 358B) 아래의 게이트 산화물층보다 더 두껍다. 12V에서 연속 동작을 유지하기 위한 최소 게이트 산화물 두께는 바람직하게는 300A 이상이어야 한다. 소스는 P+ 영역(364C)에 의해 형성되고, 드레인은 P+ 영역(364D)에 의해 형성된다. 드레인은 게이트(358C) 상의 측벽 스페이서에 의해 정해지지 않은 거리만큼 게이트(358C)의 에지로부터 오프셋 된다. 대신에, 하기에 설명된 바와 같이, P+ 드레인(364D)은 별도의 마스킹 단계에서 형성된다. 약 도핑된 P 영역(363B)은 드레인 영역(364D)과 게이트(358C) 사이에서 또한 드레인과 필드 산화물(352) 사이에서 연장된다. 한편, 12V PMOS(303)의 P+ 소스(364C)는 게이트(358C)상의 측벽 스페이서(360)와 정합된다. 그러므로, 12V PMOS(303)는 대칭형 디바이스가 아니다. 드레인(364D)은 게이트(358C)의 에지로부터 상당한 마진(예컨대 0.3-1.0㎛)만큼 오프셋 되어 있는 반면, 소스(364C)는 작은 마진(예를 들면 0.15㎛)만큼 오프셋 되어 있다.
N 웰(380A)은 얕은 영역(384)을 포함하고, 여기서 N 웰(380A)을 형성하기 위해 주입된 불순물이 필드 산화물층(352)을 통과한다. 그러나, 얕은 영역(384)의 도핑 농도는 일반적으로 12V PMOS(303)와 근접한 디바이스 사이의 기생 MOSFET와 표면 역전을 방지하기에 충분하지 않다. 따라서, 5V PMOS(301) 내에 N 웰(354A)을 형성하기 위해 사용된 주입은 얕은 영역(384)으로 도입되어, N 영역(354B)을 형성하고 얕은 영역(384) 내의 전체 도핑 농도를 증가시킨다.
12V NMOS(304)는 NMOS(302) 내의 P 웰(372A)보다 높은 에너지로 불순물이 주입된 P 웰(386A) 내에 형성된다. 게이트(358C)와 동일한 게이트(358D)가 게이트(358A, 358B, 358C)와 같은 폴리실리콘층으로부터 형성된다. N+ 소스 영역(378D)은 게이트(358D) 상의 측벽 스페이서(360)에 의해 정해지는 거리만큼 게이트(358D)의 에지로부터 오프셋 되는 반면, N+ 드레인 영역(378C)은 측벽 스페이서(360)에 독립적인 거리만큼 게이트(358D)의 에지로부터 오프셋 된다. 약 도핑된 N 영역(377A)이 드레인과 게이트 사이에서, 또한 드레인과 필드 산화물 영역(352) 사이에서 연장한다.
P 웰(386A)은 얕은 영역(388)을 포함하고, 여기서 P 웰(386A)을 형성하기 위해 주입된 불순물이 필드 산화물층(352)을 통과한다. 5V NMOS(302) 내에 P 웰(372A)을 형성하기 위해 사용된 주입은 얕은 영역(388)에 도입되어, P 영역(372B))을 형성하고 얕은 영역(388)의 전체 도핑 농도를 증가시킨다. 이것은 12V NMOS(304)와 인접한 디바이스 사이의 기생 MOSFET와 표면 역전을 방지한다.
도 18AC를 참조하면, 5V NPN 바이폴라 트랜지스터(NPN)(305)는 베이스로서 이중 P 웰(372C)를 포함한다. 이중 P 웰(372C)은 NMOS(302)의 P 웰(372A)과 동일한 주입 동안 형성된다. 이중 P 웰의 사용에 의해 P+ 영역(364E)을 통해 멀리 떨어진 위치에서 베이스가 접촉되는 것이 가능하다. 이중 P 웰(372C)은 상대적으로 얕고(예를 들면 0.5-1.0㎛ 깊이), 이것은 선행 기술의 프로세스에서 바이폴라 트랜지스터에 대해 사용된 전형적인 접합 깊이이다. N+ 영역(378E)은 에미터로서 동작하고, 이것은 매우 작게 만드는 것이 가능하여, 에미터-베이스의 측벽 커패시턴스를 감소시킨다. 5V NPN(305)의 컬렉터는 N 웰(354C)을 포함하고, 이것은 깊은 N(DN)층(390A)과 결합한다.
또한, N 웰(354C)과 DN층(390A)은 절연 포켓(392A) 주변에 랩어라운드 N 영역을 형성하고, 이것은 기판(350)의 나머지로부터 절연된다. N 웰은 전체 디바이스를 포위하여 절연을 완성한다. 그러나, NPN(305)의 전기적 특성은 절연 포켓(392A)의 도핑 농도에 의해서가 아니라 이중 P 웰(372C) 내의 도핑 농도에 의해 주로 설정되는데, 이것은 P 웰 도핑 농도가 더 높기 때문이다. 이중 P 웰, 즉 베이스와 베이스 접점 영역을 포함하는 인접한 2 개의 P 웰 영역은, 디바이스의 활성 진성-베이스 부분, 즉 N+ 에미터(378E) 아래에 위치한 P 웰(372C)로부터 P+ 베이스 접점(364E)을 부주의하게 "접속해제"하지 않고 에미터(378)와 베이스 접점 영역(364E) 사이에 개재한 필드 산화물을 수용하는 것이 요구된다. 따라서, 고속 동작과, 양호한 에미터-베이스 브레이크다운 및 누설 특성을 얻는 것이 가능하다.
도 18AC와 18AD를 참조하면, 5V PNP 바이폴라 트랜지스터(PNP)(306)는 5V N 웰(354E)과 깊은 N 층(390B)을 포함하는 측벽 절연 영역과 랩어라운드(wraparound) "플로어 절연(floor isolation)"을 갖는다. N 웰(354E)은 N+ 영역(378H)을 통해서 접촉되고 컬렉터 전압 또는 칩 상의 가장 높은 양의 전압의 어느 하나로 바이어스되는 것이 가능하고, 이 경우 컬렉터-"플로어" 접합은 제로(0) 바이어스되거나 역바이어스 될 것이다. PNP(306)의 에미터는 P+ 영역(364G)이다. 컬렉터는 서로 결합한 3개의 웰을 실질적으로 포함하는 12V P 웰(386B)과, 저항을 줄이기 위한 추가적인 컬렉터 싱커로서 사용되는 5V P 웰(372D)을 포함한다. 베이스는 전용 N 베이스 영역(394)을 포함하고, 5V N 웰(354D)과 N+ 접점 영역(378G)을 통해 접촉된다. 또는, 에미터와 베이스 사이의 필드 산화물층(352)의 부분을 제거하는 것이 가능하고, 이 경우 N 주입(394)은 베이스 접점의 아래로 확장되고, 에미터 커패시턴스는 증가할 것이다.
도 18AD를 참조하면, 30V 채널 스톱(307)은 접촉되지 않은 P+ 영역(364H)을 포함하고, 이것은 12V P 웰(386C)과 5V P 웰(372E) 위에 놓인다. 이것은 표면 역전을 방지할 뿐 아니라, 임의의 소수의 캐리어가 횡 방향으로 흐르려고 하는 경우, 그것들을 수집하는 것이 가능하다.
30V 횡형 트렌치 이중-주입된 MOSFET(DMOS)(308)은 폴리실리콘 게이트(396A)로 채워지고 또한 게이트 산화물층(398A)으로 배접된 트렌치를 포함한다. 횡형 트렌치 DMOS(308)는 또한 5V N 웰(354F), N+ 접점 영역(378I)와 전용의 약 도핑된 N 드리프트 영역을 포함하는 드레인을 포함하고, N 드리프트 영역은 필드 산화물층(352) 아래에 더 얕은 드리프트 부분(391A)와 더 깊은 드리프트 부분(393A)를 포함하고, 전술한 연속 주입 기술을 사용하여 생성될 수 있다. 전용 붕소 주입 또는 연속 주입인 P 바디 영역은, P+ 바디 접점 영역(364I)을 통해 접촉된다. 소스는 트렌치에 근접한 N+ 영역(378J)에 의해 표시된다. 전류는 N+ 소스영역(378J)으로부터 P 바디 영역(395A) 내의 채널을 통해 하방으로 흐르고, 그 다음 방향을 바꾸어 5V N 웰(354F)과 N+ 접점 영역(378I)을 향해 횡 방향으로 흐른다. 게이트(396A)는 고전압 N 드리프트 영역에서 전류를 확산하고 그에 의해 상기 영역 내의 전류 밀도와 저항을 감소시키는 횡 방향 전류 확산자로서 동작한다.
이하에 설명한 바와 같이, 폴리실리콘 게이트(396A)는 2개의 단계로 형성되며, 제 1층이 트렌치 내에 피착되고 제 2층이 트렌치의 상면에 중첩된다. 이 층들은 횡형 MOSFET(301-304)에 게이트를 형성하기 위해 사용된 층으로부터 분리되어 있다.
요약하면, 도 18AA 내지 18AD는, 완전 최적화된 5V 및 12V CMOS 쌍(301, 302와 303, 304), 상보형 바이폴라 트랜지스터(305, 306), 및 30V 횡형 트렌치 DMOS(308)을 포함하는 디바이스의 그룹을 도시하고 있고, 이들 디바이스는 모두, 에피택셜층을 이용하지 않고 장시간의 확산을 수반하지 않는 단일 프로세스에서, 단일의 칩 내에 형성된다. 바이폴라 트랜지스터(305, 306)는 기판(350)으로부터 완전히 절연되었지만, CMOS 쌍(301, 302 및 303, 304)은 그것들 아래에 깊은 N 층을 추가하는 것에 의해 동일하게 절연될 수 있다는 것을 이해해야 한다.
도 18BA 내지 18BD는 동일한 프로세스에서 형성되는 것이 가능한 제 2의 디바이스 그룹을 도시하고, 이 그룹은 12V의 절연된 대칭형 CMOS 쌍(309, 310), 폴리-폴리 커패시터(311), NPN(312), 12V 채널 스톱(313) 및 12V 횡형 트렌치 DMOS(314)를 포함한다.
도 18BA과 18BB를 참조하면, 12V의 절연된 대칭형 CMOS 쌍(309, 310)은 12V N 웰(380C)과 결합한 깊은 N 층(390C)에 의해 기판(350)으로부터 절연되어 있다. N 웰(380C) 내에 5V N 웰(354H)이 존재하고, 이것은 N+와 금속(도시되지 않음)에 의해 접촉된다. PMOS(309)는 N 웰(380C)의 전위가 기판(350)의 전위보다 더 높은 한은 기판(350)으로부터 절연된다. NMOS(310)는 N 형 재료에 포위되어 있기 때문에 기판(350)으로부터 절연된다.
PMOS(309)와 NMOS(310)는, 그것들이 대칭형인 것을 제외하고는, 일반적으로 PMOS(303) 및 NMOS(304)와 유사하다. PMOS(309)의 소스 영역(364J)과 드레인 영역(364J)은 동일한 거리만큼 게이트(358E)로부터 횡 방향으로 오프셋 되고; NMOS(310)의 소스 영역(378K)과 드레인 영역(378L)은 동일한 거리만큼 게이트(358F)로부터 횡 방향으로 오프셋 된다. 마찬가지로, 연장된 드리프트 영역(363C, 363D)은 PMOS(309)의 게이트(358E)에 대해 대칭이며, 연장된 드리프트 영역(377C, 377D)은 NMOS(310)의 게이트(358F)에 대해 대칭이다. 대칭적인 드리프트 설계에 의해 소스 또는 드레인 어느 하나는 포위하는 웰에 대해 12V(최대 15V) 역바이어스를 달성하는 것이 가능하다.
N 웰(380B)은 얕은 영역(397)을 포함하고, 여기서 N 웰(380B)을 형성하기 위해 주입된 불순물이 필드 산화물(352)을 통과한다. 그러나, 얕은 영역(397)의 도핑 농도는 일반적으로 12V PMOS(309)와 인접 디바이스 사이의 기생 MOSFET와 표면 역전을 방지하기에 충분하지 않다. 따라서, 5V PMOS(301)에 N 웰(354A)을 형성하기 위해 사용된 주입이 얕은 영역(397)에 도입되어, N 영역(354G)을 형성하고 얕은 영역(397)의 전체 도핑 농도를 증가시킨다.
12V P 웰(386D)은 얕은 영역(399)을 포함하고, 여기서 P 웰(386D)을 형성하기 위해 주입된 불순물이 필드 산화물(352)을 통과한다. 5V NMOS(302)에 P 웰(372F)을 형성하기 위해 사용된 주입이 얕은 영역(399)에 도입되어, P 영역(372F)을 형성하고 얕은 영역(399)의 전체 도핑 농도를 증가시킨다. 이것은 12V NMOS(310)와 인접 디바이스 사이의 기생 MOSFET와 표면 역전을 방지한다.
폴리-폴리 커패시터(311)는 절연층(387)에 의해 분리된 2개의 폴리실리콘층(389, 358G)을 포함한다. 폴리실리콘층(358G)은 전술한 횡형 디바이스의 게이트(즉, 게이트(358A, 358B, 등))를 형성하는 폴리실리콘층과 동시에 형성된다. 폴리실리콘층(389)은 전술한 트렌치 디바이스의 트렌치를 오버플로우하는 폴리실리콘층과 동시에 형성된다.
도 18BC를 참조하면, NPN(312)은 (특정의 마스크를 이용하여 형성되는) P 베이스영역(395B), 기판(350)의 절연 영역(392B), 및 P+ 베이스 접점 영역(364L)을 포함하는 베이스를 가진다. NPN의 에미터(312)는 N 영역(378L)에 있다. 컬렉터는 깊은 N 층(390D)과 결합하는 N 절연 영역(354K)에 있다. 필드 산화물층(352)의 일부를 베이스와 에미터 그리고 필드 산화물층(352) 아래에 위치하는 N 웰 사이에 갖는 도 18AC의 NPN(305)과 달리, NPN(312)에서는 전체 영역이 활성 상태이고 N 웰은 필요하지 않다. 그 결과, NPN(312)의 베이스-에미터 커패시턴스는 NPN(305)의 베이스-에미터 커패시턴스보다 더 크다.
NPN(312)의 베이스 폭은 기판(350)의 표면으로부터 깊은 N 층(390D)의 상면까지의 전체 거리와 동일하지만, 이득 특성은 P 베이스 영역(395B)의 두께에 의해 주로 결정되며, 이것은 절연 영역(392B)이 정상 동작에서 즉시 공핍화 되기 때문이다. 베이스의 폭에 의해 얼마간의 전이시간(transit time)이 가산되고, 이것은 NPN(312)의 최대 주파수를 제한하지만, 최대주파수는 여전히 수 GHz의 범위 이내에 있을 것이다. 절연 영역(392B)의 깊이는 0.7-1.5㎛가 될 것이다.
도 18BD를 참조하면, 12V 채널 스톱(313)은 5V P 웰(372G)과 12V P 웰(386E)을 포함하고, 이것들은 P+ 영역(364M)을 통해 접촉된다. P+ 영역(364M)은 트렌치 게이트(396B)의 양측에 임의로 연장한다. 12V 채널 스톱(313)의 기능은 기판(350)의 표면이 위에 존재하는 고전압으로 바이어스된 임의의 금속선에 의해 역전되는 것을 방지하는 것이다.
12V 횡형 트렌치 DMOS(314)는 본질적으로 도 18AD의 30V 횡형 트렌치 DMOS(308)의 소형 버전이다. 12V DMOS(314)는 폴리실리콘 게이트(396C)로 채워지고 게이트 산화물층(398C)으로 배접된 트렌치를 포함한다. 횡형 트렌치 DMOS(314)는 또한 5V N 웰(354L), N+ 접점 영역(378N) 및 전용의 약 도핑된 N 드리프트 영역을 포함한 드레인을 포함하며, 이 N 드리프트 영역은 필드 산화물층(352) 아래의 더 얕은 부분(391B)과 더 깊은 드리프트 부분(393B)을 포함한다. 전용 주입인 P 바디 영역(395C)은 P+ 바디 접점 영역(364N)을 통해 접촉된다. 소스는 트렌치에 인접한 N+ 영역(378P)에 의해 표시된다. 전류는 N+ 소스 영역(378P)으로부터 아래로 P 바디 영역(395C) 내의 채널을 통해 흐르고, 다음에 방향을 바꾸어 5V N 웰(354L)과 N+ 접점 영역(378N)을 향해 횡 방향으로 흐른다. 게이트(396C)는 고전압 N 드리프트 영역 내에서 전류를 확산하고, 그에 의해 그 영역 내의 전류 밀도와 저항을 감소시키는 횡 방향 전류 확산자로 동작한다.
트렌치 게이트(396A, 396B)와 같이, 폴리실리콘 게이트(396C)는 바람직하게는 제 1 층이 트렌치 내에 피착되는 단계와 제 2 층이 트렌치의 상면에 겹쳐지는 단계를 가진 2 단계로 형성된다. 이 층들은 횡형 MOSFET(301-304) 내에 게이트를 형성하기 위해 사용된 층으로부터 분리된다.
도 18C를 참조하면, 디바이스 패밀리는 5V NMOS(315)와 5V PMOS(316)를 포함하는 완전 절연된 CMOS 쌍을 포함한다. NMOS(315)는 5V P 웰(372H)에 형성된 N+ 소스 영역(378R)과 N+ 드레인 영역(378S)를 포함하고, 5V P 웰(372H)은 또한 P+ 바디 접점 영역(364P)(N+ 영역(378R)에의 돌출한 접점으로 도시됨)을 포함한다. 게이트(358H)는 P 웰(372H) 내의 채널에 겹쳐진다. NMOS(315)는, N 형 측벽 절연 영역(354N) 및 N+ 접점 영역(378Q)과 결합하는 아래에 위치한 깊은 N 층(390E)에 의해 기판(350)으로부터 절연되어 있다. 이와 같은 디바이스에서, 랩어라운드 절연은 NMOS 소스 및 바디와 다른 전위로 바이어스될 수 있고, NMOS 소스 및 바디는 여전히 돌출한 접점에 의해 국소적으로 단락될 수 있다. 전술한 바와 같이, NMOS는 아래에 LDD가 존재하는 측벽 스페이서를 갖거나(도 18AA에의 NMOS(302)의 절연된 버전과 유사한), 또는 프로세스의 더 단순한 버전에서, 측벽 스페이서와 얕은 LDD 주입이 생략될 수 있다.
PMOS(316)는 5V N 웰(354N)에 형성된 P+ 소스 영역(364R)과 P+ 드레인 영역(364Q)을 포함하고, 5V N 웰(354N)은 또한 N+ 바디 접점 영역(378T)을 포함한다. 게이트(358I)은 N 웰(354P) 내의 채널의 위에 존재한다. PMOS(316)는 N 웰(354P) 내의 구조물의 인공물로서 기판(350)으로부터 절연되지만, N 웰의 아래에 깊은 N 층 DN(390E)을 확장시킴으로써 기판(350)으로부터 더욱 절연되고, 기판에의 기생 바이폴라 이득을 감소시키는 것이 가능하다. 기판(350)에 대한 전기적 접촉이 P+ 접점 영역(364S)과 5V P 웰(372I)를 통해 이루어진다. 전술한 바와 같이, PMOS는 아래에 LDD가 존재하는 측벽 스페이서를 갖거나(도 18AA에의 PMOS(301)의 절연된 버전과 유사한), 또는 프로세스의 더 단순한 버전에서, 측벽 스페이서와 얕은 LDD 주입이 생략될 수 있다. P+ 소스(3764R)과 N+ 바디 접점(378T) 사이의 돌출한 접점은, 완전히 절연된 PMOS가 여전히 국소적인 소스-바디 단락을 이용하는 것이 가능함을 도시한다.
도 18D에 도시된 디바이스(317)에서, 트렌치 게이트(396D) 사이의 메사는 N+ 소스영역(378V), P 바디(395D), 및 고전압 N 드리프트 영역(393C)을 포함하는 하나의 메사와, N+ 드레인 영역(378U)와 5V N 웰(354Q)(고전압 N 드리프트 영역(393C)에 중첩되는)을 포함하는 대체적인 메사가 교대로 배치된다. 트렌치 게이트 아래에 12V N 웰(380D)과 선택적인 깊은 N 층(390F)이 존재한다. P 바디(395D)는 게이트(396D)에 의해 제어되는 채널을 포함한다. 전기적 접점이 P+ 영역(364T)을 통해 기판(350)에 형성된다. 트렌치 게이트(396D)에 적절한 전위를 인가함으로써 디바이스가 온으로 되면, 게이트 산화물(398D)의 전기장이 PB 영역(395D)을 역전시키고, 그에 의해 전류는 N+ 소스 영역(378V)으로부터 P 바디(395D) 내의 역전된 채널을 통해서, 하나의 메사 내의 고전압 N 드리프트 영역(393C)으로 하방으로 흐르고, 그 다음 12V N 웰(380D)을 통해 트렌치 게이트(396D)의 저부의 주위를 흘러, 근접한 메사 내의 5V N 웰(354Q)과 N+ 드레인 영역(378U)을 통해 위로 흐른다. P 형 바디 영역(PB395D)에의 접촉은 바람직하게는 (도시되지 않은 3차원에서) 스트라이프 핑거의 길이를 따라 이루어지고 전형적으로는 금속(370)을 통해 소스 영역(378V)에 단락된다.
도 18E에 도시된 디바이스(318)는, 12V N 웰(380D)이 N+ 소스 영역(378V)과 P 바디(395D)를 포함하는 메사의 아래에서 연속되지 않고, 대신에 12V N 웰(380E)이 드레인 영역(378U)과 메사에 인접한 트렌치 게이트(396D)를 포함하는 메사의 아래에 위치하는 것을 제외하고, 디바이스(317)와 동일하다. 이것은 디바이스의 단락 채널 특성에 대해 N+ 소스(378V)와 P 바디(395D) 사이에 약간 더 높은 브레이크다운 전압을 제공하거나 또는 덜 효과적인 역바이어스를 제공한다.
도 18F에 도시된 디바이스(319)는 디바이스(317)의 또 다른 버전이다. 디바이스(319)에서, 교대 배치되는 메사 패턴 대신에, 하나를 제외한 모든 메사가 N+ 소스 영역(378V), P 바디(395D) 및 고전압 N 드리프트 영역(393C)을 포함한다. 하나의 메사만 5V N 웰(354Q)과 N+ 드레인 영역(378U)을 포함한다. 물론, 도 18F는 디바이스(319)의 일부만을 도시한다. 일반적으로, 소스-바디를 포함하는 메사의 수와 드레인을 포함하는 메사의 수 사이에는 어떤 비율이 있을 수 있다. 다수의 "소스-바디 메사가 있을 수 있고, 주기적으로 "드레인" 메사가 있을 수 있다. 12V N 웰(380D)이 강하게 도핑될수록, "드레인" 메사에 대한 "소스-바디" 메사의 비율은 높아질 수 있다.
디바이스(319)에서, 전류는 N+ 소스영역(378V)을 포함하는 메사의 아래로 흐르고, 12V N 웰(380D)을 통해 횡 방향으로, 그리고 N+ 드레인 영역(378U)을 포함하는 메사의 상방으로 흐른다. 이런 점에서, 디바이스(319)는 확산이나 에피택시 없이 완전히 형성되더라도 진정 "유사-수직" 디바이스이다.
도 18G는 필드 산화물 영역(352)의 위로 상승하는 게이트(358J)를 포함하는 횡형 N 채널 DMOS(320)를 도시한다. DMOS(320)는 P+ 바디 접촉 영역(364U)을 통해 접촉되는 P 바디(395E), N+ 소스 영역(378W) 및 N+ 드레인 영역(378X)을 포함한다. 전류는 N+ 소스 영역(378W)로부터 (폴리실리콘 게이트(358J)의 활성부분 아래의 게이트 산화물 아래에 위치한) P 바디(395E)의 채널과 고전압 드리프트 영역(391C)을 통해 (고전압 드리프트 영역(393D)과 N+ 드레인 영역(378X)을 포함하는) 5V N 웰(354R)으로 흐른다.
도 18H는 N+ 바디 접점 영역(378X)을 통해 접촉되는 (DMOS 바디로서 동작하는) N웰(354R), 게이트(358K), P+ 소스 영역(364W) 및 P+ 드레인 영역(364V)을 포함하는 P 채널 DMOS(400)를 도시한다. 전류는 P+ 소스 영역(364W)로부터 (폴리실리콘 게이트(358K) 아래의 게이트 산화물 아래에 위치한) N 웰(354S)의 채널을 통해 그리고 (P 기판(350)의 단지 절연된 부분인) 고전압 드리프트 영역(401)을 통해 P+ 드레인 영역(364V)으로 (선택적으로 5V P웰로) 흐른다.
요약하면, 전술한 디바이스의 패밀리 모두는, 도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H와 표 1(접미사 문자 없음)에서와 같이 식별된 일련의 11회의 기본 주입을 사용하여 단일의 기판(350)에 제작될 수 있다.
주입 설명
354 5V N 웰
372 5V P 웰
380 12V N 웰
386 12V P 웰
364 P+(얕은)
362 P-LDD
378 N+(얕은)
376 N-LDD
390 깊은 N 층
391 고전압 N 드리프트(얕은)
393 고전압 N 드리프트(깊은)
394 N 베이스
404 P 바디
446, 450 임계값 조정
기판은 실질적으로 열 사이클에 노출되지 않기 때문에, 주입물이 기판에 도입된 후에 주입물의 확산이나 재분포는 실질적으로 없다. 따라서, 표 1에 나열된 주입을 임의의 순서로 실시하는 것이 가능하다. 또한, 5V 및 12V 디바이스는 단순히 예라는 것을 이해할 것이다. 5V 미만 및/또는 12V 초과의 정격전압을 가진 디바이스도 본 발명의 원리를 사용하여 제작될 수 있다.
도 19A-19H는 도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H에 도시된 디바이스들의 일부의 등가회로도이다. 도 19A-19H에서, "S"는 소스를 나타내고, "D"는 드레인을, "G"는 게이트, "B"는 바디나 베이스, "C"는 컬렉터, "E"는 에미터, "DN"은 깊은 N층, FI는 플로어 절연 연결(적용 가능한 경우)을 나타낸다.
도 19A는 PMOS(301)와 NMOS(302)를 포함하는 5V CMOS를 나타낸다. 5V 디바이스이므로 PMOS(301)와 NMOS(302)는 상대적으로 얇은 게이트 산화물층을 가진다. PMOS(301)는 D1으로 표시된 다이오드에 의해 기판에서 절연되고; NMOS(302)는 일반적으로 기판으로부터 절연되지 않지만 NMOS(302)는 그 아래에 형성된 깊은 N층을 가진 것으로 도시되어 있고, 다이오드(D2, D3)는 기판으로부터 NMOS(302)를 절연한다. 깊은 N층은 플로어 절연 단자 FI를 통해 개별적으로 바이어스되는 것이 가능하다. 단자 FI은 바디 단자(B)에 역 바이어스되거나 제로 바이어스되는 것이 가능하다.
도 19B는 PMOS(303)와 NMOS(304)를 포함하는 12V CMOS를 도시하고 있다. PMOS(303)와 NMOS(304)는 PMOS(301)와 NMOS(302)보다 두꺼운 게이트 산화물층을 가진다. NMOS(304) 아래의 깊은 N층은 기판으로부터 NMOS(304)를 절연시키는 다이오드(D4, D5)를 형성한다.
도 19C는 다이오드 D7에 의해 기판으로부터 컬렉터가 절연된 5V NPN(305)을 도시한다. 도 19D는 역바이어스된 다이오드 D8에 의해 베이스가 기판으로부터 절연된 5V 의사-수직의 PNP(306)를 도시한다.
도 19E는 30V 횡형 트렌치 DMOS(308)을 도시하고, 이것은 두꺼운 게이트 산화물층 또는 얇은 게이트 산화물층 어느 하나를 가질 수 있다. 드레인과 기판 사이에 역 바이어스된 다이오드 D6가 형성된다. 소스/바디 단자 S/B는 또한 기판으로부터 절연된다.
도 19F는 폴리-폴리 커패시터(311)를 도시하고, 도 19G는 폴리실리콘 저항기(도 18A-18H에 도시되지 않음)를 도시한다. 이들 디바이스 모두는 산화물층에 의해 기판으로부터 절연된다.
도 19H는, 소스와 바디 단자가 서로 단락되어 기판에 고정되고 드레인 단자가 다이오드 D9에 의해 기판으로부터 절연된 종래의 30V 횡형 DMOS(320)를 도시한다. 개략적으로, 도 18G에 도시된 N 채널 횡형 (표면) DMOS(320)와 도 18AD에 도시된 N 채널 트렌치 횡형 DMOS(308)는 동일한 개략도를 갖는 것으로 보이지만, 그것들의 구조는 완전히 다르다. 그것들의 차이점을 강조하기 위해 개략도에 두 개 모두를 포함하고 있다(하나는 표면 전도 디바이스이고, 다른 하나는 채널 내에서 트렌치 측벽의 수직 하방으로 전도한다).
도 20A 및 20B는 도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H에 도시된 디바이스를 제작하기 위해 사용될 수 있는 본 발명에 따른 예시적인 프로세스의 개관을 제공한다. 상기 프로세스는 프로세스의 단계들을 간단히 요약하는 일련의 "카드"로서 묘사되어 있다. 코너가 잘린 카드는 선택적인 프로세스 단계를 나타낸다. 프로세스는 도 21-67의 설명에서 더욱 자세히 기술된다.
프로세스는 기판과, LOCOS(local oxidation of silicon) 시퀀스의 실시에 의해 기판의 표면에 필드 산화물 영역을 형성하는 것으로 시작한다. 전체 프로세스의 열소모 비용(thermal budget)의 주요 부분은 LOCOS 시퀀스 동안에 발생한다. 다음으로, 다음 3 가지 옵션이 있다: 트렌치 DMOS의 형성, 폴리-폴리 커패시터의 형성, 또는 5V 및 12V CMOS 디바이스의 제조에 대비한 N 형 및 P 형 웰의 형성. 실제로, 트렌치 DMOS와 폴리-폴리 커패시터는 서로 배타적이지 않다. 프로세스의 이 부분과 다음 부분에서 피착되는 폴리실리콘층을 이용하여 트렌치 DMOS와 폴리-폴리 커패시터 양자를 형성하는 것이 가능하다.
웰이 형성된 후, 횡형 CMOS 디바이스에 대한 게이트가 형성된다. 그 다음, 프로세스는 소스와 드레인 영역의 형성으로 진행하고, BPSG(보로포스포스실리케이트 또는 다른 유전체)층의 피착과 BPSG층 내의 접촉 개구의 형성, 이중-층 금속(DLM)의 형성, 그리고 마지막으로 제 3 금속층 및 패드 마스크의 형성으로 진행한다.
도 21-67은 도 18AA 내지 18AD, 18BA 내지 18BD, 및 18C 내지 18H에 도시된 디바이스들 중 몇 개, 특히 5V PMOS(301), 5V NMOS(302), 5V NPN(305), 5V PNP(306), 30V 횡형 트렌치 DMOS(308), 12V PMOS(309), 및 12V NMOS(310)를 제작하는 프로세스를 도시한다. 5V NPN(305)과 5V PNP(306)는 종래 형태와 고속의 동작(고 fT)을 제공하는 형태 양자로 도시되어 있다. 프로세스는 단일 기판(350)을 사용한다.
"A"로 표시된 도면은 5V PMOS(301)와 5V NMOS(302)를 도시하고, "B"로 표시된 도면은 종래 형태의 5V NPN(305)와 5V PNP(306)를 도시하고, "C"로 표시된 도면은 "고 fT" 형태의 5V NPN(305)와 5V PNP(306)를 도시하고, "D"로 표시된 도면은 30V 횡형 트렌치 DMOS(308)를 도시하고, "E"로 표시된 도면은 12V PMOS(309) 및 12V NMOS(310)를 도시한다. 참조의 편의를 위해, 이 체계가 표 2에 요약되어 있다.
도 대상
"A" 5V CMOS(5V PMOS(301)와 5V NMOS(302))
"B" 5V NPN(305)와 5V PNP(306)(고 FT레이아웃)
"C" 5V NPN과 5V PNP(종래 레이아웃)
"D" 30V 횡형 트렌치 DMOS(308)
"E" 대칭형 12V CMOS(12V PMOS(309) 및 12V NMOS(310))
프로세스의 특정 스테이지가 관련 디바이스 또는 디바이스들에 유의미한 영향을 미치지 않는 도면은 제공되지 않는다. 예를 들면, 주입된 불순물이 기판에 도달하는 것이 위에 있는 질화물층 또는 산화물층에 의해 방지되는 경우, 또는 층이 피착되고 나중에 아래에 있는 디바이스에 유의미한 영향을 주지 않고 제거되는 경우, 도면이 생략된다. 특정 디바이스에 대한 각 문자의 식별성을 유지하기 위해, 이것은 필연적으로 도면이 연속적인 것은 아님을 의미한다. 예를 들면, 특정 참조번호를 가지는 도면이 "B"를 갖고 "A"를 갖지 않을 수 있다.
도 21은 모든 디바이스의 개시 재료, 즉 기판(350)을 도시한다. 질화물과 실리콘 기판 사이의 스트레스의 완화를 위해 기판(350)상에 패드 산화물층(402)이 형성된다. 예를 들면, 30분에서 3시간 동안 약 850에서 1100℃로 기판(350)을 가열함으로써 패드 산화물층(402)이 형성될 수 있다.
도 22A-22E에 도시된 것 같이, 질화물층(404)은 일반적으로 700A-4000A의 두께로 기판(350)의 표면에 피착되지만, 두께의 공칭 값은 1500A이다. 포토레지스트 마스크층(406)이 질화물층(404) 위에 피착된다. 종래의 포토리소그래피 프로세스를 사용하여, 포토레지스트층(406)이 포토리소그래피에 의해 패터닝되고, 질화물층(404)이 포토레지스트층(406)의 개구를 통해 에칭되어 도 22A-22E에 도시된 구조를 형성한다. 일반적으로 질화물은 임의의 영역에 잔존하여 필드 산화를 받지 않는다. 즉, 질화물로 피복된 영역은 디바이스가 제작되는 활성영역에 대응한다.
도 23A-23E에 도시된 것처럼, 포토레지스트층(406)은 제거되고, 일반적인 LOCOS 활성 마스크 시퀀스에 연속하여 기판(350)이 1-4 시간 동안 명목상으로는 2시간 동안 850-1100℃에서 명목상으로는 900℃에서 산화 분위기에서 가열된다. 그 결과, 필드 산화물층(352)이 질화물층(404)의 부분들 사이의 공간 내에 형성되고, 질화물에 의해 덮이지 않는다. 필드 산화물층(352)은 일반적으로 0.2-2㎛의 범위에 있을 수 있지만 명목상으로는 0.5㎛이다. 그 다음 질화물(352)은 도 24A-24E에 도시된 것처럼 제거된다. 이것은 기판(350)에 형성되는 디바이스들 사이 및 그것들 내의 소정의 영역에 필드 산화물층(352)을 남긴다. 필드 산화물층(352)의 부분들 사이의 영역 내에 패드 산화물층(408)이 성장된다.
도 25D에 도시된 것과 같이, 30V 횡형 트렌치 DMOS(308)를 포함하는 영역에, 질화물층(410), TEOS 산화물층(412), 및 포토레지스트 마스크층(414)이 패드 산화물층(408)의 위에 연속해서 피착된다. 질화물층(410)은 두께가 0.1-0.6㎛의 범위에 있을 수 있지만 일반적으로는 0.2㎛이다. TEOS 산화물층(412)이 종래 알려진 프로세스에 의해 피착되고, 예를 들어 200A-2㎛의 두께를 가질 수 있지만, 통상 700A의 두께를 가진다. 포토레지스트 마스크층(414)은 상대적으로 좁은 개구(415)를 형성함으로써 포토리소그래피에 의해 패터닝되며, 상기 개구는 그 다음 TEOS 산화물층(412)과 질화물층(410)을 통해 기판(35)으로 에칭하여, 기판(350)에 트렌치(416)을 형성하는데 사용된다. 바람직하게는, 반응성 이온 에칭(RIE: reactive ion etch)과 같은 지향성 프로세스가 기판(350)에 에칭하기 위해 사용된다. 트렌치(416)는 일반적으로 예를 들면 0.5㎛의 폭(그러나 0.25㎛ - 1㎛의 범위가 될 수 있다), 0.8-2㎛ (통상 1.5㎛)의 깊이가 될 수 있다. (4개의 트렌치(416)가 도25D에 도시되어 있지만, 도 18AD에는 30V 횡형 트렌치 DMOS(308)를 위한 단일의 트렌치만 도시되어 있음을 유의해야 한다. 당업자는 횡형 트렌치 DMOS(308)가 그 기본 구조를 유지하면서 임의의 수의 트렌치를 가질 수 있다는 것을 이해할 것이다.)
도 26D에 도시된 것처럼, 포토레지스트층(414)은 벗겨지고, RIE 프로세스로부터 야기된 임의의 결정 손상을 복구하기 위해 희생산화물층(418)이 트렌치(416)의 벽면 위에 성장된다. 그 다음, 도 27D에 도시된 것처럼, 희생산화물층(418)은 제거되고, 게이트 산화물층(398A)이 트렌치(416)의 벽면 위에 형성된다. 게이트 산화물층(398A)은 두께가 100A-1200A이 될 수 있지만, 일반적으로는 약 200A이고, 30분에서 3시간 일반적으로는 1시간 동안, 850-1000℃에서 일반적으로는 900℃로 기판(350)을 가열함으로써 형성하는 것이 가능하다.
도 28D에 도시된 것과 같이, 제 1 폴리실리콘층(396A)이 피착되어, 트렌치(416)를 채우고 TEOS 산화물층(414)의 표면 위로 흐른다. 폴리실리콘층(396A)은 현장에서 고농도로 인을 도핑하여 피착함으로써 도전성을 갖게 된다. 이것은 면적당 약 20옴의 시트 저항을 갖는 제 1 폴리실리콘 층(396A)을 생성할 것이다. 그 다음, 도 29D에 도시된 것과 같이, 폴리실리콘층(396A)은, 폴리실리콘층(396A)의 표면이 질화물층(410)의 표면과 대략 같은 레벨이 될 때까지 에치백 되고, 도 30D에 도시된 것과 같이, TEOS 산화물층(412)이 제거된다. 폴리실리콘층(396A)은 그 다음 도 31D에 도시된 것과 같이 질화물 표면의 아래로 약간만 다시 에치백 된다.
도 32D에 도시된 것과 같이, 제 2 폴리실리콘층(389)이 질화물층(410)과 제 1 폴리실리콘층(396A)의 표면에 피착된다. 폴리실리콘층(389)을 폴리실리콘층(396A)과 동일한 방식으로 도핑하거나, 또는 인을 1~3E15cm-2의 도스 양으로 60keV에서 예컨대 2000A의 두께로 주입하는 것이 가능하다. 도 33D에 도시된 것과 같이, 예를 들면 100A-500A(일반적으로는 350A)의 두께로 종래 프로세스를 사용하여 폴리실리콘층(389) 위에 산화물-질화물-산화물(ONO)의 층간 유전체(387)가 피착된다. 이 ONO 층은 IC 내에 폴리-폴리 커패시터를 형성하기 위해 사용된다.
층간 유전체(387) 위에 포토레지스트 마스크(도시되지 않음)가 형성되고, 층간 유전체(387)와 폴리실리콘층(389)은 포토레지스트 마스크가 남은 영역을 제외하고 제거된다. 포토레지스트가 남은 영역들 중의 하나는 폴리-폴리 커패시터(311)가 형성되는 기판(350)의 일부이다. 도 18BB에 도시된 것과 같이, 폴리실리콘층(389)은 저부 플래이트를 형성하고, 층간 유전체(387)는 폴리-폴리 커패시터(311)의 유전체층을 형성한다. 폴리-폴리 커패시터(311)가 형성된 후, 포토레지스트 마스크(도시되지 않음)는 제거된다.
도 34D는 층간 유전체(387)와 폴리실리콘층(389)이 제거된 후의 30V 횡형 트렌치 DMOS(308)의 영역 내의 구조를 도시한다. 폴리실리콘층(396A)의 표면은 기판(350)의 표면과 거의 동일한 레벨이고, 폴리실리콘층(396A)은 횡형 트렌치 DMOS(308)의 폴리실리콘 게이트가 되었으며, 게이트 산화물층(398A)에 의해 기판(350)으로부터 분리되어 있다는 것을 유의하라.
이것은 횡형 트렌치 DMOS(308)의 트렌치 및 게이트의 제조를 완성시킨다. 전술한 바와 같이, "D"로 표시된 도면만이 이 프로세스를 기술하는데 사용된다. 기판(350)의 다른 영역에서, 전술한 다양한 층이 피착되고 기판(350)의 아래에 있는 부분에 영향을 주지 않고 제거된다.
도 35A-35E에 도시된 것과 같이, 포토레지스트 마스크층(430)이 피착되고 포토리소그래피에 의해 패터닝되어, 도시된 횡형 트렌치 DMOS가 형성되는 곳을 제외한 모든 영역 내에 개구를 형성한다(도 35D). 구조의 일부에서 깊은 N(DN)층을 사용하는 다른 트렌치 DMOS의 변형예 역시 실제로 마스크되고 패터닝되어 주입을 수용한다. N형 불순물이 마스크층(430)의 개구부를 통해 주입되어 깊은 N(DN)층을 형성한다. 5V PNP와 5V NPN(양자 모두 고 fT 및 종래 레이아웃)의 영역 내에, 깊은 N 층(390A, 390B)이 형성된다(도 35B, 35C). 대칭형 12V CMOS 영역 내에, 깊은 N 층(390C)이 형성된다(도 35E). 5V NMOS(302) 영역 내에, 깊은 N 층(390G)이 형성된다. (이것은 도 18AA에 도시된 실시예의 변형이고, 여기서 5V NMOS(302)는 아래에 있는 깊은 N층을 갖지 않고 따라서 기판(350)으로부터 절연되어 있지 않음을 유의하라). 깊은 N층(390)은 예를 들면 1E13 - 5E14cm-2, 일반적으로는 5E13cm-2의 도스 양, 1.5MeV - 3MeV, 일반적으로는 2.0MeV의 에너지로 인을 주입함으로써 형성될 수 있다. 이것은 약 1E18cm-3의 도핑 농도를 갖고, 기판(350)의 표면에서 아래로 2-3㎛의 범위와 0.3㎛의 산재량을 갖는 깊은 N층을 생성한다. 2MeV에서, P 웰의 추가 없이 DN층 위의 절연된 P기판의 두께는 약 1㎛이다.
깊은 N 주입이 완료된후, 마스크층(430)은 제거된다.
도 36D 및 37D에 도시된 것처럼, 포토레지스트 마스크층(432)이 피착되고 포토리소그래피에 의해 패터닝되어 30V 횡형 트렌치 DMOS(308)의 영역 내에 개구를 형성한다. N형 불순물이 마스크층(432)의 개구를 통해 2 스테이지로 주입된다. 제 1 주입 후의 구조는 도 36D에 도시되어 있고 제 2 주입 후의 구조는 도 37D에 도시되어 있으며, 상기 주입들은 함께 연속 주입 드리프트 영역을 구성한다. 제 1 주입은 3E12cm-2의 도스 양과 190 keV의 에너지에서 인이고, 제 2 주입은 1.7E12cm-2의 도스 양과 225 keV의 에너지에서 인이 될 수 있다. 이것에 의해, 불순물이 필드 산화물층(352)을 통과하는, 약 1E16cm-3의 도핑 농도를 가지는 N 드리프트 영역의 더 얕은 드리프트 부분(391A)과; 불순물이 필드 산화물(352)을 통과하지 않는, 약 4E16cm-3의 도핑 농도를 가지는 N 드리프트 영역의 보다 깊은 드리프트 부분(393A)을 형성된다. 본 실시예에서, 더 얕은 드리프트 부분(391A)은 필드 산화물층(352)의 하면에 접하고, 더 깊은 드리프트 부분(393A)은 트렌치(416)의 저부까지 연장한다. 물론, 수행되는 주입의 수에 대응한 주입의 도스 양을 감소시킴으로써 총 전하량(주입된 총 불순물(Q))이 상대적으로 불변인 상태로 남는 한, 임의의 수의 연속된 주입을 사용하여 드리프트 영역을 최적화하는 것이 가능하다.
마스크층(432)이 벗겨지고 포토레지스트 마스크층(434)이 피착되고 포토리소그래피에 의해 패터닝되어 12V 대칭형 CMOS의 영역 내에 개구가 형성된다. 도 38E 및 39E에 각각 도시된 것처럼, N형 불순물이 2 스테이지로 마스크층(434)의 개구를 통해 주입되어, 12V PMOS(309)를 위한 N웰(380B)을 형성한다. 제 1 스테이지는 1E12cm-2의 도스 양과 250keV의 에너지에서 인의 주입이다. 제 2 스테이지는 3E13cm-2의 도스 양과 1MeV의 에너지에서 인의 주입이다. 이것은 약 5E16cm-3의 범위의 도핑농도를 가지는 N웰(380B)을 생성한다. 추가 주입, 예를 들면, 추가의 7E12cm-2가 600keV와 같은 중간의 에너지에서 포함될 수 있다.
마스크층(434)이 제거되고 포토레지스트 마스크층(436)에 의해 대체되며, 이것은 포토리소그래피에 의해 패터닝되어 5V PMOS(301), 5V NPN(305), 5V PNP(306), 30V 횡형 트렌치 DMOS(308), 및 12V PMOS(309)의 영역에 개구가 형성된다. N 형 불순물이 3 개의 스테이지에서 이들 개구를 통해 주입되어, 도 40A-40E, 41A-41E, 42A-42E에 각각 도시된 구조를 생성한다. 이것은 5V PMOS(301)에 N웰(354A)(바디)을 형성하고; 5V NPN(305)에 컬렉터의 일부를 형성하는 N웰(354C)을 형성하고; 5V PNP(306)("고 fT" 버젼 전용)에 베이스의 일부를 형성하는 N웰(354D)을 형성하고; 5V PNP(306)를 위해 랩어라운드 "플로어 절연" 영역의 일부를 형성하는 N웰(354E)을 형성하고; 30V 횡형 트렌치 DMOS(308)에 드레인의 일부를 형성하는 N웰(354F)을 형성하고; 및 12V PMOS(309)에 절연 영역(354G)을 형성한다. 제 1 스테이지에서는 5E12cm-2의 도스 양과 500keV의 에너지에서 인이 주입된다. 제 2 스테이지에서는 6E11cm-2의 도스 양과 250keV의 에너지에서 인이 주입된다. 제 3 스테이지에서는 3E11cm-2의 도스 양과 60keV의 에너지에서 인이 임계 조정 주입된다. 이것은 약 6E16-1E17cm-3의 범위의 도핑 농도를 가지는 N형 영역을 생성한다.
마스크층(436)이 제거되고 포토레지스트 마스크층(438)에 의해 대체되며, 이것은 포토리소그래피에 의해 패터닝되어 5V PNP(306) 및 12V NMOS(310) 내에 개구를 형성한다. P형 불순물이 2개 스테이지에서 개구를 통해 주입되어, 도 43B, 43C, 43E, 44B, 44C, 및 44E에 도시된 구조를 생성한다. 이것은 5V PNP(306)에 컬렉터의 일부를 형성하는 P웰(386B), 12V NMOS(310)를 위한 P웰(바디)을 형성하는 P웰(386D)을 형성한다. 제 1 스테이지에서는 4E13cm-2의 도스 양과 500keV의 에너지에서 붕소가 주입된다. 제 2 스테이지에서는 2E13cm-2의 도스 양과 100keV의 에너지에서 붕소가 주입된다. 이것에 의해 약 중간부터 높은 E16cm-3의 범위의 도핑 농도를 가지는 P형 영역이 생성된다.
마스크층(438)이 제거되고 포토레지스트 마스크층(440)에 의해 대체되며, 이것은 포토리소그래피에 의해 패터닝되어, 5V NMOS(302), 5V NPN(305), 5V PNP(306), 및 12V NMOS(310)에 개구를 형성한다. P형 불순물이 2개 스테이지에서 이들 개구를 통해 주입되어, 도 45A, 45B, 45C, 45E, 46A, 46B, 46C, 및 46E에 도시된 구조를 생성한다. 이것은 5V NMOS(302)용 P웰(바디)을 형성하는 P웰(372A)을 형성하고, 5V NPN(305)의 베이스인 이중 P웰(372C), 및 12V NMOS(310)를 절연하는 것을 돕는 영역(372F)을 형성한다. 제 1 스테이지에서는 1E13cm-2 - 2E13cm-2의 도스 양과 250keV의 에너지에서 붕소가 주입된다. 제 2 스테이지에서는 2E13cm-2의 도스 양과 40keV의 에너지에서 붕소가 주입된다. 이것에 의해 낮은 E17cm-3의 범위의 도핑 농도를 갖는 P형 영역을 생성한다.
마스크층(440)이 제거되고 포토레지스트층(442)이 피착된다. 마스크층(442)은 30V 횡형 트렌치 DMOS(308)의 트렌치(416)와 인접 영역만을 덮는다. 마스크층(440)이 도 47D에 도시되어 있다. 기판의 평면 활성영역인 나머지 영역이 그 다음 에칭된다. (에치의 효과는 도면에 표시되어 있지 않음을 유의하라.) 마스크층(442)이 그 다음 제거된다.
도 48A와 48E에 도시된 것처럼, 기판(350)이 가열되어 MOS 디바이스, 즉 5V PMOS(301), 5V NMOS(302), 12V PMOS(309), 및 12V NMOS(310) 내에 제 1 게이트 산화물층(444)을 형성한다. 예컨대 30분에서 4시간, 바람직하게는 2시간 동안, 800-1100℃, 바람직하게는 900℃로 기판(350)을 가열하여, 180Å 두께의 제 1 게이트 산화물층(444)을 형성하는 것이 가능하다.
도 49A, 49E, 50A, 및 50E에 도시된 것처럼, P형 불순물의 주입이 2개 스테이지로 수행되어 MOS 디바이스, 즉 5V PMOS(301), 5V NMOS(302), 12V PMOS(309), 및 12V NMOS(310)의 임계전압을 조정한다. 도 49A 및 49E에 도시된 것처럼, 제 1 스테이지는 4개의 MOS 디바이스에 임계 조정 영역(446)을 형성하는 블랭킷(마스크되지 않은) 주입이다. 제 1 스테이지에서는 2E11cm-2의 도스 양과 60keV의 에너지에서 붕소가 주입된다. 이 주입은 매우 적어서 기판(350)의 다른 디바이스의 동작에 영향을 주지 않는다. 도 50A 및 50E에 도시된 제 2 스테이지는 5V PMOS(301)와 5V NMOS(302)를 제외한 모든 영역을 덮는, 정위치의 포토레지스트 마스크층(448)을 이용하여 수행되고, 그것들의 디바이스 내에 임계조정 영역(450)을 형성한다. 제 2 스테이지에 의해 8E11-2E12cm-2의 도스 양과 60keV의 에너지에서 붕소를 주입하는 것이 가능하다.
임계조정 주입의 제 2 스테이지 이후, 마스크층(448)이 여전히 정위치에 있는 상태에서, 제 1 게이트 산화물층(444)이 5V PMOS(301)와 5V NMOS(302)로부터 에칭된다. 마스크층(448)이 여전히 정위치에 있는 상태에서, 12V PMOS(309)와 12V NMOS(310)의 제 1 게이트 산화물층(444)은 영향을 받지 않는다. 그 다음 마스크층(448)이 제거된다.
도 51A와 51E에 도시된 것처럼, 기판(350)의 모든 영역에서 제 2 게이트 산화물층(452)이 성장된다. 제 2 게이트 산화물층(452)을 형성하기 위해, 기판(350)을 800-1100℃, 바람직하게는 900℃로, 20분-2시간, 일반적으로는 50분 동안 가열하여, 5V PMOS(301)와 5V NMOS(302) 내에 150Å 두께의 제 2 게이트 산화물층(452)이 생성하며, 여기서 제 1 게이트 산화물층(444)은 제거되었다. 12V PMOS(309)와 12V NMOS(310)에서, 제 1 게이트 산화물층(444)이 여전히 존재하기 때문에, 제 1 게이트 산화물층(444) 및 제 2 게이트 산화물층(452)의 두께는 가산되지 않는다. 그 결과, 12V MOS 디바이스에서 제 1 및 제 2 게이트 산화물층(444, 452)의 두께의 합은 약 300Å이 된다. 요약하면, 5V MOS 디바이스의 게이트 산화물층의 두께는 약 150Å이고, 12V MOS 디바이스의 게이트 산화물층의 두께는 약 300Å이다. 제 2 게이트 산화물층(452)의 성장은 비 MOS 디바이스의 구조 또는 동작에는 유의미한 영향을 주지 못한다.
도 52A, 52D, 및 52E에 도시된 것처럼, 제 3 폴리실리콘층(454)이 기판(350)의 전체 영역에 걸쳐 피착된다. 예를 들어, 두께가 2000Å인 제 3 폴리실리콘층(454)은 바람직하게는 실리사이드화(silicided) 층이고, 이것은 때로는 "폴리사이드(polycide)"라고 지칭된다. 다음으로, 도 53A, 53D, 53E에 도시된 것과 같이, 포토레지스트 마스크층(456)이 피착되고 포토리소그래피에 의해 패터닝되어 5V PMOS(301), 5V NMOS(302), 30V 횡형 트렌치 DMOS(308), 12V PMOS(309), 및 12V NMOS(310) 내에 마스크층(456)의 상대적으로 작은 부분들을 남긴다. 폴리실리콘층(454)은 그 다음 에칭된다. 이것에 의해, 5V PMOS(301)의 게이트(358A), 5V NMOS(302)의 게이트(358B), 30V 횡형 트렌치 DMOS(308)의 폴리실리콘층(454)의 부분들, 12V PMOS(309)의 게이트(358E), 및 12V NMOS(310)의 게이트(358F)가 남겨진다. 마스크층(456)은 제거된다.
도 54A-54E에 도시된 것처럼, 포토레지스트 마스크층(458)이 피착되고, 여러 디바이스의 개구를 이용해 포토리소그래피에 의해 패터닝되며, 개구는 "N-base" 인의 주입을 받는 영역을 한정하고, 그 주된 기능은 5V PNP(306)의 베이스를 포함하는 PNP 트랜지스터의 N형 베이스로 작용하는 것이다. 불순물은 예를 들면 접촉을 개선하고, 저항을 낮추고, 기생성을 감소시키는 등의 중요하지 않은 방식으로 다른 디바이스에서 사용될 수 있다. 도 54A-54E에 도시된 예로써, N 베이스 주입은 또한 PNP(306)의 절연 접점 창에서 사용되지만, 접점 창에서의 그의 기능은 PNP 베이스로서의 역할에 비해 중요하지 않다. 동일한 방식으로, 5V PMOS(301)와 5V NMOS(302)사이의 N웰과 절연 영역을 위한 접점 창 내; 및 5V NPN(305)의 컬렉터 접점 창 내, 30V 횡형 트렌치 DMOS(308)의 드레인 접점 창 내, 12V PMOS(309)의 N웰 접점 창 내에 도입된다. 모듈성과 디바이스 독립성의 원리를 유지하면서, N 베이스 주입은 프로세스에서 여러 형태의 PNP 디바이스 이외의 다른 디바이스의 성능을 결정하기 위해 중요하게 사용되지 않는다. 마스크층(458)은 제거된다.
도 55D-55E에 도시된 것처럼, 포토레지스트 마스크층(460)은 피착되고, 오직 30V 횡형 트렌치 DMOS(308)의 개구만을 이용해서 포토리소그래피에 의해 패터닝된다. P형 불순물, 일반적으로 붕소가 마스크층(460)의 개구를 통해 연속 주입(및 특히 2 스테이지로 도시된 경우에서)으로 주입되어, 30V 횡형 트렌치 DMOS(308)에 P바디 영역(395A)을 형성한다. 이 주입의 제 1 스테이지는 3E12cm-2의 도스 양과 190keV의 에너지에서의 붕소가 될 수 있다. 이 주입의 제 2 스테이지는 1.7E12cm-2의 도스 양과 225keV의 에너지에서의 붕소가 될 수 있다. 이것은 약 2.5E17cm-3의 도핑농도를 갖는 P 바디 영역(395A)을 생성한다. 마스크층(460)은 제거된다. 모듈성과 디바이스 독립성의 원리를 유지하면서, P 바디 주입은 여러 횡형 트렌치 DMOS 디바이스 이외의 다른 디바이스의 성능을 결정하는 데에 사용되지 않는다.
도 57E에 도시된 것처럼, 포토레지스트 마스크층(462)은 피착되고, 12V PMOS(309)와 12V NMOS(310)의 개구를 이용해서 포토리소그래피 패터닝된다. P형 불순물, 일반적으로 붕소(본문에서는 12V P-LDD 주입으로 참조)가 개구를 통해 주입되어 12V PMOS(309)의 게이트(358E)의 양측에 약 도핑된 드레인(LDD) 영역(363C, 363D)을 형성한다. 이 주입은 2E12cm-2의 도스 양과 60keV의 에너지에서 붕소로 수행되어, 약 1017cm-3의 도핑농도를 갖는 LDD 영역(363C, 363D)을 생성한다. 모듈성과 디바이스 독립성의 원리를 유지하면서, 12V P-LDD 주입은 여러 12V PMOS 디바이스 이외의 다른 디바이스의 성능을 결정하는 데 사용되지 않는다. 마스크층(462)은 제거된다.
도 58E에 도시된 것처럼, 포토레지스트 마스크층(464)은 피착되고 12V NMOS(310)의 개구를 이용해 포토리소그래피 패터닝된다. N형 불순물, 일반적으로 인(본문에서는 12V N-LDD 주입으로 참조)이 개구를 통해 주입되어 12V NMOS(310)의 게이트(358F)의 양측에 약 도핑된 드레인(LDD) 영역(377C, 377D)을 형성한다. 주입은 또한 중요하지 않은 영역, 예를 들면 12V NMOS(310)의 바디 접점에 도입될 수 있다. 이 주입은 2E12cm-2의 도스 양과 80keV의 에너지에서 인으로 수행되어, 약 8E16cm-3의 도핑농도를 갖는 LDD 영역(377C, 377D)를 생성한다. 모듈성과 디바이스 독립성의 원리를 유지하면서, 12V N-LDD 주입은 다양한 12V NMOS 디바이스 이외의 다른 디바이스의 성능을 결정하는 데에 사용되지 않는다. 마스크층(464)은 제거된다.
도 59A-59D에 도시된 것처럼, 포토레지스트 마스크층(466)이 피착되고 다양한 디바이스의 개구를 통해 포토리소그래피 패터닝되며, 개구는 "5V P-LDD" 붕소 주입을 수용하는 영역을 구획하고, 개구의 주된 기능은 5V PMOS(301)의 LDD를 포함하는 다양한 5V PMOS 트랜지스터에서 드리프트 또는 LDD로 기능하는 것이다. 불순물은 다른 디바이스에서, 예를 들면 접점을 개선하고, 저항을 낮추고, 기생성을 감소시키는 등의 중요하지 않은 방법으로 사용될 수 있다. 예를 들면 도 59A-59D에 도시된 것과 같이, 5V P-LDD 주입은 또한 5V NMOS(302)의 P웰 접점 창에서, 5V NPN(305)의 베이스 접점 창에서, 5V PNP(306)의 에미터 및 컬렉터 접점 창에서, 및 30V 횡형 트렌치 DMOS(308)의 P 바디 접점 창에서 사용된다. 이 주입은 5E12cm-2의 도스 양과 60keV의 에너지에서 붕소로 수행되어, 약 7E16cm-3의 도핑농도를 갖는 P 형 영역을 생성한다. 모듈성과 디바이스 독립성의 원리를 유지하면서, 5V P-LDD 주입은 5V PMOS 디바이스 이외의 다른 디바이스의 성능을 결정하는 데에 사용되지 않는다. 마스크층(466)은 제거된다.
도 60A-60D에 도시된 것처럼, 포토레지스트 마스크층(468)이 피착되고 여러 디바이스의 개구를 통해 포토리소그래픽 패터닝된다. 개구부는 주요 기능이 5V NMOS(302)의 LDD를 포함하는 여러 5V NMOS 트랜지스터에서 드리프트 또는 LDD로 기능하는 "5V N-LDD", 즉 인 또는 비소를 수용하는 영역을 구획한다. 불순물은 다른 디바이스에서, 예를 들면 접점을 개선하고, 저항을 낮추고, 기생성을 감소시키는 등의 중요하지 않은 방법으로 사용될 수 있다. 예를 들면 도 60A-60D에 도시된 것과 같이, 5V N-LDD 주입은 또한 5V PMOS(301)의 N 웰 접점 창에서, 5V NPN(305)의 에미터 및 컬렉터 접점 창에서, 5V PNP(306)의 베이스 접점 창에서, 및 30V 횡형 트렌치 DMOS(308)의 소스/드레인 접점 창에서 사용된다. 이 주입은 8E12cm-2의 도스 양의 인 또는 비소로 수행될 수 있다. 인에 대해서는, 에너지는 60keV이고, 비소에 대해서는 에너지는 140keV가 될 수 있다. 이것은 약 3E17cm-3의 도핑농도를 갖는 N형 영역을 생성한다. 마스크층(468)은 제거된다.
산화물층이 기판의 표면에 피착되고 다음에 종래 알려진 방법을 사용하여 반응성 이온 에칭기(reactive ion etcher)에서 이방성 에칭된다. 이것은 수평 표면에서 산화물을 제거하고, 5V PMOS(301)과 5V NMOS(302)의 게이트(358A, 358B)의 수직 측벽 상에 산화물 스페이서(470)를, 30V 횡형 트렌치 DMOS(308)에서 필드 플레이트(454)의 수직 측벽 상에 산화물 스페이서(472), 12V PMOS(309)와 12V NMOS(310)의 게이트(358E, 358F)의 수직 측벽 상에 산화물 스페이서(474)를 각각 남겨둔다. 그 결과로서 얻어진 구조는 도 61A, 61D, 및 61E에 도시되어 있다.
도 62A-62E에 도시된 것처럼, 포토레지스트 마스크층(476)이 피착되고 모든 디바이스의 개구를 통해 포토리소그래피 패터닝된다. P형 불순물은 이 개구를 통해 주입되어, 5V PMOS(301)에 P+ 소스/드레인 영역(364A, 364B)을, 5V NMOS(302)에 웰 접점 영역을, 5V NPN(305)에 P+ 베이스 접점 영역(364E)을, 5V PNP(306)에 P+ 에미터 및 컬렉터 접점 영역(364F, 364G)을, 30V 횡형 트렌치 DMOS(308)에 P+ 바디 접점 영역(364I)을, 12V PMOS(309)에 P+ 소스/드레인 영역(364J, 364K)을, 및 12V NMOS(310)에 P+ 바디 접점 영역을 형성한다. 이 주입은 2E15cm- 2내지 9E15cm-2, 일반적으로는 5E15cm-2의 도스 양과 60keV의 에너지에서 붕소 또는 BF2가 되고, 8E19cm-3의 도핑 농도를 갖는 P+ 영역을 생성한다. P+는 여러 디바이스 구조에서 사용되지만, 디바이스 특성을 결정하는 데는 미미한 효과를 갖는다. 마스크층(476)은 제거된다.
도 63A-63E에 도시된 것처럼, 포토레지스트 마스크층(478)이 피착되고 모든 디바이스의 개구를 통해 포토리소그래피 패터닝된다. N형 불순물은 이 개구를 통해 주입되어, 5V PMOS(301)에 웰 접점 영역을, 5V NMOS(302)에 N+ 소스/드레인 영역(378A, 378B)을, 5V NPN(305)에 N+ 에미터 및 컬렉터 영역(378E, 378F)을, 5V PNP(306)에 N+ 베이스 접점 영역을, 30V 횡형 트렌치 DMOS(308)에 N+ 소스 및 드레인 접점 영역(378I, 378J)을, 12V PMOS(309)에 N웰 접점 영역을, 및 12V NMOS(310)에 N+ 소스/드레인 영역(378K, 378L)을 형성한다. 이 주입은 4E15cm- 2내지 9E15cm-2의 도스 양과 40keV-80keV의 에너지에서 비소 또는 인이 될 수 있고, 8E19cm-3의 도핑 농도를 갖는 N+ 영역을 생성한다. N+는 여러 디바이스 구조에 사용되지만, 디바이스 특성을 결정하는 데는 미미한 효과를 갖는다. 마스크층(478)은 제거된다.
도 64A-64E에 도시된 것처럼, 층간 유전체(480)가 기판(350)의 표면 전체 걸쳐 피착된다. 층간 유전체는 BPSG 또는 다른 유리이고, CVD 또는 스핀 코팅에 의해 2000A-7000A의 두께로 피착될 수 있다. 포토레지스트 마스크층(482)은 층간 유전체(480) 상에 피착되고, 기판에 전기적 접촉이 형성되는 개구를 통해 리소그래피 패터닝된다. 층간 유전체는 마스크층(482)의 개구를 통해 에칭되고, 마스크층(482)은 제거된다.
도 65A-65E에 도시된 것처럼, 포토레지스트 마스크층(484)이 피착되고 모든 층간 유전체(480)의 특정 개구를 통해 포토리소그래피 패터닝된다. N형 불순물은 마스크층(484)의 개구를 통해 주입되어 "N-플러그" 영역을 형성한다. N-플러그 영역은 강 도핑되어, 나중에 피착될 금속층과 기판(350)의 N형 영역 사이의 저항성 접촉(ohmic contact)을 개선한다. N 형 불순물은 미리 형성된 N+ 영역으로 들어가기 때문에, N 플러그 영역은 도 18AA 내지 18AD, 18BA 내지 18BD, 또는 65A-65E에서 도시되지 않음을 주의하라. N 플러그 주입은 6E19cm-2의 도스 양과 30keV의 에너지에서 비소 또는 인이 될 수 있고, 거의 축퇴된 도핑의 얕은 N 플러그 영역을 생성한다. 마스크층(484)은 제거된다.
도 66A-66E에 도시된 것처럼, P형 불순물은 층간 유전체(480)의 개구를 통해 주입되어 "P-플러그" 영역을 형성한다. P-플러그 영역은 강하게 도핑되고, 나중에 피착될 금속층과 기판(350)의 P형 영역 사이의 저항성 접촉을 개선한다. P플러그 주입은 6E15cm-2의 도스 양과 40keV의 에너지에서 붕소가 될 수 있고, 매우 얕은 거의 축퇴된 도핑층을 갖는 P 플러그 영역을 생성한다. 붕소 P플러그 도핑은 N 플러그 주입을 카운터도핑(counterdope)하기에 충분하지 않고, 따라서 그것을 P+ 영역에 한정시키는 마스크층(484)를 필요로하지 않는다.
마지막으로 도 67A-67E에 도시된 것처럼, 금속층(486)은 층간 유전체(480)의 윗면에 피착되어, 층간 유전체(480)의 개구를 채워, 기판(350)의 기저 영역과의 전기적 접촉을 형성한다. 금속층(486)은 5000A의 두께로 스퍼터링 또는 공피착(co-evaporation)하여 피착된 Al/Si/Cu가 될 수 있다. 그 다음 포토레지스트 마스크층(도시되지 않음)은 금속층(486)에 피착되고 패터닝되어 개구를 형성한다. 금속층(486)은 마스크층의 개구를 통해 에칭되어 기판(350)에 형성된 다른 디바이스의 단자들과 전기적으로 접촉하는 금속층(486)의 일부를 분리한다. 그 다음 마스크층이 제거된다.
이후의 프로세스단계는 다층 금속 IC프로세스에 포함된 공통 단계를 포함하며, 이들 단계는 스핀 온 글래스(spin on glass), 선택적 에치백, 또는 글래스의 CMP 평탄화, 이어서 (마스크를 통한) 포토마스킹 단계 및 에치, 텅스텐 피착, 텅스텐 에치백 또는 CMP 평탄화 등의 별도의 층간 유전체의 피착을 포함한다. 그 다음 제 2 금속층(도시되지 않음)이 금속층(486)의 두께보다 더 두꺼운 두께, 예를 들면 7000A로 일반적으로 Al-Cu를 스퍼터링하여 피착되고, 그 다음 제 2 금속층의 포토 마스킹과 드라이 에칭이 이어진다.
유사하게, 선택적인 제 3 금속층 프로세스는 다층 금속 IC프로세스에 포함된 공통 단계를 포함하고, 상기 단계들은 스핀 온 글래스, 글래스의 CMP 평탄화 등의 제 2 층간 유전체의 피착을 포함하며, 이어서 (2 마스크를 통한) 포토마스킹 단계 및 에치, 텅스텐 피착, 텅스텐 에치백 또는 CMP 평탄화 수행된다. 그 다음 제 3 금속층은 일반적으로 1㎛보다 더 큰 두께(4㎛의 두께)로 Al-Cu를 스퍼터링함으로써 피착되고, 그 후 제 3 금속층의 포토 마스킹과 드라이 에칭이 이어진다.
마지막 단계는 1000A-5000A의 두께로 SiN(질화 실리콘)와 같은 보호막(passivation) 재료의 CVD 피착을 포함하고, 그 후 본딩 패드를 영역을 개방하기 위해 보호막(패드) 마스킹 동작이 이어진다.
이것에 의해 5V PMOS(301), 5V NMOS(302), 5V NPN(305), 5V PNP(306), 30V 횡형 트렌치 DMOS(308), 12V PMOS(309), 및 12V NMOS(310)의 제조가 완료된다. 약술한 추가적인 층간 유전체와 금속층을 구조체의 위에 피착하여 이들 디바이스의 단자들과의 접촉을 용이하게 하는 것이 가능하고 또한 이와 같은 접속의 상호접속 저항을 감소하는 것이 가능하다는 것을 이해할 것이다.
전술한 실시예는 예시일 뿐 그에 한정되는 것은 아니다. 본 발명의 넓은 원리에 따라서 많은 다른 실시예가 존재함이 당업자에게는 명백할 것이다.

Claims (10)

  1. 에피택셜층을 포함하지 않는 제 1 도전형의 반도체 기판내에 형성되고, 횡형 DMOS를 포함하는 반도체 디바이스 패밀리에 있어서,
    상기 횡형 DMOS는
    상기 기판의 표면에 위치되고 상기 제 1 도전형에 반대인 제 2 도전형을 갖는 소스영역과,
    상기 기판의 표면에 인접한 채널영역을 포함하고 상기 제 1 도전형을 갖는 바디와,
    상기 기판의 표면에 위치된 상기 제 2 도전형을 갖는 드레인영역과,
    상기 기판의 표면에 형성되고 상기 소스영역과 드레인영역 사이에 개재된 필드 산화물층과,
    상기 드레인영역과 채널영역에 접하고 상기 필드 산화물층 아래에서 연장하며, 상기 드레인영역보다 더 약하게 도핑된 상기 제 2 도전형의 드리프트영역과,
    게이트 산화물층에 의해 상기 채널영역으로부터 분리되고 상기 채널 영역의 상부에 위치하는 제 1 부분과, 상기 필드 산화물층의 상부에 위치하는 제 2 부분을 가지는 게이트를 포함하고,
    상기 소스영역은 상기 바디 내에 형성된 것을 특징으로 하는 반도체 디바이스 패밀리.
  2. 제 1 항에 있어서,
    상기 반도체 디바이스 패밀리는 PMOS와 NMOS를 구비하는 CMOS 쌍을 추가로 포함하고,
    상기 PMOS는,
    필드 산화물층의 하부에 위치하는 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하는 상대적으로 깊은 중앙부를 가지며, 브레이크다운 전압을 갖는 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 분리되는 제 1 게이트와,
    상기 제 1 게이트 한 측면에서 상기 기판의 표면에 위치된 P형 소스영역과,
    상기 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판의 표면에 위치된 P형 드레인영역을 포함하고,
    상기 NMOS는,
    상기 필드 산화물층의 하부에 위치하는 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하는 상대적으로 깊은 중앙부를 가지며, 상기 브레이크다운 전압을 갖는 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 분리되는 제 2 게이트와,
    상기 제 2 게이트 한 측면에서 상기 기판의 표면에 위치된 N형 소스영역과,
    상기 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판의 표면에 위치된 N형 드레인영역을 포함하는 것을 특징으로 하는 반도체 디바이스 패밀리.
  3. 제 2 항에 있어서,
    상기 N웰 및 P웰의 하부에 위치하는 상기 제 2 도전형의 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스 패밀리.
  4. 제 2 항에 있어서,
    상기 반도체 디바이스 패밀리는 상기 N웰의 상기 상대적으로 얕은 부분들 각각 내에서 상대적으로 강하게 도핑된 N형 영역과,
    상기 P웰의 상기 상대적으로 얕은 부분들 각각 내에서 상대적으로 강하게 도핑된 P형 영역을 추가로 포함하고,
    상기 P형 드레인 영역은 상기 P형 소스영역보다 상기 제 1 게이트로부터 더 멀리 이격되고,
    상기 N형 드레인 영역은 상기 N형 소스영역보다 상기 제 2 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스 패밀리.
  5. 제 4 항에 있어서,
    상기 N웰 및 P웰의 하부에 위치하는 상기 제 2 도전형의 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스 패밀리.
  6. 제 1 항에 있어서,
    상기 반도체 디바이스 패밀리는 제 1 PMOS와 제 1 NMOS를 구비하는 제 1 CMOS 쌍과, 제 2 PMOS와 제 2 NMOS를 구비하는 제 2 CMOS 쌍을 추가로 포함하고,
    상기 제 1 PMOS는,
    필드 산화물층의 하부에 위치하는 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하는 상대적으로 깊은 중앙부를 가지며, 제 1 브레이크다운 전압을 갖는 제 1 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 분리되는 제 1 게이트와,
    상기 제 1 게이트의 한 측면에서 상기 기판의 표면에 위치된 제 1 P형 소스영역과,
    상기 제 1 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판의 표면에 위치된 제 1 P형 드레인영역을 포함하고,
    상기 제 1 NMOS는,
    상기 필드 산화물층의 하부에 위치하는 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하는 상대적으로 깊은 중앙부를 가지며, 상기 제 1 브레이크다운 전압을 갖는 제 1 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 분리된 제 2 게이트와,
    상기 제 2 게이트의 한 측면에서 상기 기판의 표면에 위치된 제 1 N형 소스영역과,
    상기 제 1 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판의 표면에 위치된 제 1 N형 드레인영역을 포함하고,
    상기 제 2 PMOS는,
    상기 필드 산화물층의 하부에 위치하는 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 3 개구 하부에 위치하는 상대적으로 깊은 중앙부를 가지며, 제 2 브레이크다운 전압을 갖는 제 2 N웰과,
    제 3 게이트 산화물층에 의해 상기 기판으로부터 분리되는 제 3 게이트와,
    상기 제 3 게이트의 한 측면에서 상기 기판의 표면에 위치된 제 2 P형 소스영역과,
    상기 제 2 P형 소스영역으로부터 상기 제 3 게이트의 반대 측면에서 상기 기판의 표면에 위치된 제 2 P형 드레인영역을 포함하고,
    상기 제 2 N웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 N형 영역을 포함하고, 상기 제 2 브레이크다운 전압은 상기 제 1 브레이크다운 전압보다 더 크고,
    상기 제 2 P형 드레인영역은 상기 제 2 P형 소스영역보다 상기 제 3 게이트로부터 더 멀리 이격되며,
    상기 제 2 NMOS는,
    상기 필드 산화물층의 하부에 위치하는 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 4 개구 하부에 위치하는 상대적으로 깊은 중앙부를 가지며, 상기 제 2 브레이크다운 전압을 갖는 제 2 P웰과,
    제 4 게이트 산화물층에 의해 상기 기판으로부터 분리된 제 4 게이트와,
    상기 제 4 게이트의 한 측면에서 상기 기판의 표면에 위치된 제 2 N형 소스영역과,
    상기 제 2 N형 소스영역으로부터 상기 제 4 게이트의 반대 측면에서 상기 기판의 표면에 위치된 제 2 N형 드레인영역을 포함하고,
    상기 제 2 P웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 P형 영역을 포함하고,
    상기 제 2 N형 드레인영역은 상기 제 2 N형 소스영역보다 상기 제 4 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스 패밀리.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 N웰과 상기 제 1 및 제 2 P웰의 하부에 위치하는 상기 제 2 도전형의 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스 패밀리.
  8. 제 1 항에 있어서,
    상기 반도체 디바이스 패밀리는 상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여 상기 기판의 절연된 포켓을 둘러싸는 N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을
    구비하는 NPN 트랜지스터를 추가로 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하는 것을 특징으로 하는 반도체 디바이스 패밀리.
  9. 제 8 항에 있어서,
    상기 반도체 디바이스 패밀리는 PNP 트랜지스터를 추가로 포함하고,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓내에 형성되고,
    상기 절연된 포켓은 N웰과 N층에 의해 형성되고,
    상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스 패밀리.
  10. 제 1 항에 있어서,
    상기 반도체 디바이스 패밀리는 NPN 트랜지스터와 PNP 트랜지스터를 추가로 포함하고,
    상기 NPN 트랜지스터는,
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여 상기 기판의 절연된 포켓을 둘러싸는, N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하며,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓 내에 형성되고,
    상기 절연된 포켓은 N웰과 N층에 의해 형성되고, 상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스 패밀리.
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