JPH065795A - 半導体装置 - Google Patents
半導体装置Info
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- JPH065795A JPH065795A JP4160635A JP16063592A JPH065795A JP H065795 A JPH065795 A JP H065795A JP 4160635 A JP4160635 A JP 4160635A JP 16063592 A JP16063592 A JP 16063592A JP H065795 A JPH065795 A JP H065795A
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- Japan
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- impurities
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- well
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＭＯＳＦＥＴにおいて、ゲート長が短くなるに
つれて、閾値電圧Ｖｔｈが、急激に低下するという現象
がある。このＶｔｈの低下は、加工寸法の微細化、ＬＳ
Ｉの高集積化において、ゲート長を短くする上で大きな
問題となっている。ＭＯＳＦＥＴのウェルの不純物濃度
を高くすることにより、この低下を小さくすることがで
きるが、この方法では、Ｖｔｈが高くなり、ＭＯＳＦＥ
Ｔとしての性能が低下するという副作用をもつ。これ
は、ゲート長の縮小、及び動作電圧の低電圧化を図る上
で、大きな問題となる。 【構成】ゲート絶縁膜６上のゲート電極７、８中にドー
ピングされた不純物を、該ゲート絶縁膜６を通して基板
１中に拡散させ、該ゲート絶縁膜６下のチャネル部に半
導体領域のウェル２、３とは逆の型の前記不純物による
閾値電圧の低下を抑制しながら低閾値電圧化を図るのに
足る半導体領域１４，１５を設けてなることを特徴とす
る半導体装置。 【効果】上記問題を解決出来た。
つれて、閾値電圧Ｖｔｈが、急激に低下するという現象
がある。このＶｔｈの低下は、加工寸法の微細化、ＬＳ
Ｉの高集積化において、ゲート長を短くする上で大きな
問題となっている。ＭＯＳＦＥＴのウェルの不純物濃度
を高くすることにより、この低下を小さくすることがで
きるが、この方法では、Ｖｔｈが高くなり、ＭＯＳＦＥ
Ｔとしての性能が低下するという副作用をもつ。これ
は、ゲート長の縮小、及び動作電圧の低電圧化を図る上
で、大きな問題となる。 【構成】ゲート絶縁膜６上のゲート電極７、８中にドー
ピングされた不純物を、該ゲート絶縁膜６を通して基板
１中に拡散させ、該ゲート絶縁膜６下のチャネル部に半
導体領域のウェル２、３とは逆の型の前記不純物による
閾値電圧の低下を抑制しながら低閾値電圧化を図るのに
足る半導体領域１４，１５を設けてなることを特徴とす
る半導体装置。 【効果】上記問題を解決出来た。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、Ｃ
ＭＯＳ ＩＣ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｅｒ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、相補形金属酸化膜半導
体集積回路）における閾値電圧Ｖｔｈの低下を抑制しな
がら低Ｖｔｈ化を図る技術に関し、就中、サブミクロン
以下のゲート長を有するＣＭＯＳに有効な技術に関す
る。
ＭＯＳ ＩＣ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｅｒ Ｉｎｔｅ
ｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、相補形金属酸化膜半導
体集積回路）における閾値電圧Ｖｔｈの低下を抑制しな
がら低Ｖｔｈ化を図る技術に関し、就中、サブミクロン
以下のゲート長を有するＣＭＯＳに有効な技術に関す
る。
【０００２】
【従来の技術】（１）ＭＯＳＦＥＴ（Ｆｉｅｌｄ Ｅｆ
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、閾値電圧
Ｖｔｈが、ゲート長が短くなるにつれて急激に低下する
という現象がある。この閾値電圧Ｖｔｈの低下（以後、
Ｖｔｈ−Ｌｏｗｅｒｉｎｇと記す）は、加工寸法の微細
化、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ）の高集積化において、ゲート
長を短くする上で大きな問題となっている。Ｖｔｈ−Ｌ
ｏｗｅｒｉｎｇは、主に短チャネル効果及びソース、ド
レインの横方向の拡散により引き起こされる。ＭＯＳＦ
ＥＴのウェル（ＷＥＬＬ）の不純物濃度を高くすること
により、Ｖｔｈ−Ｌｏｗｅｒｉｎｇを小さくすることが
できる。 （２）Ｎ形半導体によるゲート電極を有するＰＭＯＳに
おいて、イオン打込みにより、チャネル部の表面に、Ｗ
ＥＬＬとは逆の導電型の不純物を注入した半導体領域
（カウンタードープ層）を形成し、低閾値電圧化を図る
方法がある。
ｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、閾値電圧
Ｖｔｈが、ゲート長が短くなるにつれて急激に低下する
という現象がある。この閾値電圧Ｖｔｈの低下（以後、
Ｖｔｈ−Ｌｏｗｅｒｉｎｇと記す）は、加工寸法の微細
化、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ）の高集積化において、ゲート
長を短くする上で大きな問題となっている。Ｖｔｈ−Ｌ
ｏｗｅｒｉｎｇは、主に短チャネル効果及びソース、ド
レインの横方向の拡散により引き起こされる。ＭＯＳＦ
ＥＴのウェル（ＷＥＬＬ）の不純物濃度を高くすること
により、Ｖｔｈ−Ｌｏｗｅｒｉｎｇを小さくすることが
できる。 （２）Ｎ形半導体によるゲート電極を有するＰＭＯＳに
おいて、イオン打込みにより、チャネル部の表面に、Ｗ
ＥＬＬとは逆の導電型の不純物を注入した半導体領域
（カウンタードープ層）を形成し、低閾値電圧化を図る
方法がある。
【０００３】
【発明が解決しようとする課題】従来の技術に記した、
Ｖｔｈ−Ｌｏｗｅｒｉｎｇを抑制する（１）の方法で
は、Ｖｔｈが高くなり、ＭＯＳＦＥＴとしての性能が低
下するという副作用をもつ。これは、ゲート長の縮小、
及び動作電圧の低電圧化を図る上で、大きな問題とな
る。また、（１）の方法を採用した結果、高くなったＶ
ｔｈを、従来の技術に記した（２）の方法で低減するこ
とが考えられる。しかし、ゲート長の微細化に伴い、パ
ンチスルーを避ける為に、カウンタードープ層をチャネ
ル部の表面に浅く形成する必要があり、イオン打込みで
はカウンタードープ層を充分に浅く形成することができ
なくなる。本発明は、かかる従来技術の有する欠点を解
消し、Ｖｔｈ−Ｌｏｗｅｒｉｎｇを抑制しながら低Ｖｔ
ｈ化を図ることを目的とする。本発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面からあきらかになるであろう。
Ｖｔｈ−Ｌｏｗｅｒｉｎｇを抑制する（１）の方法で
は、Ｖｔｈが高くなり、ＭＯＳＦＥＴとしての性能が低
下するという副作用をもつ。これは、ゲート長の縮小、
及び動作電圧の低電圧化を図る上で、大きな問題とな
る。また、（１）の方法を採用した結果、高くなったＶ
ｔｈを、従来の技術に記した（２）の方法で低減するこ
とが考えられる。しかし、ゲート長の微細化に伴い、パ
ンチスルーを避ける為に、カウンタードープ層をチャネ
ル部の表面に浅く形成する必要があり、イオン打込みで
はカウンタードープ層を充分に浅く形成することができ
なくなる。本発明は、かかる従来技術の有する欠点を解
消し、Ｖｔｈ−Ｌｏｗｅｒｉｎｇを抑制しながら低Ｖｔ
ｈ化を図ることを目的とする。本発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面からあきらかになるであろう。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。本発明では、ゲート絶縁膜上のゲー
ト電極中にドーピングされた不純物を該ゲート絶縁膜を
通して基板中に拡散させ、該ゲート絶縁膜下のチャネル
部に、浅い拡散層を設けてなるようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。本発明では、ゲート絶縁膜上のゲー
ト電極中にドーピングされた不純物を該ゲート絶縁膜を
通して基板中に拡散させ、該ゲート絶縁膜下のチャネル
部に、浅い拡散層を設けてなるようにする。
【０００５】
【作用】（１）Ｖｔｈは、ＭＯＳＦＥＴのＷＥＬＬの浅
いチャネル部分の不純物濃度により決まり、また、Ｖｔ
ｈ−Ｌｏｗｅｒｉｎｇはソース及びドレインの接合付近
の深さのＷＥＬＬの不純物濃度により決まる。従って、
ゲート電極（半導体領域）中のＷＥＬＬとは逆の型の不
純物をチャネル部に浅く拡散することにより、Ｖｔｈ−
Ｌｏｗｅｒｉｎｇを損なうことなくＶｔｈを下げること
ができる。 （２）上記（１）に加えて、ポリシリコン中の不純物を
基板に拡散させ、ソース及びドレインを形成することに
より、ソース及びドレインの横方向の拡散を抑えること
ができる。従って、Ｖｔｈ−Ｌｏｗｅｒｉｎｇの劣化を
抑えることができる。 （３）ゲート絶縁膜に、ＳｉＯ2に比べ誘電率が大きい
Ｓｉ3Ｎ4を用いることにより、ＷＥＬＬの不純物濃度を
変えることなく、つまりＶｔｈ−Ｌｏｗｅｒｉｎｇを損
なうことなくＶｔｈを下げることができる。
いチャネル部分の不純物濃度により決まり、また、Ｖｔ
ｈ−Ｌｏｗｅｒｉｎｇはソース及びドレインの接合付近
の深さのＷＥＬＬの不純物濃度により決まる。従って、
ゲート電極（半導体領域）中のＷＥＬＬとは逆の型の不
純物をチャネル部に浅く拡散することにより、Ｖｔｈ−
Ｌｏｗｅｒｉｎｇを損なうことなくＶｔｈを下げること
ができる。 （２）上記（１）に加えて、ポリシリコン中の不純物を
基板に拡散させ、ソース及びドレインを形成することに
より、ソース及びドレインの横方向の拡散を抑えること
ができる。従って、Ｖｔｈ−Ｌｏｗｅｒｉｎｇの劣化を
抑えることができる。 （３）ゲート絶縁膜に、ＳｉＯ2に比べ誘電率が大きい
Ｓｉ3Ｎ4を用いることにより、ＷＥＬＬの不純物濃度を
変えることなく、つまりＶｔｈ−Ｌｏｗｅｒｉｎｇを損
なうことなくＶｔｈを下げることができる。
【０００６】
【実施例】実施例１．図１〜図３に、本発明の実施例の
一例を示す。図１に示すように、Ｐ型基板（１）に、Ｎ
ＭＯＳを作るためのＰ型半導体領域であるＰＷＥＬＬ
（２）と、ＰＭＯＳを作るためのＮ型半導体領域である
ＮＷＥＬＬ（３）を設け、素子分離のためにフィールド
酸化膜（４）と、チャネルストッパーとしてのＮ型半導
体領域（５）を設ける。ポリシリコン膜（１９）をＳｉ
Ｏ2ゲート酸化膜（６）の上に形成する。レジスト（２
０）を用いて、イオン打込みによりＮＭＯＳのゲート電
極と成るポリシリコンをＮ型半導体にドーピングする。
また、ＰＭＯＳのゲート電極となるポリシリコンを同様
にＰ型半導体にドーピングする。その後、ゲート電極を
形成する。図２に示すように、ゲート電極（７）、
（８）を形成した後、充分な熱処理を行ない、ゲート電
極中の不純物を基板側にゲート酸化膜を通して拡散させ
る。これにより、ゲート電極直下にＮＭＯＳではＮ型不
純物、ＰＭＯＳではＰ型不純物により、浅くカウンター
ドープされた領域（１４，１５）が形成される。熱処理
の一例は、温度９５０℃、１０分で行った。その結果、
浅くカウンタードープされた半導体領域（１４，１５）
を形成することができた。その後、図３に示すように、
サイドウォール（９）、Ｎ＋半導体領域（１０）、Ｐ＋
半導体領域（１１）、層間絶縁膜（１２）、アルミニウ
ム配線（１３）を形成した。
一例を示す。図１に示すように、Ｐ型基板（１）に、Ｎ
ＭＯＳを作るためのＰ型半導体領域であるＰＷＥＬＬ
（２）と、ＰＭＯＳを作るためのＮ型半導体領域である
ＮＷＥＬＬ（３）を設け、素子分離のためにフィールド
酸化膜（４）と、チャネルストッパーとしてのＮ型半導
体領域（５）を設ける。ポリシリコン膜（１９）をＳｉ
Ｏ2ゲート酸化膜（６）の上に形成する。レジスト（２
０）を用いて、イオン打込みによりＮＭＯＳのゲート電
極と成るポリシリコンをＮ型半導体にドーピングする。
また、ＰＭＯＳのゲート電極となるポリシリコンを同様
にＰ型半導体にドーピングする。その後、ゲート電極を
形成する。図２に示すように、ゲート電極（７）、
（８）を形成した後、充分な熱処理を行ない、ゲート電
極中の不純物を基板側にゲート酸化膜を通して拡散させ
る。これにより、ゲート電極直下にＮＭＯＳではＮ型不
純物、ＰＭＯＳではＰ型不純物により、浅くカウンター
ドープされた領域（１４，１５）が形成される。熱処理
の一例は、温度９５０℃、１０分で行った。その結果、
浅くカウンタードープされた半導体領域（１４，１５）
を形成することができた。その後、図３に示すように、
サイドウォール（９）、Ｎ＋半導体領域（１０）、Ｐ＋
半導体領域（１１）、層間絶縁膜（１２）、アルミニウ
ム配線（１３）を形成した。
【０００７】実施例２．図４に本発明の他の実施例を示
す。上記実施例１と同様にゲート電極（７、８）を形成
した後、ソース、ドレインの上にポリシリコン膜を形成
する（１７、１８）。このポリシリコン膜は、ＮＭＯＳ
ではＮ型半導体に（１７）、ＰＭＯＳではＰ型半導体に
（１８）、それぞれ不純物をドーピングする。この後、
充分な熱処理を行ない、ゲート電極中の不純物を基板側
にゲート酸化膜を通して拡散させ、ゲート電極直下にＮ
ＭＯＳではＮ型不純物、ＰＭＯＳではＰ型不純物によ
り、浅くカウンタードープされた領域（１４，１５）を
形成する。更に、ソース、ドレイン上のポリシリコン膜
中の不純物が基板側に拡散することにより、浅いソー
ス、ドレイン層（１０、１１）が形成される。尚、図１
〜図３と共通する符号は、同一の機能を表す。
す。上記実施例１と同様にゲート電極（７、８）を形成
した後、ソース、ドレインの上にポリシリコン膜を形成
する（１７、１８）。このポリシリコン膜は、ＮＭＯＳ
ではＮ型半導体に（１７）、ＰＭＯＳではＰ型半導体に
（１８）、それぞれ不純物をドーピングする。この後、
充分な熱処理を行ない、ゲート電極中の不純物を基板側
にゲート酸化膜を通して拡散させ、ゲート電極直下にＮ
ＭＯＳではＮ型不純物、ＰＭＯＳではＰ型不純物によ
り、浅くカウンタードープされた領域（１４，１５）を
形成する。更に、ソース、ドレイン上のポリシリコン膜
中の不純物が基板側に拡散することにより、浅いソー
ス、ドレイン層（１０、１１）が形成される。尚、図１
〜図３と共通する符号は、同一の機能を表す。
【０００８】実施例３．実施例１において、ゲート絶縁
膜（６）に、ＳｉＯ2酸化膜に代えてＳｉ3Ｎ4を用いた
以外は同様にして、ＭＯＳＦＥＴを製作した。ゲート絶
縁膜に、ＳｉＯ2に比べ誘電率が大きいＳｉ３Ｎ４を用
いることにより、ＷＥＬＬの不純物濃度を変えることな
く、つまりＶｔｈ−Ｌｏｗｅｒｉｎｇを損なうことなく
Ｖｔｈを下げることができた。以上本発明者によってな
された発明を実施例にもとずき具体的に説明したが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。以上の説明では主として本発明者によってなさ
れた発明をその背景となった利用分野であるＣＭＯＳ半
導体装置のに適用した場合について説明したが、それに
限定されるものではなく、他の半導体装置にも適用でき
る。
膜（６）に、ＳｉＯ2酸化膜に代えてＳｉ3Ｎ4を用いた
以外は同様にして、ＭＯＳＦＥＴを製作した。ゲート絶
縁膜に、ＳｉＯ2に比べ誘電率が大きいＳｉ３Ｎ４を用
いることにより、ＷＥＬＬの不純物濃度を変えることな
く、つまりＶｔｈ−Ｌｏｗｅｒｉｎｇを損なうことなく
Ｖｔｈを下げることができた。以上本発明者によってな
された発明を実施例にもとずき具体的に説明したが、本
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。以上の説明では主として本発明者によってなさ
れた発明をその背景となった利用分野であるＣＭＯＳ半
導体装置のに適用した場合について説明したが、それに
限定されるものではなく、他の半導体装置にも適用でき
る。
【０００９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。すなわち、本発明によれば、従来技
術の有する欠点を解消し、Ｖｔｈ−Ｌｏｗｅｒｉｎｇを
抑制しながら低Ｖｔｈ化を図ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。すなわち、本発明によれば、従来技
術の有する欠点を解消し、Ｖｔｈ−Ｌｏｗｅｒｉｎｇを
抑制しながら低Ｖｔｈ化を図ることができる。
【図１】本発明の実施例１において、ゲート電極となる
ポリシリコン膜に不純物を注入する方法を示す断面図。
ポリシリコン膜に不純物を注入する方法を示す断面図。
【図２】本発明の実施例１において、カウンタードープ
された領域の形成法を示す断面図。
された領域の形成法を示す断面図。
【図３】本発明の実施例１を示す断面図。
【図４】本発明の他の実施例２を示す断面図。
１…基板、２…ＰＷＥＬＬ領域、３…ＮＷＥＬＬ領域、
４…フィールド絶縁膜、５…チャネルストッパ、６…ゲ
ート絶縁膜、７…ＮＭＯＳゲート電極、８…ＰＭＯＳゲ
ート電極、９…サイドウォール、１０…Ｎ+半導体領
域、１１…Ｐ+半導体領域、１２…層間絶縁膜、１３…
アルミニウム配線、１４…ＮＭＯＳカウンタードープ領
域、１５…ＰＭＯＳカウンタードープ領域、１６…酸化
シリコン膜、１７…Ｎ+ポリシリコン膜、１８…Ｐ+ポリ
シリコン膜、１９…ポリシリコン膜、２０…レジスト
４…フィールド絶縁膜、５…チャネルストッパ、６…ゲ
ート絶縁膜、７…ＮＭＯＳゲート電極、８…ＰＭＯＳゲ
ート電極、９…サイドウォール、１０…Ｎ+半導体領
域、１１…Ｐ+半導体領域、１２…層間絶縁膜、１３…
アルミニウム配線、１４…ＮＭＯＳカウンタードープ領
域、１５…ＰＭＯＳカウンタードープ領域、１６…酸化
シリコン膜、１７…Ｎ+ポリシリコン膜、１８…Ｐ+ポリ
シリコン膜、１９…ポリシリコン膜、２０…レジスト
Claims (4)
- 【請求項１】ゲート絶縁膜上のゲート電極中にドーピン
グされた不純物を該ゲート絶縁膜を通して基板中に拡散
させ、該ゲート絶縁膜下のチャネル部に半導体領域のウ
ェルとは逆の型の前記不純物による閾値電圧の低下を抑
制しながら低閾値電圧化を図るのに足る半導体領域を設
けてなることを特徴とする半導体装置。 - 【請求項２】相補形金属酸化膜半導体集積回路におい
て、請求項１に記載のチャネル部における半導体領域を
形成する、請求項１に記載の半導体装置。 - 【請求項３】拡散が、熱拡散による、請求項１に記載の
半導体装置。 - 【請求項４】請求項１に記載のチャネル部における半導
体領域の形成に加えて、ソースまたはドレインを形成し
ようとする領域上に、ゲート電極と同じ型の不純物をド
ープした膜を形成し、当該膜中の当該不純物を基板中に
拡散させて当該不純物からなるソース及びドレイン層を
形成して成る、請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160635A JPH065795A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4160635A JPH065795A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065795A true JPH065795A (ja) | 1994-01-14 |
Family
ID=15719195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4160635A Pending JPH065795A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694971A2 (en) * | 1994-07-25 | 1996-01-31 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
-
1992
- 1992-06-19 JP JP4160635A patent/JPH065795A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694971A2 (en) * | 1994-07-25 | 1996-01-31 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
| EP0694971A3 (en) * | 1994-07-25 | 1998-01-07 | Seiko Instruments Inc. | Semiconductor integrated circuit device and electronic apparatus in use thereof |
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