JPS62243352A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62243352A JPS62243352A JP8500686A JP8500686A JPS62243352A JP S62243352 A JPS62243352 A JP S62243352A JP 8500686 A JP8500686 A JP 8500686A JP 8500686 A JP8500686 A JP 8500686A JP S62243352 A JPS62243352 A JP S62243352A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にシリコンゲー）ＭＯＳ
型電界効果トランジスタとバイポーラトランジスタを同
一基板上に形成した半導体装置に関する。
型電界効果トランジスタとバイポーラトランジスタを同
一基板上に形成した半導体装置に関する。
従来、バイポーラトランジスタと相補型ＭＯ８電界効果
トランジスタを同一基板上に形成した半導体装置（以下
、Ｂｔ−０ＭＯ３と称する）は、ＣＭＯ３Ｉ−ランジス
タの低消費電力動作と、／ｓｌイボーラトランジスタの
高速動作、高駆動能力を同時に実現できることから、近
年種々の試みがなされている。
トランジスタを同一基板上に形成した半導体装置（以下
、Ｂｔ−０ＭＯ３と称する）は、ＣＭＯ３Ｉ−ランジス
タの低消費電力動作と、／ｓｌイボーラトランジスタの
高速動作、高駆動能力を同時に実現できることから、近
年種々の試みがなされている。
例えば、第２図は従来提案されているＢｉ−０ＭＯ３の
一例であり、この構造を製造工程にしたがって説明する
。
一例であり、この構造を製造工程にしたがって説明する
。
すなわち、Ｐ型シリコン基板ｌにＮ゛型理込領域２．
Ｐ＋型埋込領域３を形成し、これらの上にＮ型エピタ
キシャル層４を形成する。次いで、ＮチャネルＭＯ３Ｉ
−ランジスタを形成する領域とバイポーラトランジスタ
の素子分離領域に夫々Ｐウェル領域５を形成し、またＰ
チャネルＭＯＳトランジスタを形成する領域にＮウェル
領域７を形成する。このときＮウェル領域の一部７ａは
バイポーラトランジスタのコレクタコンタクト領域とし
て構成される。その後、所定のパターンにシリコン窒化
膜（図示せず）を形成し、この窒化膜を耐酸化用マスク
とした所謂ＬＯＣＯ３法により素子分離酸化膜６を形成
する。
Ｐ＋型埋込領域３を形成し、これらの上にＮ型エピタ
キシャル層４を形成する。次いで、ＮチャネルＭＯ３Ｉ
−ランジスタを形成する領域とバイポーラトランジスタ
の素子分離領域に夫々Ｐウェル領域５を形成し、またＰ
チャネルＭＯＳトランジスタを形成する領域にＮウェル
領域７を形成する。このときＮウェル領域の一部７ａは
バイポーラトランジスタのコレクタコンタクト領域とし
て構成される。その後、所定のパターンにシリコン窒化
膜（図示せず）を形成し、この窒化膜を耐酸化用マスク
とした所謂ＬＯＣＯ３法により素子分離酸化膜６を形成
する。
その後、ゲート酸化膜８を形成し、かつこの上に多結晶
シリコンのゲート電極９を形成した後に、バイポーラト
ランジスタのベース領域１０を形成する。そして、バイ
ポーラトランジスタのエミッタ拡散窓を開口するととも
に、この拡散窓をこれよりも大きな第２の多結晶シリコ
ン層１１により覆い、ＮチャネルＭＯＳトランジスタの
ソース・ドレイン領域１２の形成と同時にこの第２の多
結晶シリコン層１１にＮ型不純物を導入し、さらにこれ
を拡散してエミッタ領域１７を形成する。
シリコンのゲート電極９を形成した後に、バイポーラト
ランジスタのベース領域１０を形成する。そして、バイ
ポーラトランジスタのエミッタ拡散窓を開口するととも
に、この拡散窓をこれよりも大きな第２の多結晶シリコ
ン層１１により覆い、ＮチャネルＭＯＳトランジスタの
ソース・ドレイン領域１２の形成と同時にこの第２の多
結晶シリコン層１１にＮ型不純物を導入し、さらにこれ
を拡散してエミッタ領域１７を形成する。
その後、ＰチャネルＭＯＳトランジスタのソース・ドレ
イン領域１３とバイポーラトランジスタのベースコンタ
クト領域１４を形成する。次いで、絶縁膜１５を形成後
、コンタクト窓を開口しここにアルミニウム配線１６を
形成し、Ｂｉ−ＣＭＯ８が完成される。
イン領域１３とバイポーラトランジスタのベースコンタ
クト領域１４を形成する。次いで、絶縁膜１５を形成後
、コンタクト窓を開口しここにアルミニウム配線１６を
形成し、Ｂｉ−ＣＭＯ８が完成される。
上述した従来のＢｉ−ＣＭＯ３では、ＣＭＯＳ部の微細
化のためにＰウェル、Ｎウェルを用いた両ウェル方式を
用い、又バイポーラトランジスタの高速化のためにＮ、
Ｐの両埋込領域２．３を形成して薄いエピタキシャ
ル層構成とし、更にエミッタ領域縮小化のために第２多
結晶シリコン層１１を使用してエミッタ領域を形成する
構成となっている。このため、上述したようにその製造
工程は極めて複雑でかつ工程数が多いものとなっている
。
化のためにＰウェル、Ｎウェルを用いた両ウェル方式を
用い、又バイポーラトランジスタの高速化のためにＮ、
Ｐの両埋込領域２．３を形成して薄いエピタキシャ
ル層構成とし、更にエミッタ領域縮小化のために第２多
結晶シリコン層１１を使用してエミッタ領域を形成する
構成となっている。このため、上述したようにその製造
工程は極めて複雑でかつ工程数が多いものとなっている
。
したがって、このようなりｉ−ＣＭＯ３に、高耐圧ＭＯ
Ｓトランジスタ素子や二重ゲート構造のＭＯＳトランジ
スタからなる書き替え可能なリードオンリーメモリ （
ＥＰＲＯＭ）素子等を併せて構成することが要求される
ような場合には、工程が更に複雑なものとなり、実際に
この種のＢｉ−ＣＭＯ３を構成することは不可能に近い
ものとなる。
Ｓトランジスタ素子や二重ゲート構造のＭＯＳトランジ
スタからなる書き替え可能なリードオンリーメモリ （
ＥＰＲＯＭ）素子等を併せて構成することが要求される
ような場合には、工程が更に複雑なものとなり、実際に
この種のＢｉ−ＣＭＯ３を構成することは不可能に近い
ものとなる。
本発明はこの問題を解消して高耐圧素子やＥＰＲＯＭ素
子を工程を増やすことなく半導体装置を製造することを
可能とするものである。
子を工程を増やすことなく半導体装置を製造することを
可能とするものである。
本発明の半導体装置は、同一基板上にシリコンゲートＭ
ＯＳトランジスタ及びバイポーラトランジスタとともに
高耐圧のシリコンゲートＭＯＳトランジスタと二重ゲー
ト構造のＭＯＳ）ランシスタからなる書き替え可能なリ
ードオンリーメモリ素子を形成してなる半導体装置にお
いて、前記ＭＯＳトランジスタにおけるウェルと同時に
形成した低濃度不純物領域で前記高耐圧ＭＯ５トランジ
スタの低濃度ドレインを形成し、また前記バイポーラト
ランジスタの高速化のために設ける第２多結晶シリコン
層で前記リードオンリーメモリ素子のコントロールゲー
トを形成した構成としている。
ＯＳトランジスタ及びバイポーラトランジスタとともに
高耐圧のシリコンゲートＭＯＳトランジスタと二重ゲー
ト構造のＭＯＳ）ランシスタからなる書き替え可能なリ
ードオンリーメモリ素子を形成してなる半導体装置にお
いて、前記ＭＯＳトランジスタにおけるウェルと同時に
形成した低濃度不純物領域で前記高耐圧ＭＯ５トランジ
スタの低濃度ドレインを形成し、また前記バイポーラト
ランジスタの高速化のために設ける第２多結晶シリコン
層で前記リードオンリーメモリ素子のコントロールゲー
トを形成した構成としている。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の断面図であり、同一の半導
体基板にＰチャネルＭＯＳトランジスタＰＭＯ３，Ｎチ
ャネルＭＯＳトランジスタＮＭＯ８，高耐圧のＰチャネ
ルＭＯＳトランジスタＨＰＭＯ３，高耐圧のＮチャネル
ＭＯＳトランジスタＨＮＭＯ３，書き替え可能なリード
オンリーメモリ素子ＥＰＲＯＭ及びバイポーラトランジ
スタＢ１ＴＲを形成している。
体基板にＰチャネルＭＯＳトランジスタＰＭＯ３，Ｎチ
ャネルＭＯＳトランジスタＮＭＯ８，高耐圧のＰチャネ
ルＭＯＳトランジスタＨＰＭＯ３，高耐圧のＮチャネル
ＭＯＳトランジスタＨＮＭＯ３，書き替え可能なリード
オンリーメモリ素子ＥＰＲＯＭ及びバイポーラトランジ
スタＢ１ＴＲを形成している。
すなわち、これを製造工程にしたがって説明すると、Ｐ
型シリコン基板１にＮ＋型型埋領領域２Ｐ＋型埋込領域
３を形成し、これらの上にＮ型エピタキシャル層４を形
成する。次いで、ＮチャネルＭＯＳトランジスタＮＭＯ
３及びＨＮＭＯ３を形成する領域とバイポーラトランジ
スタＢ ＰＴＲの素子分離領域に夫々Ｐウェル領域５を
形成し、またＰチャネルＭＯＳトランジスタＰＭＯ５及
びＩ（ＰＭＯ３を形成する領域にＮウェル領域７を形成
する。このときＰうエル領域５の一部は高耐圧Ｐチャネ
ルＭＯ５Ｉ−ランジスタＩＩＰＭＯ３の低濃度ドレイン
５ｂとして構成される。また、Ｎウェル領域の一部は高
耐圧ＮチャネルＭＯＳトランジスタＨＮＭＯ５の低濃度
ドレイン７ｂとして、或いはバイポーラトランジスタＢ
１ＴＲのコレクタコンタクト領域７ａとして構成される
。
型シリコン基板１にＮ＋型型埋領領域２Ｐ＋型埋込領域
３を形成し、これらの上にＮ型エピタキシャル層４を形
成する。次いで、ＮチャネルＭＯＳトランジスタＮＭＯ
３及びＨＮＭＯ３を形成する領域とバイポーラトランジ
スタＢ ＰＴＲの素子分離領域に夫々Ｐウェル領域５を
形成し、またＰチャネルＭＯＳトランジスタＰＭＯ５及
びＩ（ＰＭＯ３を形成する領域にＮウェル領域７を形成
する。このときＰうエル領域５の一部は高耐圧Ｐチャネ
ルＭＯ５Ｉ−ランジスタＩＩＰＭＯ３の低濃度ドレイン
５ｂとして構成される。また、Ｎウェル領域の一部は高
耐圧ＮチャネルＭＯＳトランジスタＨＮＭＯ５の低濃度
ドレイン７ｂとして、或いはバイポーラトランジスタＢ
１ＴＲのコレクタコンタクト領域７ａとして構成される
。
その後、所定のパターンにシリコン窒化膜（図示せず）
を形成し、この窒化膜を耐酸化用マスクとした所謂Ｌ
ＯＣＯＳ法により素子分離酸化膜６を形成する。
を形成し、この窒化膜を耐酸化用マスクとした所謂Ｌ
ＯＣＯＳ法により素子分離酸化膜６を形成する。
その後、ゲート酸化膜８を形成し、かつこの上に多結晶
シリコンのゲート電極９を形成した後に、ボロン等のＰ
型不純物を導入してバイポーラトランジスタＢ１ＴＲの
Ｐ型ベース領域１０を形成する。そして、バイポーラト
ランジスタＢ１ＴＲのエミッタ拡散窓を開口するととも
に、この拡散窓をこれよりも大きな第２の多結晶シリコ
ン層１１により覆い、ＮチャネルＭＯＳトランジスタＮ
ＭＯ８及びＨＮＭＯ３の高濃度のＮ型ソース・ドレイン
領域１２の形成と同時にこの第２の多結晶シリコン層１
１に砒素等のＮ型不純物を導入し、さらにこれを拡散し
てＮ型エミッタ領域１７を形成する。また、この第２多
結晶シリコン層１１の一部は二重ゲート構造のＭＯＳト
ランジスタからなる書き替え可能なリードオンリーメモ
リ素子ＥＰＲＯＭのコントロールゲートｌｌａとして形
成しており、前記ゲート電極９の一部で構成されたフロ
ーティングゲート９ａの上に絶縁膜１８を介して形成し
ている。更に、第２多結晶シリコン層１１の他の部分１
１ｂはコレクタコンタクトとしても構成している。
シリコンのゲート電極９を形成した後に、ボロン等のＰ
型不純物を導入してバイポーラトランジスタＢ１ＴＲの
Ｐ型ベース領域１０を形成する。そして、バイポーラト
ランジスタＢ１ＴＲのエミッタ拡散窓を開口するととも
に、この拡散窓をこれよりも大きな第２の多結晶シリコ
ン層１１により覆い、ＮチャネルＭＯＳトランジスタＮ
ＭＯ８及びＨＮＭＯ３の高濃度のＮ型ソース・ドレイン
領域１２の形成と同時にこの第２の多結晶シリコン層１
１に砒素等のＮ型不純物を導入し、さらにこれを拡散し
てＮ型エミッタ領域１７を形成する。また、この第２多
結晶シリコン層１１の一部は二重ゲート構造のＭＯＳト
ランジスタからなる書き替え可能なリードオンリーメモ
リ素子ＥＰＲＯＭのコントロールゲートｌｌａとして形
成しており、前記ゲート電極９の一部で構成されたフロ
ーティングゲート９ａの上に絶縁膜１８を介して形成し
ている。更に、第２多結晶シリコン層１１の他の部分１
１ｂはコレクタコンタクトとしても構成している。
その後、ＰチャネルＭＯＳトランジスタＰＭＯ８及びＨ
ＰＭＯ３の高濃度のＰ型ソース・ドレイン領域１３とバ
イポーラトランジスタＢ１ＴＲのＰ型ベースコンタクト
領域１４を形成する。次いで、絶縁膜１５を形成後、コ
ンタクト窓を開口し、ここにアルミニウム配線１６を形
成することによりＢｉ−０ＭＯ３が完成される。
ＰＭＯ３の高濃度のＰ型ソース・ドレイン領域１３とバ
イポーラトランジスタＢ１ＴＲのＰ型ベースコンタクト
領域１４を形成する。次いで、絶縁膜１５を形成後、コ
ンタクト窓を開口し、ここにアルミニウム配線１６を形
成することによりＢｉ−０ＭＯ３が完成される。
このＢｉ−０ＭＯ３によれば、高耐圧の両ＭＯＳトラン
ジスタＨＰＭＯ３，ＨＮＭＯ３は、夫々のドレイン領域
が低濃度不純物領域と高濃度不純物領域とで２重構造に
構成されるので、ドレイン領域における電界を緩和して
高耐圧化を実現できる。また、第１及び第２の多結晶シ
リコン層で夫々フローティングゲート９ａとコントロー
ルゲート１１ａを形成することにより書き替え可能なり
−ドオンリーメモリＥＦＲＯＭを構成できる。
ジスタＨＰＭＯ３，ＨＮＭＯ３は、夫々のドレイン領域
が低濃度不純物領域と高濃度不純物領域とで２重構造に
構成されるので、ドレイン領域における電界を緩和して
高耐圧化を実現できる。また、第１及び第２の多結晶シ
リコン層で夫々フローティングゲート９ａとコントロー
ルゲート１１ａを形成することにより書き替え可能なり
−ドオンリーメモリＥＦＲＯＭを構成できる。
そして、これらＭＯＳトランジスタＨＰＭＯ３゜ＨＮＭ
Ｏ３における低濃度ドレイン５ｂ、７ｂの形成はＰウェ
ル５及びＮウェル７と同時に形成しているため、これら
ウェルを形成する際のマスク形状を従来と変えるだけで
よくこのために工程数が増えることはない。同様に、書
き替え可能なり−ドオンリーメモリＥＦＲＯＭの２個の
ゲート９ａ、ｌｌａは夫々従来の第１及び第２の多結晶
シリコン層をそのままで利用できるので、この形成に際
しても工程数が増えることはない。したかって、この半
導体装置では、従来に比較して工程数を増やすことなく
高耐圧ＭＯＳトランジスタ及び書き替え可能なリードオ
ンリーメモリの製造を実現できる。
Ｏ３における低濃度ドレイン５ｂ、７ｂの形成はＰウェ
ル５及びＮウェル７と同時に形成しているため、これら
ウェルを形成する際のマスク形状を従来と変えるだけで
よくこのために工程数が増えることはない。同様に、書
き替え可能なり−ドオンリーメモリＥＦＲＯＭの２個の
ゲート９ａ、ｌｌａは夫々従来の第１及び第２の多結晶
シリコン層をそのままで利用できるので、この形成に際
しても工程数が増えることはない。したかって、この半
導体装置では、従来に比較して工程数を増やすことなく
高耐圧ＭＯＳトランジスタ及び書き替え可能なリードオ
ンリーメモリの製造を実現できる。
なお、前記実施例における半導体装置の製造工程は一つ
の例であり、高耐圧ＭＯＳトランジスタの低濃度ドレイ
ン及びＥＰＲＯＭ素子のコントロールゲートを夫々ウェ
ル及び第２多結晶シリコン層と同時に形成する構成を満
足するものであれば、全体及び他の部位の工程は種々に
変更することが可能である。
の例であり、高耐圧ＭＯＳトランジスタの低濃度ドレイ
ン及びＥＰＲＯＭ素子のコントロールゲートを夫々ウェ
ル及び第２多結晶シリコン層と同時に形成する構成を満
足するものであれば、全体及び他の部位の工程は種々に
変更することが可能である。
以上説明したように本発明は、ウェルの形成と同時に高
耐圧ＭＯＳトランジスタの低濃度ドレインを形成し、ま
たバイポーラトランジスタの高速化のために設ける第２
多結晶シリコン層でＥＰＲＯＭのフローティングゲート
を形成しているので、従来のＢ ｉ −０ＭＯ３の工程
を増やすことなく高耐圧ＭＯＳトランジスタ及びＥＰＲ
ＯＭを備えた半導体装置を製造することができる。
耐圧ＭＯＳトランジスタの低濃度ドレインを形成し、ま
たバイポーラトランジスタの高速化のために設ける第２
多結晶シリコン層でＥＰＲＯＭのフローティングゲート
を形成しているので、従来のＢ ｉ −０ＭＯ３の工程
を増やすことなく高耐圧ＭＯＳトランジスタ及びＥＰＲ
ＯＭを備えた半導体装置を製造することができる。
第１図は本発明の半導体装置の一実施例の断面図、第２
図は従来の半導体装置の断面図。 １・・・Ｐ型シリコン基板、２・・・Ｎ゛型型埋領領域
３・・・Ｐ１型埋込領域、４・・・Ｎ型エピタキシャル
層、５・・・Ｐウェル領域、５ｂ・・・低濃度ドレイン
、６・・・シリコン酸化膜、７・・・Ｎウェル領域、７
ａ・・・コレクタコンタクト領域、７ｂ・・・低濃度ド
レイン、８・・・ゲート酸化膜、９・・・（第１）多結
晶シリコン、９ａ・・・フローティングゲート、１０・
・・Ｐ型ベース領域、１１・・・（第２）多結晶シリコ
ン、ｌｌａ・・・コントロールゲート、１２・・・Ｎ型
ソース・ドレイン領域、１３・・・Ｐ型ソース・ドレイ
ン領域、１４・・・Ｐ型ベースコンタクト領域、１５・
・・絶縁膜、１６・・・アルミニウム電極。
図は従来の半導体装置の断面図。 １・・・Ｐ型シリコン基板、２・・・Ｎ゛型型埋領領域
３・・・Ｐ１型埋込領域、４・・・Ｎ型エピタキシャル
層、５・・・Ｐウェル領域、５ｂ・・・低濃度ドレイン
、６・・・シリコン酸化膜、７・・・Ｎウェル領域、７
ａ・・・コレクタコンタクト領域、７ｂ・・・低濃度ド
レイン、８・・・ゲート酸化膜、９・・・（第１）多結
晶シリコン、９ａ・・・フローティングゲート、１０・
・・Ｐ型ベース領域、１１・・・（第２）多結晶シリコ
ン、ｌｌａ・・・コントロールゲート、１２・・・Ｎ型
ソース・ドレイン領域、１３・・・Ｐ型ソース・ドレイ
ン領域、１４・・・Ｐ型ベースコンタクト領域、１５・
・・絶縁膜、１６・・・アルミニウム電極。
Claims (2)
- （１）同一基板上にシリコンゲートＭＯＳトランジスタ
とバイポーラトランジスタを形成し、更にこの基板に高
耐圧のシリコンゲートＭＯＳトランジスタと二重ゲート
構造のＭＯＳトランジスタからなる書き替え可能なリー
ドオンリーメモリ素子を形成してなる半導体装置におい
て、前記ＭＯＳトランジスタにおけるウェルと同時に形
成した低濃度不純物領域で前記高耐圧ＭＯＳトランジス
タの低濃度ドレインを形成し、また前記バイポーラトラ
ンジスタの高速化のために設ける第２多結晶シリコン層
で前記リードオンリーメモリ素子のコントロールゲート
を形成してなることを特徴とする半導体装置。 - （２）高耐圧のＭＯＳトランジスタを低濃度及び高濃度
の各ドレインからなる二重ドレイン構造とし、その低濃
度ドレインをウェルと同時に形成した不純物領域で構成
してなる特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8500686A JPS62243352A (ja) | 1986-04-15 | 1986-04-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8500686A JPS62243352A (ja) | 1986-04-15 | 1986-04-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62243352A true JPS62243352A (ja) | 1987-10-23 |
Family
ID=13846653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8500686A Pending JPS62243352A (ja) | 1986-04-15 | 1986-04-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62243352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140759A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | Ｂｉ−ＭＯＳ半導体装置 |
| US5183773A (en) * | 1989-04-13 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including such input protection transistor |
| JP2007059932A (ja) * | 2006-10-11 | 2007-03-08 | Renesas Technology Corp | 半導体記憶装置およびその製造方法 |
-
1986
- 1986-04-15 JP JP8500686A patent/JPS62243352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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