KR20150142474A - 박막 트랜지스터, 이의 제조 방법 및 3 차원 메모리 소자 - Google Patents
박막 트랜지스터, 이의 제조 방법 및 3 차원 메모리 소자 Download PDFInfo
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Abstract
본 발명은 수소에 의해 패시배이션 된 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예는 기판 상에 형성된 다결정질 실리콘 활성층; 상기 다결정질 실리콘 활성층 상에 형성된 게이트 절연막; 상기 게이트 절연막을 사이에 두고 상기 다결정질 실리콘 활성층의 적어도 일부와 중첩되는 게이트 도전막; 및 상기 게이트 도전막에 의해 이격된 상기 다결정질 실리콘 활성층의 양 측부들에 접속된 소오스 및 드레인 전극들을 포함하며, 상기 활성층과 상기 게이트 절연막 사이의 계면 및 실리콘 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션된 박막 트랜지스터를 포함한다.
Description
본 발명은 반도체 소자 기술에 관한 것으로서, 더욱 상세하게는, 박막 트랜지스터, 이의 제조 방법 및 3 차원 메모리 소자에 관한 것이다.
최근, 반도체 소자는 고집적도를 가지면서 대용량의 데이터를 처리할 수 있는 방향으로 개발되고 있다. 일반적으로 반도체 기판의 주면에 평행한 방향으로 배열되어 형성된 소자를 2 차원 구조의 반도체 소자라고 한다. 하지만, 대용량의 데이터를 처리하기 위해서 소자의 집적도는 더욱 증가될 것을 요구하며, 2 차원 구조의 반도체 소자의 스케일링을 통하여 집적도를 증가시키는 것은 단채널 효과와 같은 소자의 물리적 한계로 인하여 소자의 신뢰성 및 내구성 측면에서 바람직하지 못하다.
최근, 상기 2 차원 구조의 반도체 소자의 한계를 극복하기 위하여 3 차원 구조의 반도체 소자(이하에서는, 3 차원 반도체 소자라고 지칭함)가 연구되고 있다. 집적도의 향상을 위하여 메모리 셀들을 상기 반도체 기판에 대하여 수직 방향으로도 적층하거나 배열하는 3 차원 메모리 소자가 제안되고 있다. 상기 3 차원 구조는 대용량화를 위한 멀티 비트 메모리의 구현을 위해서 더욱 중요성이 부각되고 있다. 상기 3 차원 반도체 소자에서는, 일반적으로 전계효과 트랜지스터(MOSFET) 또는 메모리 셀이 반도체 기판에 대해 수직 방향으로 적층되거나 수직 방향으로 연장된 반도체 채널을 요구한다.
상기 반도체 채널을 만들기 위해서는 반도체 활성층의 증착이 필요하다. 상기 반도체 활성층은 일반적으로 전하 이동도가 우수한 다결정질 실리콘층의 증착을 통해서 제공된다. 그러나, 상기 다결정질 실리콘층을 이용한 트랜지스터의 게이트 구조는 증착된 다결정질 실리콘층의 결함으로 인하여 후속하는 게이트 절연층의 형성시 Si 단결정 웨이퍼의 활성층과 게이트 절연층의 계면 특성보다 열화된 계면 특성을 갖는다. 따라서, 3 차원 반도체 소자의 신뢰성 및 성능을 향상시키기 위해서는 다결정질 실리콘층과 게이트 절연막 사이의 계면 특성을 향상시키는 것이 요구된다.
또한, 상기 향상된 계면 특성을 갖는 다결정질 실리콘을 이용한 게이트 구조는 화소 구동을 위한 스위칭 소자로서 박막 트랜지스터가 사용되는 디스플레이 장치의 고해상도 및 대면적화를 위해서도 중요하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 다결정질 실리콘을 포함하는 활성층을 갖는 박막 트랜지스터에 있어서, 상기 활성층 자체 및 상기 활성층과 게이트 절연막의 계면 특성이 향상되어 동작 내구성 및 신뢰성이 향상된 게이트 구조를 갖는 박막 트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전술한 이점을 갖는 게이트 구조를 갖는 박막 트랜지스터를 용이하게 제조할 수 있는 박막 트랜지스터의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 전술한 이점을 갖는 게이트 구조를 갖는 3 차원 메모리 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판 상에 형성된 다결정질 실리콘 활성층; 상기 다결정질 실리콘 활성층 상에 형성된 게이트 절연막; 상기 게이트 절연막을 사이에 두고 상기 다결정질 실리콘 활성층의 적어도 일부와 중첩되는 게이트 도전막; 및 상기 게이트 도전막에 의해 이격된 상기 다결정질 실리콘 활성층의 양 측부들에 접속된 소오스 및 드레인 전극들을 포함하며, 상기 다결정질 실리콘 활성층과 상기 게이트 절연막 사이의 계면 및 실리콘 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션될 수 있다.
일 실시예에서, 상기 박막 트랜지스터는 상기 활성층 상에 순차대로 상기 게이트 절연막 및 게이트 도전막이 형성되는 상부 게이트 구조를 가질 수 있다. 다른 실시예에서, 상기 박막 트랜지스터는 상기 게이트 도전막 상에 순차대로 상기 게이트 절연막 및 상기 활성층이 형성되는 하부 게이트 구조일 수도 있다.
상기 다른 기술적 과제를 해결하기 위한 박막 트랜지스터의 제조 방법은, 기판 상에 다결정질 실리콘 활성층을 형성하는 단계; 상기 다결정질 실리콘 활성층 상에 게이트 절연막을 형성하는 단계; 및 상기 실리콘 활성층 및 상기 게이트 절연막을 포함하는 결과물에 대하여 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리하는 단계를 포함할 수 있다.
상기 또 다른 기술적 과제를 해결하기 위한 3 차원 메모리 소자는, 기판 주면에 수직한 방향으로 연장된 다결정질 실리콘 채널막; 상기 실리콘 채널막 상에 형성된 게이트 절연막; 및 상기 게이트 절연막을 사이에 두고 상기 실리콘 채널막의 적어도 일부와 중첩되는 정보 저장막을 포함하며, 상기 다결정질 실리콘 채널막과 상기 게이트 절연막 사이의 계면 및 실리콘 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션될 수 있다.
또한, 상기 3 차원 메모리 소자의 제조 방법은, 기판 주면에 수직한 방향으로 연장된 다결정질 실리콘 채널막을 형성하는 단계; 상기 실리콘 채널막 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 사이에 두고 상기 실리콘 채널막의 적어도 일부와 중첩되는 정보 저장막을 형성하는 단계; 및 상기 실리콘 활성막과 상기 게이트 절연막 및 정보 저장막을 포함하는 결과물에 대하여 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터는 다결정질 실리콘을 포함하는 활성층과 상기 게이트 절연막 사이의 계면 및 상기 다결정 실리콘의 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션됨으로써, 상기 활성층 자체 및 상기 활성층과 게이트 절연막의 계면 특성이 향상되어 포지티브 바이어스 스트레스에 의한 문턱 전압과 문턱 전압 이하 스윙 특성의 열화가 억제되거나 감소된 동작 내구성 및 신뢰성이 향상된 게이트 구조를 얻을 수 있다.
또한, 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법은, 다결정질 실리콘을 포함하는 활성층 및 게이트 절연막을 포함하는 적층 구조에 대하여 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리하는 단계를 수행함으로써, 전술한 이점을 갖는 게이트 구조를 갖는 박막 트랜지스터를 용이하게 제조할 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 3 차원 메모리 소자는, 기판 주면에 수직한 방향으로 연장된 다결정질 실리콘을 포함하는 채널막과 상기 채널막 상에 형성된 게이트 절연막 사이의 계면 및 상기 다결정질 실리콘의 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션됨으로써, 전술한 이점을 갖는 게이트 구조를 가질 수 있다.
도 1a 및 도 1b는 각각 본 발명의 실시예에 따른 박막 트랜지스터들을 도시하는 단면도이다.
도 2는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 3a는 본 발명의 일 실시예에 따라 10 기압, 400 ℃ 에서 20분 동안 열처리했을 때의 다결정질 실리콘 채널을 가진 소자의 Vg-Id 결과를 나타내는 그래프이다.
도 3b는 본 발명의 일 실시 예에 따라 10 기압, 400 ℃ 에서 20분 동안 열처리했을 때, 열화조건에 대하여 다결정질 실리콘 채널을 가진 소자의 문턱전압 변화량에 대한 결과를 나타내는 그래프이다.
도 4a 및 4b는 본 발명의 다른 실시 예에 따른 3 차원 비휘발성 메모리 소자를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 3a는 본 발명의 일 실시예에 따라 10 기압, 400 ℃ 에서 20분 동안 열처리했을 때의 다결정질 실리콘 채널을 가진 소자의 Vg-Id 결과를 나타내는 그래프이다.
도 3b는 본 발명의 일 실시 예에 따라 10 기압, 400 ℃ 에서 20분 동안 열처리했을 때, 열화조건에 대하여 다결정질 실리콘 채널을 가진 소자의 문턱전압 변화량에 대한 결과를 나타내는 그래프이다.
도 4a 및 4b는 본 발명의 다른 실시 예에 따른 3 차원 비휘발성 메모리 소자를 개략적으로 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것 이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 명세서에서 사용된 "다결정질 실리콘"이라는 용어는 다양한 크기 및 배향을 갖는 실리콘 단결정으로 형성된 복수의 결정립들로 이루어진 실리콘 재료를 지칭한다.
도 1a 및 도 1b는 각각 본 발명의 다양한 실시예에 따른 박막 트랜지스터들(100, 200)을 도시하는 단면도이며, 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 도시하는 순서도이다.
도 1a 를 참조하면, 기판(10) 상에 박막 트랜지스터(100)가 형성된다. 박막 트랜지스터(100)는 활성층(13a), 활성층(13a) 상에 형성된 게이트 절연막(12a), 게이트 절연막(12a)을 사이에 두고 활성층(13a)의 적어도 일부와 중첩되는 게이트 도전막(11a), 및 게이트 도전막(11a)에 의해 이격된 활성층(13a)의 양 측부들에 접속된 소오스 및 드레인 전극들(14a)을 포함한다. 박막 트랜지스터(100)는 활성층(16a)를 기준으로 기판(10)의 반대쪽에 게이트 전극(11a)이 배치되는 상부 게이트 구조의 박막 트랜지스터이다.
일 실시예에서, 기판(10)은 통상의 반도체 제조 공정이 가능한 Si 또는 Ge와 같은 Ⅳ 족 반도체, SiGe와 같은 혼합 반도체, GaAs과 같은 Ⅲ-Ⅴ 족 화합물 반도체, 또는 CdS와 같은 Ⅱ-Ⅳ 족 반도체 재료로 형성될 수 있다. 또는, 3 차원 반도체 소자의 제조를 위해 기판(10)은 박막 트랜지스터(100)가 형성될 영역에 실리콘 산화물과 같은 절연층 또는 패시베이션층이 형성된 하부 구조를 갖는 집적 회로층일 수도 있다. 그러나, 이들은 예시적일 뿐, 본 발명은 이에 제한되지 않는다.
일 실시예에서는, 기판(10) 상에 박막 트랜지스터(100)를 형성하기 전에, 기판(10) 표면의 불순물을 제거하거나, 불순물의 확산 또는 부착 특성을 개선하기 위한 적절한 표면 처리가 수행될 수 있다. 예를 들면, 기판(10)의 표면에 대하여 플라즈마 처리 또는 과산화수소수, 에탄올 및 아세톤과 같은 약액 또는 탈이온화수를 이용한 세정 공정을 통하여 불순물이 제거될 수 있다. 또한, 기판(10)과 박막 트랜지스터(100) 사이에서 발생하는 불순물의 확산이나 부착 특성을 개선하기 위하여, 기판(10) 상에 실리콘 산화막, 금속 산화막 또는 금속 질화막과 같은 부가층(미도시)의 형성 공정이 더 수행될 수도 있다.
도 1a와 함께 도 2를 참조하면, 전술한 바와 같이 준비된 기판(10) 상에, 박막 트랜지스터(100)의 제조를 위해, 기판(10) 상에 다결정질 실리콘을 포함하는 활성층(13a) 및 게이트 절연막(12a)의 적층 구조를 형성한다(S10). 예를 들면, 기판(10) 상에 도전층을 증착하고 이를 패터닝하여 소오스 및 드레인 전극들(14a)이 형성된 기판(10) 상에 활성층(13a)을 증착하고, 이를 패터닝한다. 이후, 활성층(13a)이 형성된 기판(10) 상에 게이트 절연막(12a)을 증착함으로써 상부 게이트 구조를 형성할 수 있다.
활성층(13a)은, 불순물에 의해 도핑된 P 형 또는 N 형 반도체일 수 있으며, 저온 형성이 가능한 비정질 실리콘층을 먼저 증착한 후, 급속 열처리(rapid thermal annealing; RTA) 또는 엑시머 레이저 어닐링과 같은 적합한 후처리를 통하여 다결정질화함으로써 제공될 수 있다. 예를 들면, 저압화학기상증착법(low pressure chemical vapor deposition; LPCVD)을 통해 비정질 실리콘층을 증착한 후, 600 ℃ 내지 800 ℃의 고온에서 급속 열처리하여 결정화하거나, 자기장을 이용하여 상대적으로 저온에서 결정화 가능한 교번 자장 결정화(Alternating Magnetic Field Crystallization) 공정과 같은 고상 결정화법(solid phase crystallization; SPC)을 사용하여 결정화하여 다결정질화할 수 있다.
상기 비정질 실리콘막의 형성은, 상기 저압화학기상증착법 이외에도, 적합한 실리콘 전구체를 이용한 플라즈마강화 화학기상증착법, 레이저 융착법(laser ablation) 또는 스퍼터링법과 같은 기상 증착법 또는 솔겔법(solgel)과 같은 액상법에 의해서 달성될 수도 있다. 상기 비정질 실리콘층의 다결정질화는 전술한 열처리 또는 레이저 어닐링 이외에도 연속 결정립 실리콘법(continuous grain Si; CGS) 또는 금속 유기 수평 결정화(metal induced lateral crystallization; MILC)에 의하여 달성될 수 있다. 또 다른 실시예에서, 기판(10) 상에 고온화학기상증착 또는 적합한 버퍼층을 이용하여 직접 다결정질 실리콘막을 증착할 수도 있다. 이 경우, 비정질 실리콘층의 결정화 공정이 생략될 수 있다.
활성층(13a)과 접하는 게이트 절연막(12a)은 저온 증착 공정이 가능한 플라즈마강화 화학기상증착, 스퍼터링 또는 원자층 증착 공정에 의해 수행될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 게이트 절연막(12a)이 실리콘 산화물인 경우, 활성층(13a)의 열산화를 통해서 게이트 절연막(12a)이 제공될 수도 있다.
게이트 절연막(12a)은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율 갖는 고유전율 재료, 예를 들면, 하프늄(Hf), 이트륨(Y), 알루미늄(Al), 탄탈륨(Ta), 주석(Sn), 타이타늄(Ti), 인듐(In), 가돌리늄(Gd) 및 지르코늄(Zr) 중 어느 하나 또는 이들의 혼합물의 산화물, 질화물 또는 산질화물로 형성될 수 있다. 다른 실시예에서, 게이트 절연막(12a, 12b)은 barium zirconate titanate(BZT) 및 barium strontium titanate(BST)와 같은 강유전체로 형성될 수 있다. 상기 고유전율 재료 또는 강유전체들은 전술한 기상 증착 공정 이외에 원자층 증착에 의해 형성될 수도 있다.
이와 같이, 기판(10) 상에 활성층(13a) 및 게이트 절연막(12a)의 적층 구조(20a)를 형성한 후, 적층 구조(20a)에 대하여 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리 하는 단계(S20)가 수행될 수 있다. 하지만 이에 제한 되는 것은 아니며, 열처리 단계는 후속 공정을 수행한 후에 할 수 있다. 예를 들면, 상기 열처리 단계는 게이트 도전층을 형성하고, 상기 게이트 도전층 상에 산화막 증착 및 활성층과 전기적으로 연결되는 소오스와 드레인 및 게이트와 연결되는 전극을 형성한 후 수행될 수 있다.
상기 열처리 단계(S20)는, 예를 들면, 400 ℃ 내지 450 ℃ 의 온도 범위 내에서 수행될 수 있으며, 챔버 내부의 압력은 5 atm 내지 50 atm 범위 내에서 수행될 수 있으며, 바람직하게는 5 atm 내지 19 atm 의 범위 내이다. 열처리 온도가 400 ℃ 미만에서는 수소의 열분해와 게이트 절연막(12a)을 통한 확산층(13a)까지의 수소의 확산이 이루어지지 않으며, 열처리 온도가 450 ℃ 를 초과하는 경우에는 기판(10) 자체 또는 하지의 소자가 열화되거나 컨택 연결상의 열화가 초래될 수 있다. 또한, 열처리하는 단계(S20)에서, 챔버 내부의 압력이 5 atm 미만인 경우에는 챔버 내부의 수소 밀도가 작아 동일 열처리 온도에서 게이트 절연막(12a)를 통한 수소의 전달 효율이 낮으며, 챔버 내부의 압력이 19 atm을 초과하는 경우에도 가스 분자의 평균자유경로(mean free path)가 감소하여 확산층까지의 수소의 전달 효율이 낮다.
일반적으로 적층 구조(20a) 내의 활성층(13a)과 게이트 절연막(12a)사이의 계면(15a), 및 활성층(13a)의 실리콘 결정립들(16a) 사이의 계면에는 통상적으로 댕글링된 본드(dangled bond)를 갖는 실리콘 원자에 의한 결함이 존재할 수 있으며, 상기 결함은 다결정질 실리콘의 밴드 갭 내의 에너지 레벨을 갖는 딥 트랩을 형성할 수 있다. 상기 딥 트랩은 후술하는 바와 같이 문턱전압 특성 또는 이와 관련된 문턱 전압 이하의 전류 오프 특성을 열화시키는 원인이 될 수 있다. 그러나, 본 발명의 실시예에 따른 열처리 단계(S20)를 통하여, 고압 분위기에서 열적으로 활성화된 수소는 게이트 절연막(12a)을 통하여 확산되어 활성층(13a)까지 도달함으로써 활성층(13a)과 게이트 절연막(12a) 사이의 계면(15a) 및 활성층(13a) 내 실리콘 결정립들(16a) 사이에 존재하는 실리콘의 댕글린된 본드를 패시베이션하여 딥 트랩을 억제 또는 감소시켜 소자의 문턱전압 특성이 열화되는 것을 방지할 수 있다.
다른 실시예로서, 박막 트랜지스터(200)는, 도 1b에 도시된 바와 같이, 게이트 도전막(11b) 상에 순차대로 게이트 절연막(12b) 및 활성층(13b)이 형성되는 하부 게이트 구조를 갖도록 형성될 수 있다. 이 경우, 기판(10) 상에 도전층을 형성하고 이를 패터닝하여 게이트 전극(G)이 형성된 기판 상에, 먼저 게이트 도전막(12b)을 형성하고, 이후 활성층(16b)을 형성하여 하부 게이트 구조를 형성할 수 있다(S10). 이후, 본 발명의 실시예에 따른 열처리 단계(S20)가 수행될 수 있다. 도 1b에 기재된 구성 요소 중 도 1a의 참조 번호와 동일한 참조 번호를 갖는 구성 부재에 관하여는 모순되지 않는 한 전술한 개시 사항을 참조할 수 있다.
도 1a 및 도 1b 에 도시된 박막 트랜지스터들(100, 200)의 구조는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 박막 트랜지스터는 당해 기술분야에 잘 알려진 바와 같이, 이중 게이트 구조를 가질 수도 있으며, 소오스 및 드레인 전극들(14a, 14b)이 게이트 도전막(11a, 11b)이 위치하는 활성층(13a, 13b)의 면과 동일한 면 상에 배치되는 구조를 가질 수도 있다. 또는 소오스, 드레인 전극이 없는 무정션(junctionless 또는 junction free)의 게이트 구조를 가질 수 있다. 본 발명의 실시예에 따르면, 다양한 구조의 박막 트랜지스터들이 갖는 다결정 실리콘의 활성층과 게이트 절연막의 적층 구조 내에서 나타나는 댕글링된 본드에 의한 딥 트랩이 전술한 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리하는 단계(S20)에 의해 효과적으로 억제 또는 개선될 수 있다.
이하에서는, 본 발명의 실시예에 따른 열처리 효과와 과련하여, 다양한 분석 결과를 참조하여 열처리된 적층 구조의 전기적 특성에 대하여 상술한다.
<실험예>
각 샘플들 A 내지 I는 1,000 Å 두께의 습식 성장된 실리콘 산화물(wet oxide) 기판 위에 500 Å 의 비정질 실리콘이 저압 화학기상증착법(low pressure chemical vapor deposition; LPCVD)을 통해 증착되었다. 그 후 다양한 두께를 가진 비정질 실리콘이 LPCVD 방법에 의해 채널 물질로서 증착된 후 solid phase crystallization (SPC) 방법을 사용하여 결정화되었다. 게이트 절연막으로서 80 Å 두께의 SiO2 가 사용되었다. 표 1은 본 발명의 실시예들 및 대조를 위한 비교예들의 게이트 크기, 결정 상태 및 열처리 조건에 관한 것이다.
| 샘플 명 | 게이트 크기 (㎛2) |
상태 | 열처리 조건 | |||
| 온도/시간 | 압력 | 분위기 | ||||
| 실시예 1 | Sample A | 10 x 10 | 결정Si | - | - | - |
| 비교예 1 | Sample B | 10 x 10 | 결정Si | 400/30분 | 1기압 | 95% N2/5% H2 |
| 비교예 2 | Sample C | 10 x 10 | 결정Si | 400/30분 | 10기압 | 100% H2 |
| 실시예 2 | Sample D | 10 x 10 | 다결정Si | - | - | - |
| 비교예 3 | Sample E | 10 x 10 | 다결정Si | 400/30분 | 1기압 | 95% N2/5% H2 |
| 비교예 4 | Sample F | 10 x 10 | 다결정Si | 400/30분 | 10기압 | 100% H2 |
| 실시예 3 | Sample G | 10 x 1 | 다결정Si | - | - | - |
| 비교예 5 | Sample H | 10 x 1 | 다결정Si | 400/30분 | 1기압 | 95% N2/5% H2 |
| 비교예 6 | Sample I | 10 x 1 | 다결정Si | 400/30분 | 10기압 | 100% H2 |
도 3a는 본 발명의 실시예에 따른 수소에 의해 패시베이션된 박막 트랜지스터의 게이트 전압(Vg)-드레인 전류(Id) 특성을 통해 소자의 on/off 특성을 도시하는 그래프이며, 도 3b는 일정 전압을 인가한 후 시간에 따른 문턱 전압의 변화를 통해 소자의 열화 정도를 도시하는 그래프이다.
도 3a를 참조하면, 위 고압 수소 열처리 공정을 적용한 샘플 C의 경우 샘플 A, B 보다 고압 수소 열처리에 의해 결정립의 계면 트랩들이 비활성화 되기 때문에, 활성층 적용한 트랜지스터의 동작 특성이 더 개선되는 것을 확인 할 수 있다. 도 3b를 참조하면, 샘플 F는 샘플 D와 E에 비해 열화 조건에 다른 문턱전압의 변화가 거의 없는 것을 확인 할 수 있다. 이와 같은 동작 특성의 개선은 소자의 활성층 또는 절연막과 활성층의 사이의 계면에 존재하는 딥 트랩이 수소에 의해 패시베이션되었기 때문이다.
도 4a 및 도 4b는 각각 본 발명의 다양한 실시예에 따른 3 차원 메모리 소자들(400, 500)을 도시하는 단면도이다. 도 4a 는 단일 3 차원 메모리 소자(400)의 상세한 단면도이며, 도 4b 는 3 차원 메모리 소자(400)의 어레이(500)의 단면도이다.
도 4a를 참조하면, 기판(30) 상에 3 차원 메모리 소자(400)가 형성된다. 기판(30)은, 전술한 바와 같이, 통상의 반도체 제조 공정이 가능한 Si 또는 Ge와 같은 Ⅳ족 반도체, SiGe와 같은 혼합 반도체, GaAs과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 CdS와 같은 Ⅱ-Ⅳ족 반도체 재료로 형성될 수 있다. 또한, 기판(30)은 소자 분리용 트렌치, 선택 트랜지스터와 같은 스위칭용 트랜지스터 및 배선 구조와 같은 적합한 회로 부재를 포함할 수 있다.
3 차원 메모리 소자(400)는 기판(30) 주면에 수직한 방향으로 연장된 다결정질 실리콘을 포함하는 채널막(31), 채널막(31) 상에 형성된 게이트 절연막(32), 게이트 절연막(32)을 사이에 두고 채널막(31)과 적어도 일부와 중첩되는 정보 저장막(33)을 포함한다. 도 3a에 도시된 필라 형태의 채널막(31)은 그 전체가 다결정질 실리콘으로 형성된 필라 구조를 갖지만, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 기판(30)에 수직한 방향으로 연장된 절연체 필라를 형성한 후, 상기 절연체 필라의 측벽 상에 다결정질 실리콘층을 형성함으로써 튜브 모양의 채널막(31)이 제공될 수도 있다.
채널막(31)과 게이트 절연막(32)의 형성 방법과 관련하여서는 도 1a 내지 도 2를 참조하여 설명한 다결정질 실리콘 및 게이트 절연막의 제조 방법이 참조될 수 있다. 기판(30) 상에 채널막(31) 및 게이트 절연막(32)의 적층 구조(40a)를 형성한 후, 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리 하는 단계(S20)가 수행될 수 있다. 상기 열처리 단계(S20)는, 예를 들면, 400 ℃ 내지 450 ℃ 에서 수행될 수 있으며, 챔버 내부의 압력은 5atm 내지 50 atm 이며, 바람직하게는 5 atm 내지 19 atm 범위 내에서 수행될 수 있다. 실험적으로 챔버 내부의 압력이 5 atm 내지 19 atm 범위 내에서 열처리 단계 중 수소에 의한 패시베이션 효과가 가장 좋은 경향을 보였다.
이후, 채널막(31)에 수직하고, 기판(30)에 평행하게 이격된 복수의 게이트 전극들(34)이 형성된다. 게이트 전극들(34)을 분리하기 위해 게이트 도전막들(34) 사이에 절연막들(35)이 형성될 수 있다. 게이트 도전막들(34)과 채널막(31) 사이에는 정보를 저장하는 정보저장막(33)이 개재될 수 있다. 정보 저장막(33)은 플래시 메모리 구현을 위한 전하 트랩 절연막, 플로팅 게이트, 또는 도전성 나노 도트(conductive nano dot)를 포함할 수 있다. 다른 실시예에서, 정보 저장막(33)은 가변 저항 메모리 구현을 위한 상변화 물질, 저항 변화 물질 또는 자기저항 물질을 포함할 수 있다.
본 발명의 실시예에 따른 3 차원 메모리 소자는, Toshiba 사에 의해 제안된 Pipe-shaped Bit-Cost Scalable (P-BiCS) 구조, 삼성정자 사에 의해 제안된 Terabit Cell Array Transistor (TCAT) 구조 또는 도 4b에 도시된 바와 같이 P-BiCs 구조와 TCAT 구조의 특징이 병합된 구조를 가질 수 있다. 참조 부호 30, 31, 32, 33, 34, 35, 40a로 지시된 구성 부재들은 각각 기판, 채널막, 게이트 절연막, 정보저장막, 게이트 도전막, 절연막, 게이트 적층 구조이다.
상기 P-BiCS 구조는 구조는 비트 라인과 소오스 라인이 모두 적층된 메모리 셀 상부에 배치되어 있으며, 채널층이 기판과 분리되어 있어서, 선택 게이트에 고전압을 인가하여 GIDL(Gate Induced Drain Leakage) 전류를 발생시킴으로써 생성되는 정공을 채널에 주입하는 방식으로 데이터를 소거한다. 상기 TCAT 구조는 채널층이 기판과 직접 접하고 있기 때문에 종래의 NAND 플래시와 같은 방식의 데이터 소거가 가능하다. 전술한 3 차원 메모리 소자들은 예시적이며, 본 발명이 이에 한정되는 것은 아니며, 다른 3 차원 적층 구조의 채널 또는 수직 채널 구조의 반도체 메모리 소자들도 본 발명의 실시예에 포함된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (19)
- 기판 상에 형성된 다결정질 실리콘 활성층;
상기 다결정질 실리콘 활성층 상에 형성된 게이트 절연막;
상기 게이트 절연막을 사이에 두고 상기 다결정질 실리콘 활성층의 적어도 일부와 중첩되는 게이트 도전막; 및
상기 게이트 도전막에 의해 이격된 상기 다결정질 실리콘 활성층의 양 측부들에 접속된 소오스 및 드레인 전극들을 포함하며,
상기 다결정질 실리콘 활성층과 상기 게이트 절연막 사이의 계면 및 실리콘 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션된 박막 트랜지스터. - 제 1 항에 있어서,
상기 박막 트랜지스터는 상기 활성층 상에 순차대로 상기 게이트 절연막 및 게이트 도전막이 형성되는 상부 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 박막 트랜지스터는 상기 게이트 도전막 상에 순차대로 상기 게이트 절연막 및 상기 활성층이 형성되는 하부 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터. - 제 1 항에 있어서,
상기 박막 트랜지스터는 소오스, 드레인 전극이 없는 무정션(junctionless 또는 junction free)의 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 - 제 1 항에 있어서,
상기 게이트 절연막은 실리콘 산화막 (SiO2), 실리콘 질화물 (Si3N4), 하프늄 산화물 (HfO2), 알루미늄 산화물 (Al2O3), 탄탈륨 산화물 (Ta2O5), 티타늄 산화물 (TiO2), 가돌리늄 산화물 (Gd2O3), 지르코늄 산화물 (ZrO2), barium zirconate titanate (BZT), barium strontium titanate (BST) 중 어느 하나 또는 2 이상의 적층 구조를 포함하는 것을 특징으로 하는 박막 트랜지스터. - 기판 상에 다결정질 실리콘 활성층을 형성하는 단계;
상기 다결정질 실리콘 활성층 상에 게이트 절연막을 형성하는 단계; 및
상기 실리콘 활성층 및 상기 게이트 절연막을 포함하는 결과물에 대하여 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법. - 제 6 항에 있어서,
상기 열처리하는 단계는 5 atm 내지 50 atm 압력의 범위 내에서 수행되는 박막 트랜지스터의 제조 방법. - 제 6 항에 있어서,
상기 열처리하는 단계는 5 atm 내지 19 atm 압력의 범위 내에서 수행되는 박막 트랜지스터의 제조 방법. - 제 6 항에 있어서,
상기 열처리하는 단계는 400 ℃ 내지 450 ℃ 의 범위 내에서 수행되는 박막 트랜지스터의 제조 방법. - 제 6 항에 있어서,
게이트 전극 및 소오스·드레인 전극 중 적어도 어느 하나를 형성하는 단계 이후에 상기 열처리하는 단계를 포함하는 박막 트랜지스터의 제조 방법. - 기판 주면에 수직한 방향으로 연장된 다결정질 실리콘 채널막;
상기 실리콘 채널막 상에 형성된 게이트 절연막; 및
상기 게이트 절연막을 사이에 두고 상기 실리콘 채널막의 적어도 일부와 중첩되는 정보 저장막을 포함하며,
상기 다결정질 실리콘 채널막과 상기 게이트 절연막 사이의 계면 및 실리콘 결정립들 사이의 계면 중 적어도 하나에서 수소에 의해 딥 트랩이 패시베이션된 3 차원 메모리 소자. - 제 11 항에 있어서,
상기 3 차원 메모리 소자는 상기 정보 저장막이 플로팅 게이트 전극 또는 전하 트랩층 중 어느 하나인 플래시 메모리 소자를 포함하는 3 차원 메모리 소자. - 제 11 항에 있어서,
상기 3 차원 반도체 소자는, Pipe-shaped Bit-Cost Scalable (P-BiCS), Vertical NAND (V-NAND), Terabit Cell Array Transistor (TCAT) 중 어느 하나 또는 2 이상의 구조를 병합한 메모리 소자를 포함하는 3차원 반도체 소자. - 제 11 항에 있어서,
상기 3차원 반도체 소자는 소오스, 드레인 전극이 없는 무정션(junctionless 또는 junction free)의 게이트 구조를 갖는 메모리 소자를 포함하는 3차원 반도체 소자. - 기판 주면에 수직한 방향으로 연장된 다결정질 실리콘 채널막을 형성하는 단계;
상기 실리콘 채널막 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막을 사이에 두고 상기 실리콘 채널막의 적어도 일부와 중첩되는 정보 저장막을 형성하는 단계; 및
상기 실리콘 활성막과 상기 게이트 절연막 및 정보 저장막을 포함하는 결과물에 대하여 수소, 중수소 또는 이의 혼합 기체의 분위기에서 열처리하는 단계를 포함하는 3차원 비휘발성 반도체 소자의 제조 방법. - 제 15 항에 있어서,
상기 열처리하는 단계는 5 atm 내지 50 atm 압력의 범위 내에서 수행되는 3차원 비휘발성 반도체 소자의 제조 방법. - 제 15 항에 있어서,
상기 열처리하는 단계는 5 atm 내지 19 atm 압력의 범위 내에서 수행되는 3차원 비휘발성 반도체 소자의 제조 방법. - 제 15 항에 있어서,
상기 열처리하는 단계는 400 ℃ 내지 450 ℃ 의 범위 내에서 수행되는 3차원 비휘발성 반도체 소자의 제조 방법. - 제 15 항에 있어서,
상기 정보 저장막 상에 게이트 전극 및 상기 활성막에 대하여 전기적으로 연결되는 소오스·드레인 전극 중 적어도 어느 하나를 형성하는 단계 이후에 상기 열처리하는 단계를 포함하는 3차원 비휘발성 반도체 소자의 제조 방법.
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| CN108389862A (zh) * | 2017-02-03 | 2018-08-10 | 株式会社Hpsp | 三维闪存器件的制造方法 |
-
2014
- 2014-06-12 KR KR1020140071431A patent/KR20150142474A/ko not_active Application Discontinuation
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| TWI710121B (zh) * | 2017-02-03 | 2020-11-11 | 南韓商Ｈｐｓｐ有限公司 | 三維快閃記憶體裝置的製造方法 |
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