KR20170085934A - 비휘발성 메모리 소자 및 이의 제조방법 - Google Patents

비휘발성 메모리 소자 및 이의 제조방법 Download PDF

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KR20170085934A
KR20170085934A KR1020160071697A KR20160071697A KR20170085934A KR 20170085934 A KR20170085934 A KR 20170085934A KR 1020160071697 A KR1020160071697 A KR 1020160071697A KR 20160071697 A KR20160071697 A KR 20160071697A KR 20170085934 A KR20170085934 A KR 20170085934A
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김은규
박성재
추동일
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한양대학교 산학협력단
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Abstract

비휘발성 메모리 소자 및 그 제조방법을 제공한다. 비휘발성 메모리 소자는 기판과, 기판 상에 배치되고 이차원 층상 반도체 물질을 포함하는 채널층과, 채널층 상에 배치되는 터널 절연막과, 터널 절연막 상에 배치되는 부유 게이트와, 채널층에 각각 전기적으로 연결되고 터널 절연막에 이격되게 배치되며 서로 간에 이격되는 소스 전극 및 드레인 전극과, 부유 게이트, 소스 전극 및 드레인 전극 상에 배치되는 제어 절연막과, 제어 절연막 상에 배치되는 제어 게이트를 포함한다. 이에 따라, 크기가 감소된 비휘발성 메모리 소자를 제공할 수 있다.

Description

비휘발성 메모리 소자 및 이의 제조방법{NONVOLATILE MEMORY ELEMENT AND METHOD OF FABRICATING THE SAME}
본 발명은 비휘발성 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 구체적으로 초소형 크기를 갖는 비휘발성 메모리 소자 및 이의 제조방법에 관한 것이다.
반도체 메모리는 휘발성 메모리 및 비휘발성 메모리로 분류될 수 있다. 휘발성 메모리로서 많이 사용되는 DRAM(dynamic random-access-memory)은 외부로부터의 전원 공급이 차단되는 경우 그에 저장된 데이터가 소거된다. 이에 반해, 비휘발성 메모리로서 많이 사용되는 Flash EEPROM(electrically erasable/programmable read-only memory)은 그에 저장되어 있는 데이터를 비교적 오랫동안 유지할 수 있다.
플래시 메모리에서 데이터를 저장하는 최소 단위인 셀(cell)은 전하를 부유 게이트에 저장하거나 소거하는 방식으로 데이터를 기록한다. 이때, 셀의 동작은 전하를 부유 게이트에 저장/소거하는 방식에 따라 Fowler-Nordheim 터널링, Direct 터널링, 채널 열전자 주입(channel hot-electron injection), 기판 열전자 주입(substrate hot-electron injection), 소스 측 주입 (source-side injection) 등으로 구분될 수 있다. 이에 따라, 셀을 구성하는 트랜지스터는 부유 게이트에 주입된 전하의 유무에 따라 문턱전압이 변화하며, 저장된 데이터(비트 정보)를 읽는 동작 시, 이렇게 변화된 문턱전압에 의해 소스 전극 및 드레인 전극 사이에 흐르는 전류의 양이 달라질 수 있다.
일반적으로, 플래시 메모리의 셀은, 실리콘 기판 상에 터널 절연막/부유 게이트/제어 절연막을 적층시켜 구현된다. 이때, 부유 게이트로서 주로 폴리실리콘 또는 실리콘 질화물이 사용된다. 최근에는 대한민국 특허공개공보 제10-2006-0070886호와 같이, 부유 게이트로서 폴리실리콘 대신에 금속 나노입자 또는 반도체 나노입자를 이용한 메모리 소자도 개발되고 있다. 이처럼 나노입자들을 사용하는 플래시 메모리는 나노 플로팅 게이트 메모리(nano floating gate memory, NFGM)로 불린다.
한편, 스마트폰, 스마트 워치(watch), 태블릿 컴퓨터 등 다양한 디지털 기기가 개발됨에 따라, 대용량의 영상, 음성 등의 정보를 저장하기 위한 고집적도 비휘발성 메모리에 대한 수요가 증가하고 있다. 이러한 수요에 맞추어, MOSFET(metal-oxide-semiconductor field-effect transistor) 관련 기술은 스케일 다운(scaling-down) 기법을 통해 고집적도 집적회로를 구현해가고 있다. 이에 반해, 하나의 트랜지스터가 하나의 비트 정보(또는 바이트 정보)를 저장하는 플래시 메모리는 MOSFET 관련 메모리 소자와 다르게 초소형화된 크기를 구현하기 어려운 실정이다. 또한 나노 플로팅 게이트 메모리의 경우, 전하를 저장하기 위해 절연체에 삽입되는 나노입자가 절연체 내에 균일하게 분포되지 않는 단점이 있다.
KR 10-2006-0070886 A1
본 발명이 이루고자 하는 기술적 과제는 초소형 크기를 갖는 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 제조방법을 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명은 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는 기판과, 상기 기판 상에 배치되고 이차원 층상 반도체 물질을 포함하는 채널층과, 상기 채널층 상에 배치되는 터널 절연막과, 상기 터널 절연막 상에 배치되는 부유 게이트와, 상기 채널층에 각각 전기적으로 연결되고 상기 터널 절연막에 이격되게 배치되며, 서로 간에 이격되는 소스 전극 및 드레인 전극과, 상기 부유 게이트, 소스 전극 및 드레인 전극 상에 배치되는 제어 절연막과, 상기 제어 절연막 상에 배치되는 제어 게이트를 포함한다.
상기 이차원 층상 반도체 물질은, 공유 결합으로 인해 평면 형태로 안정화된 복수의 층상 구조들이 상기 공유 결합보다 상대적으로 약한 반데르발스 힘에 의해 서로 적층되는 반데르발스 헤테로구조를 가질 수 있다.
상기 이차원 층상 반도체 물질은 칼코게나이드 화합물을 포함할 수 있다.
상기 칼코게나이드 화합물은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, HfS2, HfSe2, ZrS2, ZrSe2, SnS2, SnSe2, SnS, SnSe, SnTe, ReS2, ReSe2, TaSe2, GaS, GaSe, GaTe, InS, InSe, GeS, GeSe 및 GeTe로 이루어진 군으로부터 선택되는 화합물일 수 있다.
상기 부유 게이트는 반데르발스 헤테로구조를 갖는 이차원 층상 금속 또는 그래핀을 포함할 수 있다.
상기 이차원 층상 금속은 HfTe2, TiS2, TiSe2, TiTe2, TaS2, TaSe2, TaTe2, NbS2, NbSe2, InTe, PtSe2, FeSe 및 FeTe로 이루어진 군으로부터 선택되는 화합물일 수 있다.
상기 터널 절연막은 반데르발스 헤테로구조를 갖는 이차원 층상 절연 물질을 포함할 수 있다.
상기 이차원 층상 절연 물질은 hBN, Ca(OH)2 및 Mg(OH)2로 이루어진 군으로부터 선택된 화합물일 수 있다.
상기 제어 절연막은 hBN, Ca(OH)2, Mg(OH)2, SiO2, HfO2 및 Al2O3로 이루어진 군으로부터 선택된 화합물을 포함할 수 있다.
상기 제어 절연막은 상기 터널 절연막보다 큰 두께를 가질 수 있다.
상기 채널층의 두께는 1 nm 내지 20 nm일 수 있다.
상기 터널 절연막의 두께는 3 nm 내지 50 nm일 수 있다.
상술한 다른 기술적 과제를 달성하기 위한 본 발명은 비휘발성 메모리 소자의 제조방법을 제공한다. 상기 제조방법은, 기판 상에 이차원 층상 반도체 물질을 포함하는 채널층을 형성한다. 상기 채널층 상에 터널 절연막을 형성한다. 상기 터널 절연막 상에 부유 게이트를 형성한다. 상기 채널층 상에서 상기 터널 절연막에 이격되게 배치되고, 서로 간에 이격되는 소스 전극 및 드레인 전극을 형성한다. 상기 부유 게이트, 소스 전극 및 드레인 전극 상에 제어 절연막을 형성한다. 상기 제어 절연막 상에 제어 게이트를 형성한다.
상기 이차원 층상 반도체 물질은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, HfS2, HfSe2, ZrS2, ZrSe2, SnS2, SnSe2, SnS, SnSe, SnTe, ReS2, ReSe2, TaSe2, GaS, GaSe, GaTe, InS, InSe, GeS, GeSe 및 GeTe로 이루어진 군으로부터 선택되는 화합물일 수 있다.
상기 부유 게이트는 HfTe2, TiS2, TiSe2, TiTe2, TaS2, TaSe2, TaTe2, NbS2, NbSe2, InTe, PtSe2, FeSe 및 FeTe로 이루어진 군으로부터 선택되는 화합물 또는 그래핀을 포함할 수 있다.
상기 터널 절연막은 hBN, Ca(OH)2 및 Mg(OH)2로 이루어진 군으로부터 선택된 화합물을 포함할 수 있다.
상기 제어 절연막은 hBN, Ca(OH)2, Mg(OH)2, SiO2, HfO2 및 Al2O3로 이루어진 군으로부터 선택된 화합물을 포함할 수 있다.
상술한 본 발명에 따르면, 비휘발성 메모리 소자의 채널층으로서 이차원 층상 반도체 물질을 사용하고, 부유 게이트로서 이차원 층상 금속 또는 그래핀을 사용하며, 터널 절연막으로서 이차원 층상 절연 물질을 사용함으로써, 채널층의 두께를 20 nm 이하로 형성할 수 있고, 터널 절연막의 두께를 50 nm 이하로 형성할 수 있으며, 이에 따라 비휘발성 메모리 소자의 크기를 초소형화할 수 있다.
또한, 단채널 효과(short channel effect)에 민감하지 않은 이차원 층상 반도체 물질을 채널층으로 사용함으로써, 비휘발성 메모리 소자의 크기가 감소하더라도 메모리 소자의 성능이 유지될 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시한 사시도 및 부분 단면도이다.
도 4a 내지 도 4e는 도 3의 비휘발성 메모리 소자의 제조방법을 도시한 단면도 및 확대도들이다.
도 5는 도 3의 비휘발성 메모리 소자를 확대한 사시도이다.
도 6은 도 4의 비휘발성 메모리 소자를 확대한 부분 단면도이다.
도 7은 도 3의 비휘발성 메모리 소자의 전기적 특성을 도시한 I-V 그래프이다.
도 8은 도 3의 비휘발성 메모리 소자의 시간에 따른 문턱전압의 변화를 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 비휘발성 메모리 소자는 기판(10), 채널층(20), 터널 절연막(40), 부유 게이트(50), 소스 전극(30a), 드레인 전극(30b), 제어 절연막(60) 및 제어 게이트(70)를 포함한다.
기판(10)은 채널층(20), 터널 절연막(40), 게이트(50, 70), 소스/드레인 전극(30a/30b)이 배치되는 기판으로서, 실리콘 기판, SOI(silicon on insulator) 기판 등을 포함하지만 이에 한정되지는 않는다. 예를 들어, 기판(10)이 SOI 기판인 경우, 베이스 기판(11), 절연막(미도시) 및 실리콘 층(13)을 포함할 수 있다.
채널층(20)은 이차원 층상 반도체 물질을 포함할 수 있다. 이차원 층상 반도체 물질이란, 반데르발스(van der Waals) 헤테로구조를 가지며 반도체 성질을 갖는 물질이다. 반데르발스 헤테로구조는, 강한 공유 결합으로 인해 2차원(2D) 평면 형태로 안정화된 복수의 층상 구조들이, 공유 결합에 비해 상대적으로 약한 반데르발스 힘(또는 반데르발스 유사 힘)에 의해 적층되는 구조를 말한다. 본 실시예에 따른 비휘발성 메모리 소자의 채널층(20)에 사용될 수 있는 이차원 층상 반도체 물질은, 칼코게나이드 화합물을 포함할 수 있다. 예를 들어, 채널층(20)은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, HfS2, HfSe2, ZrS2, ZrSe2, SnS2, SnSe2, SnS, SnSe, SnTe, ReS2, ReSe2, TaSe2, GaS, GaSe, GaTe, InS, InSe, GeS, GeSe, GeTe 등을 포함할 수 있다. 예를 들어, WS2는 벌크 상태에서 밴드 갭 에너지가 1.3 eV인 간접 밴드갭 반도체로서, 다른 전이금속 칼코게나이드 화합물에 비해 유효 질량이 작고, 열적 안정도 및 화학적 안정도가 높다. 또한, 터널링을 통해 전하가 누설되는 상태가 가용하지 않으므로 전하가 안정하게 유지될 수 있다. 이러한 이차원 층상 반도체 물질은 단층으로 또는 여러 층이 적층된 형태로 채널층(20)에 포함될 수 있다. 이 경우, 채널층(20)의 두께는 수 개의 원자 두께 단위로서, 약 1 nm 내지 20 nm일 수 있다. 채널층(20)으로서 상술한 칼코게나이드 화합물을 포함하는 이차원 층상 반도체 물질이 사용되는 경우, 짧은 채널의 작은 길이 변화가 문턱전압을 크게 변경시키는 단채널 효과에 민감하지 않은 채널층을 구현할 수 있다. 따라서, 이러한 채널층을 사용함으로써 두께 및 길이가 크게 감소된 비휘발성 메모리 소자를 구현할 수 있다.
터널 절연막(40)은 채널층(20) 상에 배치될 수 있다. 터널 절연막(40)은 부유 게이트(50)와 채널층(20) 사이에 배치되어, 이들을 절연시킨다. 터널 절연막(40)에서는 상기 부유 게이트(50)와 채널층(20) 사이의 터널링 효과에 따라 전하 운반자가 이동될 수 있다. 본 실시예에서, 터널 절연막(40) 또한 이차원 층상 구조를 가질 수 있다. 구체적으로, 터널 절연막(40)은 이차원 층상 절연 물질을 포함할 수 있다. 즉, 터널 절연막(40)은 반데르발스 헤테로구조를 가지는 절연 물질을 포함할 수 있다. 예를 들어, 터널 절연막(40)은 hBN(hexagonal boron nitride), Ca(OH)2, Mg(OH)2 등의 이차원 층상 물질을 포함할 수 있다. 예를 들어, hBN은 핀홀이 없는 완전한 절연 물질로서, 약 3 내지 4의 유전 상수를 갖고, 약 8 MV/cm의 절연 파괴 강도를 갖는다. 이처럼 터널 절연막(40)이 상술한 이차원 층상 물질을 포함하는 경우, 약 3 nm 내지 50 nm의 두께를 가질 수 있다.
소스 전극(30a) 및 드레인 전극(30b)은 각각, 채널층(20)에 전기적으로 연결되도록 배치될 수 있다. 또한, 소스 전극(30a) 및 드레인 전극(30b)은 서로 이격되어 배치될 수 있다. 실시예에 따라, 소스 전극(30a) 및 드레인 전극(30b)은 도 1에서와 같이 채널층(20) 상에 형성되어 터널 절연막(40)으로부터 이격되거나, 도 1과 달리 터널 절연막(40) 상에 형성되어 터널 절연막(40)에 접할 수 있다. 상기 소스 전극(30a) 및 드레인 전극(30b)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 소스 전극(30a) 및 드레인 전극(30b)은 Ti/Au의 적층된 구조를 가질 수 있다. 다만, 소스 전극(30a), 드레인 전극(30b)에 포함되는 물질이 이에 한정되는 것은 아니며, 예를 들어, Al, Ti, Sc, Cr, Cu, Fe, Zn, Pd, Mo, Ag, In, Au, Pt, W 등의 금속을 포함할 수 있다. 또한, 소스 전극(30a) 및 드레인 전극(30b)이 반드시 동일한 물질을 포함할 필요는 없으며, 서로 다른 물질을 포함하거나 서로 다른 적층 구조를 포함할 수도 있다.
부유 게이트(50)는 터널 절연막(40)에 의해 채널층(20)과 절연될 수 있다. 부유 게이트(50)는 터널 절연막(40) 및 채널층(20) 사이에서 전자의 트랩 및 디-트랩(detrap)을 위한 포텐셜 우물을 제공할 수 있다. 본 실시예에서, 부유 게이트(50)는 이차원 층상 금속 또는 다층 그래핀을 포함할 수 있다. 이때, 이차원 층상 금속은 반데르발스 헤테로구조를 갖는 금속 화합물이다. 예를 들어, 이차원 층상 금속은 HfTe2, TiS2, TiSe2, TiTe2, TaS2, TaSe2, TaTe2, NbS2, NbSe2, InTe, PtSe2, FeSe, FeTe 등으로부터 선택된 화합물일 수 있다. 또는, 부유 게이트(50)는 그래핀을 포함할 수 있다. 부유 게이트(50)가 그래핀을 포함하는 경우, 특정한 전하 운반자의 저장 밀도 하에서 페르미 레벨의 쉬프트가 더 작기 때문에, 단일 층보다는 여러 층이 적층된 다층(multi-layered) 형태의 그래핀을 포함하는 것이 바람직하다.
제어 절연막(60)은 부유 게이트(50) 및 제어 게이트(70)를 절연시킬 수 있다. 제어 절연막(60)은 터널 절연막(40)과 동일한 재질을 포함할 수 있다. 예를 들어, 제어 절연막(60)은 hBN, Ca(OH)2, Mg(OH)2 등을 포함할 수 있다. 또는, 제어 절연막(60)은 SiO2, HfO2, Al2O3 등을 포함할 수도 있다. 제어 절연막(60)은 부유 게이트(50) 및 제어 게이트(70)를 보다 잘 절연시킬 수 있도록, 터널 절연막(40)에 비해 큰 두께를 가질 수 있다. 예를 들어, 제어 절연막(60)의 두께는 약 30 내지 100 nm일 수 있다.
제어 게이트(70)는 제어 절연막(60) 상에 배치될 수 있다. 제어 게이트(70)는 채널층(20)의 전도도 및 프로그램/소거 상태를 제어하도록 구성될 수 있다. 제어 게이트(70)는 소스/드레인 전극들(30a, 30b)과 마찬가지로, Al, Ti, Sc, Cr, Cu, Fe, Zn, Pd, Mo, Ag, In, Au, Pt, W 등의 금속을 포함할 수 있다. 또는, 제어 게이트(70)는 불순물로 도핑된 실리콘을 포함할 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 단면도들이다.
도 2a를 참조하면, 기판(10) 상에 채널층(20)을 형성한다. 채널층(20)은 물리적 기상 증착(physical vapor deposition, PVD), 화학적 기상 증착(chemical vapor deposition, CVD), 기계적 박리(mechanical transfer) 방법 등에 의해 형성될 수 있다. 예를 들어, 채널층(20)이 상술한 이차원 층상 반도체 물질을 포함하는 경우, 접착 테이프를 이용한 기계적 박리 방법에 의해 채널층(20)을 형성할 수 있다. 구체적으로, 벌크 형태의 이차원 층상 반도체 물질에 접착 테이프를 접착시켜, 벌크 형태의 이차원 층상 반도체 물질로부터 기계적으로 박리된 피스(piece)를 상기 접착 테이프로 전사시킬 수 있다. 이어서, 상기 접착 테이프보다 낮은 접착력을 가진 고분자 소재(예컨대, PDMS(폴리디메틸실록산))를 상기 피스가 접착된 접착 테이프에 접착하여 상기 피스를 상기 고분자 소재로 전사한 다음, 다시 고분자 소재에 전사된 피스를 기판(10) 상에 전사시키는 방법으로 채널층(20)을 형성할 수 있다. 이 경우, 상기 고분자 소재에 전사된 피스를 기판(10) 상에 전사시킬 때 소정의 열을 제공하여 상기 피스가 기판(10)으로 더 잘 전사되도록 할 수 있다. 이처럼, 이차원 층상 반도체 물질이 채널층(20)으로 형성됨에 따라, 채널층(20)의 두께가 통상적인 비휘발성 메모리 소자의 채널층에 비해 얇아질 수 있다. 예를 들어, 채널층(20)은 수 원자층 단위의 두께를 가질 수 있다. 구체적으로, 채널층(20)은 약 1 내지 20 nm의 두께를 가질 수 있다.
도 2b를 참조하면, 채널층(20)이 형성된 기판(10) 상에, 소스 전극(30a) 및 드레인 전극(30b)을 형성한다. 소스 전극(30a) 및 드레인 전극(30b)은 포토리소그래피 등의 방법으로 채널층(20) 상에서 패터닝될 수 있다. 소스/드레인 전극(30a, 30b)은 각각 단일한 금속 재질을 포함하거나, 복수의 금속 재질이 순차적으로 적층된 다층 구조를 갖거나, 복수의 금속이 조합된 합금 재질을 포함하는 등 다양한 재질 및 구조를 포함할 수 있다. 예를 들어, 소스/드레인 전극(30a, 30b)은 Ti층 위에 적층된 Au층을 포함하는 이중층 구조를 가질 수 있다. 다만, 이는 예시적인 것으로서, 소스/드레인 전극들(30a, 30b)은 전술한 바와 같이, 이와 다른 금속들을 포함할 수도 있다.
도 2c를 참조하면, 채널층(20) 상에 터널 절연막(40) 및 부유 게이트(50)를 형성한다. 터널 절연막(40) 및/또는 부유 게이트(50)는 이차원 층상 물질을 포함할 수 있다. 이 경우, 채널층(20)을 형성할 때와 마찬가지로, 물리적 증착, 화학적 증착, 기계적 박리 방법 등 다양한 방법에 의해 터널 절연막(40) 및/또는 부유 게이트(50)가 형성될 수 있다. 이에 따라, 터널 절연막(40) 및 부유 게이트(50) 또한, 얇은 두께를 가질 수 있다. 예를 들어, 터널 절연막(40)은 약 3 내지 50 nm의 두께를 가질 수 있다.
도 2d를 참조하면, 부유 게이트(50)가 형성된 기판 상에 제어 절연막(60)을 형성한다. 제어 절연막(60)은 예를 들어, 터널 절연막(40)보다 큰 두께를 갖도록 형성될 수 있다. 제어 절연막(60)은 상술한 이차원 층상 절연 물질을 포함할 수 있으며, 또는 실리콘 산화막, HfO2, Al2O3 등을 포함할 수 있다.
도 2e를 참조하면, 제어 절연막(60)이 형성된 기판 상에 제어 게이트(70)를 형성한다. 제어 게이트(70)는 소스/드레인 전극들(30a, 30b)과 동일한 재질을 포함하거나 또는 그와 다른 재질을 포함할 수 있다. 예를 들어, 제어 게이트(70)는 불순물로 도핑된 실리콘을 포함할 수 있으나, 제어 게이트(70)의 재질이 이에 한정되는 것은 아니다.
<제조예>
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시한 사시도 및 부분 단면도이다. 도 4a 내지 도 4e는 도 3의 비휘발성 메모리 소자의 제조방법을 도시한 단면도 및 확대도들이다.
도 3, 도 4a 내지 도 4e를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 도 1에 도시된 비휘발성 메모리 소자와 적층 순서가 다를 수 있다. 구체적으로, 비휘발성 메모리 소자는 기판 상에 제어 게이트, 제어 절연막, 부유 게이트, 터널 절연막 및 채널층의 순서로 적층될 수 있다.
본 예시에서, 비휘발성 메모리 소자는 제어 게이트로서 축퇴(degenerate) 도핑된 n+-Si를 포함한다.
상기 제어 게이트 상에는 제어 절연막으로서 실리콘 산화막이 형성된다. 본 예시에서, 실리콘 산화막은 약 280 nm의 두께로 제어 게이트 상에 형성되었다.
도 4a를 참조하면, 상기 제어 절연막 상에 부유 게이트로서 다층 그래핀(multi-layered graphene, MGr)이 형성된다. 다층 그래핀은 다층의 그래핀 나노시트를 기계적 박리 방법에 의해 상기 제어 절연막 상에 약 10 nm 두께로 전사하여 형성되었다.
도 4b를 참조하면, 상기 부유 게이트 상에 터널 절연막으로서 다층의 hBN(hexagonal boron nitride)가 형성된다. hBN은 상기 다층 그래핀과 비슷하게, 기계적 박리 방법에 의해 약 12.7 nm의 두께를 갖도록 MGr 상에 형성되었다.
도 4c 및 도 4d를 참조하면, 상기 hBN이 형성된 기판 상에 상기 hBN 및 MGr에 부분적으로 중첩하도록 포토레지스트를 형성하고, 포토리소그래피 공정을 사용하여, Ti/Au/Ti(20 nm/50 nm/20 nm)의 삼중층 구조를 갖는 소스 전극 및 드레인 전극이 형성되었다. 소스 전극 및 드레인 전극은 소스/드레인 전극들과 채널층 사이, 또는 소스/드레인 전극들과 터널 절연막 사이의 콘택 저항을 낮추기 위해 다층 구조로 형성되었다.
도 4e를 참조하면, 상기 소스 전극 및 드레인 전극의 측면들에 접하도록 상기 터널 절연막 상에 채널층으로서 다층 WS2가 형성된다. WS2는 부유 게이트 및 터널 절연막과 비슷하게, 기계적 박리 방법에 의해 약 17.1 nm의 두께를 갖도록 형성되었다.
도 5는 도 3의 비휘발성 메모리 소자를 확대한 사시도이고, 도 6은 도 4의 비휘발성 메모리 소자를 확대한 부분 단면도이다.
도 5에서는, 도 3의 적층 구조를 갖는 비휘발성 메모리 소자가 리드 선에 의해 전기적으로 연결되었다. 도 5의 좌측 상단에는 배선 연결되기 전에 hBN 피스(piece)에 의해 둘러싸인 다층 그래핀(삼각 형상)이 도시되었다. 도 5의 스케일 바는 50 마이크로미터를 나타낸다.
도 6을 참조하면, 부유 게이트/터널 절연막/채널층을 형성하는 MGr/hBN/WS2의 단면을 도시한 고해상도 투과 전자 현미경(HRTEM) 이미지가 도시되었다. 도 6의 아래에 표시된 비정규화된 강도(intensity) 프로파일은, TEM 이미지 중 각 층의 하부에 위치된 흰색 바에 대응하는 강도를 나타낸다. 이로부터 MGr/hBN/WS2 각각이, 이차원 층상 물질들의 적층 구조를 가지는 것을 확인할 수 있다.
도 7은 도 3의 비휘발성 메모리 소자의 전기적 특성을 도시한 I-V 그래프이다.
도 7을 참조하면, 제어 게이트에 인가되는 전압(VCG)에 따른 소스-드레인 전류(IDS)의 이력 곡선이 도시된다. 소스-드레인에 100 mV의 전압이 인가된 경우, 제어 게이트의 전압이 -25 V로부터 +25 V로 변할 때(positive sweep)와, +25 V로부터 -25 V로 변할 때(negative sweep)의 동작 전압폭(memory window)(문턱전압의 변위)은 약 20 V로 크게 나타났다. 또한, 프로그램/소거 동작 시 전류비는 103을 초과하는 것으로 나타났다.
도 8은 도 3의 비휘발성 메모리 소자의 시간에 따른 문턱전압의 변화를 도시한 그래프이다.
도 8을 참조하면, 본 예시에 따른 비휘발성 메모리 소자의 시간에 따른 전하 유지(retention) 특성이 도시되었다. 본 예시에서, 비휘발성 메모리 소자의 제어 게이트에는, 온-상태에 대응하는 소거 전압 펄스가 100 밀리초 동안 -20 V로 인가되었으며, 오프-상태에 대응하는 프로그램 전압 펄스가 100 밀리초 동안 +20 V로 인가되었다. 본 예시에서, 프로그램 동작 시 문턱전압은 약 +1 V이고, 소거 동작 시 문턱전압은 약 -6 V이며, 프로그램-소거 동작에 따른 전하의 손실은 10년 후에 약 13%인 것으로 나타났다. 따라서, 본 발명에 따른 비휘발성 메모리 소자의 전하 유지 특성이 매우 우수한 것으로 확인되었다.
상기와 같이, 본 발명에 따르면, 비휘발성 메모리 소자의 채널층으로서 이차원 층상 반도체 물질을 사용하고, 부유 게이트로서 이차원 층상 금속 또는 그래핀을 사용하며, 터널 절연막으로서 이차원 층상 절연 물질을 사용함으로써, 채널층의 두께를 20 nm 이하로 형성할 수 있고, 터널 절연막의 두께를 50 nm 이하로 형성할 수 있으며, 이에 따라 비휘발성 메모리 소자의 크기를 초소형화할 수 있다.
또한, 단채널 효과(short channel effect)에 민감하지 않은 이차원 층상 반도체 물질을 채널층으로 사용함으로써, 비휘발성 메모리 소자의 크기가 감소하더라도 메모리 소자의 성능이 유지될 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 기판 11: 베이스 기판
13: 실리콘 층 20: 채널층
30a: 소스 전극 30b: 드레인 전극
40: 터널 절연막 50: 부유 게이트
60: 제어 절연막 70: 제어 게이트

Claims (17)

  1. 기판;
    상기 기판 상에 배치되고 이차원 층상 반도체 물질을 포함하는 채널층;
    상기 채널층 상에 배치되는 터널 절연막;
    상기 터널 절연막 상에 배치되는 부유 게이트;
    상기 채널층에 각각 전기적으로 연결되고 상기 터널 절연막에 이격되게 배치되며, 서로 간에 이격되는 소스 전극 및 드레인 전극;
    상기 부유 게이트, 소스 전극 및 드레인 전극 상에 배치되는 제어 절연막; 및
    상기 제어 절연막 상에 배치되는 제어 게이트를 포함하는, 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 이차원 층상 반도체 물질은, 공유 결합으로 인해 평면 형태로 안정화된 복수의 층상 구조들이 상기 공유 결합보다 상대적으로 약한 반데르발스 힘에 의해 서로 적층되는 반데르발스 헤테로구조를 갖는, 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 이차원 층상 반도체 물질은 칼코게나이드 화합물을 포함하는, 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 칼코게나이드 화합물은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, HfS2, HfSe2, ZrS2, ZrSe2, SnS2, SnSe2, SnS, SnSe, SnTe, ReS2, ReSe2, TaSe2, GaS, GaSe, GaTe, InS, InSe, GeS, GeSe 및 GeTe로 이루어진 군으로부터 선택되는 화합물인, 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 부유 게이트는 반데르발스 헤테로구조를 갖는 이차원 층상 금속 또는 그래핀을 포함하는, 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    상기 이차원 층상 금속은 HfTe2, TiS2, TiSe2, TiTe2, TaS2, TaSe2, TaTe2, NbS2, NbSe2, InTe, PtSe2, FeSe 및 FeTe로 이루어진 군으로부터 선택되는 화합물인, 비휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 터널 절연막은 반데르발스 헤테로구조를 갖는 이차원 층상 절연 물질을 포함하는, 비휘발성 메모리 소자.
  8. 제7항에 있어서,
    상기 이차원 층상 절연 물질은 hBN, Ca(OH)2 및 Mg(OH)2로 이루어진 군으로부터 선택된 화합물인, 비휘발성 메모리 소자.
  9. 제1항에 있어서,
    상기 제어 절연막은 hBN, Ca(OH)2, Mg(OH)2, SiO2, HfO2 및 Al2O3로 이루어진 군으로부터 선택된 화합물을 포함하는, 비휘발성 메모리 소자.
  10. 제9항에 있어서,
    상기 제어 절연막은 상기 터널 절연막보다 큰 두께를 가지는, 비휘발성 메모리 소자.
  11. 제1항에 있어서,
    상기 채널층의 두께는 1 nm 내지 20 nm인, 비휘발성 메모리 소자.
  12. 제1항에 있어서,
    상기 터널 절연막의 두께는 3 nm 내지 50 nm인, 비휘발성 메모리 소자.
  13. 기판 상에 이차원 층상 반도체 물질을 포함하는 채널층을 형성하는 단계;
    상기 채널층 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 부유 게이트를 형성하는 단계;
    상기 채널층 상에서 상기 터널 절연막에 이격되게 배치되고, 서로 간에 이격되는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 부유 게이트, 소스 전극 및 드레인 전극 상에 제어 절연막을 형성하는 단계; 및
    상기 제어 절연막 상에 제어 게이트를 형성하는 단계를 포함하는, 비휘발성 메모리 소자의 제조방법.
  14. 제13항에 있어서,
    상기 이차원 층상 반도체 물질은 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, HfS2, HfSe2, ZrS2, ZrSe2, SnS2, SnSe2, SnS, SnSe, SnTe, ReS2, ReSe2, TaSe2, GaS, GaSe, GaTe, InS, InSe, GeS, GeSe 및 GeTe로 이루어진 군으로부터 선택되는 화합물인, 비휘발성 메모리 소자의 제조방법.
  15. 제13항에 있어서,
    상기 부유 게이트는 HfTe2, TiS2, TiSe2, TiTe2, TaS2, TaSe2, TaTe2, NbS2, NbSe2, InTe, PtSe2, FeSe 및 FeTe로 이루어진 군으로부터 선택되는 화합물 또는 그래핀을 포함하는, 비휘발성 메모리 소자의 제조방법.
  16. 제13항에 있어서,
    상기 터널 절연막은 hBN, Ca(OH)2 및 Mg(OH)2로 이루어진 군으로부터 선택된 화합물을 포함하는, 비휘발성 메모리 소자의 제조방법.
  17. 제13항에 있어서,
    상기 제어 절연막은 hBN, Ca(OH)2, Mg(OH)2, SiO2, HfO2 및 Al2O3로 이루어진 군으로부터 선택된 화합물을 포함하는, 비휘발성 메모리 소자의 제조방법.
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