CN111725326A - 一种基于二维材料的非易失存储器及其操作方法 - Google Patents
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- 239000000463 material Substances 0.000 title claims abstract description 90
- 230000015654 memory Effects 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000003475 lamination Methods 0.000 claims abstract description 21
- 230000005641 tunneling Effects 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 119
- 229910052582 BN Inorganic materials 0.000 claims description 21
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 21
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 19
- 229910021389 graphene Inorganic materials 0.000 claims description 19
- 239000011810 insulating material Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 17
- 238000010494 dissociation reaction Methods 0.000 claims description 15
- 230000005593 dissociations Effects 0.000 claims description 15
- 239000002356 single layer Substances 0.000 claims description 14
- 239000007769 metal material Substances 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 238000000231 atomic layer deposition Methods 0.000 description 13
- 238000012546 transfer Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 238000005566 electron beam evaporation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000002207 thermal evaporation Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- -1 transition metal chalcogenide Chemical class 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
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- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种基于二维材料的非易失存储器及其操作方法，属于存储器技术领域，其包括控制栅叠层、浮栅叠层、沟道层和沟道源漏电极，所述浮栅叠层位于所述控制栅叠层和所述沟道层之间；所述浮栅叠层中的浮栅层和隧穿绝缘层选用二维材料。本发明提供的一种基于二维材料的非易失存储器，以解决现有技术中存在的问题，提供了一种新型的采用二维材料构建的具有超快编程速度的非易失存储器，通过给控制栅加电压，源漏电极两端接地的方法来实现对浮栅存储器进行编程，完成写入和擦除的操作。
Description
技术领域
本发明涉及存储器技术领域，特别是涉及一种基于二维材料的非易失存储器及其操作方法。
背景技术
目前计算机存储器的基本架构是由写入速度快但数据易失的静态随机存取存储器(SRAM)，动态随机存取存储器(DRAM)和写入速度慢但数据非易失的外部存储器组成。写入速度在纳秒的SRAM和DRAM能和计算机的中央处理器(CPU)直接进行交流，但SRAM和DRAM都是易失性存储器，其中SRAM必须供电维持其存储的数据，而DRAM必须不断刷新电容器(刷新时间为64毫秒)才能维持其存储的数据，也就是说断电后SRAM和DRAM的数据就会丢失。而外部存储器可以做到数据非易失这个特点，但由于其写入速度慢，不能和CPU直接进行交流，数据需要经过DRAM和SRAM才能由CPU进行加工处理。目前写入速度最快的一种外部存储器是基于Kahng和Sze在1967年提出的一种浮栅结构的FLASH存储器，但写入速度也只是在100微秒的量级。我们通常使用的FLASH存储器包括固态硬盘和U盘，已经慢慢取代了硬盘的地位。FLASH存储器的基本单元是一个浮栅场效应晶体管。所谓浮栅场效应晶体管，是在传统场效应晶体的基础上多一个浮栅(和传统硅工艺匹配，通常所用的材料是多晶硅)，可以形成一个非易失的存储器。因此，设计出更加快速写入和擦除的非易失存储器是目前亟待解决的问题。
发明内容
本发明的一个目的是提供一种基于二维材料的非易失存储器，以解决现有技术中存在的问题，提供了一种新型的采用二维材料构建的具有超快编程速度的非易失存储器。
本发明的另一个目的是提供一种基于二维材料的非易失存储器的操作方法，通过给控制栅加电压，源漏电极两端接地的方法来实现对浮栅存储器进行编程，完成写入和擦除的操作。
特别地，本发明提供了一种基于二维材料的非易失存储器，包括控制栅叠层、浮栅叠层、沟道层和沟道源漏电极，所述浮栅叠层位于所述控制栅叠层与所述沟道层之间，所述沟道源漏电极位于所述沟道层上方或侧边；所述浮栅叠层选用二维材料。
可选地，所述控制栅叠层包括控制栅和控制栅绝缘层，所述控制栅绝缘层位于所述控制栅与所述浮栅叠层之间。
可选地，所述控制栅为重掺硅或者金属材料或者二维导电材料。
可选地，所述控制栅绝缘层选用氧化物绝缘材料或二维绝缘材料；所述氧化物绝缘材料包括二氧化硅、高介电常数的氧化铝、高介电常数的氧化铪、其它高介电常数的氧化物，所述二维绝缘材料为氮化硼。
可选地，所述浮栅叠层包括浮栅层和隧穿绝缘层，所述浮栅层与所述控制栅绝缘层相接触，所述隧穿绝缘层位于所述浮栅层与所述沟道层之间。
可选地，所述浮栅叠层选用二维材料；
所述浮栅层选用二维材料，所述浮栅层为单层或者多层石墨烯，所述单层或者多层石墨烯采用CVD生长或者机械解离制得；
所述隧穿绝缘层选用氮化硼的二维材料，所述氮化硼采用CVD生长或者机械解离制得。
可选地，所述的沟道层与所述隧穿绝缘层相接触；
所述沟道层选用二维材料或者硅。
可选地，所述沟道层可选具有高开关比(大于104)的二维半导体材料。
可选地，所述沟道源漏电极选用金属材料或者二维导电材料或者重掺硅。
本发明还提供了一种基于二维材料的非易失存储器的操作方法，包括写入操作和擦除操作，所述写入操作为通过在控制栅上施加正偏压，在沟道源漏电极两端接地实现；所述擦除操作为通过在控制栅上施加负偏压，在沟道源漏电极两端接地实现。
本发明提供的一种基于二维材料的非易失存储器，其包括控制栅叠层、浮栅叠层、沟道层和沟道源漏电极，所述浮栅叠层位于所述控制栅叠层和所述沟道层之间；所述浮栅叠层选用二维材料，所述浮栅层可选单层或者多层石墨烯，所述隧穿绝缘层可选10-20纳米厚的氮化硼。通过将二维材料用于非易失存储器的浮栅叠层中，利用二维材料的优势来提高浮栅存储器的编程速度，实现了具有超快编程速度的非易失存储器。
本发明提供的一种基于二维材料的非易失存储器的操作方法，通过给控制栅加电压，源漏电极两端接地的方法来实现对浮栅存储器进行编程，完成写入和擦除的操作。由于浮栅叠层中选用单层或者多层石墨烯作为浮栅层，选用10-20纳米厚的氮化硼作为隧穿绝缘层，特别地，沟道层可选具有高开关比(大于104)的二维半导体材料，可以实现快速的写入和擦除，并实现大的写态/擦除态的电流比。
附图说明
后文将参照附图以示例性而非限制性的方式详细描述本发明的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：
图1为本发明实施例1的基于二维材料的非易失存储器的结构示意图；
图2为本发明实施例2和3的基于二维材料的非易失存储器的结构示意图；
图3为本发明实施例4的基于二维材料的非易失存储器的结构示意图；
图4为本发明实施例5的基于二维材料的非易失存储器的结构示意图。
具体实施方式
随着石墨烯的发现，二维材料开始进入人们的视野。本发明的发明人在研究中发现由于二维材料可以做到单个原子层厚度，对解决目前摩尔定律的瓶颈提供了一条出路。同时二维材料具有丰富的材料基因库，包括导电材料如超高迁移率的石墨烯，半导体材料如过渡金属硫族化合物、黑磷、IIIA-VIA族材料以及绝缘材料如氮化硼，创造性地提出了可以利用二维材料的优势来提高浮栅存储器的编程速度，并基于此设计出了一种具有超快编程速度的非易失存储器。
图1为本发明实施例1的基于二维材料的非易失存储器的结构示意图。图2为本发明实施例2和3的基于二维材料的非易失存储器的结构示意图。图3为本发明实施例4的基于二维材料的非易失存储器的结构示意图。图4为本发明实施例5的基于二维材料的非易失存储器的结构示意图。如图1-4所示，本发明提供的一种基于二维材料的非易失存储器，一般性地可以包括控制栅叠层1、浮栅叠层2、沟道层3和沟道源漏电极4。浮栅叠层2位于控制栅叠层1和沟道层3之间。浮栅叠层2选用二维材料。二维材料包括导电材料如超高迁移率的石墨烯，半导体材料如过渡金属硫族化合物、黑磷、IIIA-VIA族材料以及绝缘材料如氮化硼。
具体地，控制栅叠层1包括控制栅11和控制栅绝缘层12。控制栅绝缘层12位于浮栅叠层2与所控制栅11之间。控制栅绝缘层12选用氧化物绝缘材料或者二维绝缘材料。控制栅绝缘层12中的氧化物绝缘材料可选二氧化硅、高介电常数的氧化铝、高介电常数的氧化铪、其它高介电常数的氧化物；控制栅绝缘层12中的二维绝缘材料可选氮化硼。控制栅11选用重掺硅或者金属材料或者二维导电材料。
浮栅叠层2包括浮栅层21、隧穿绝缘层22。浮栅层21与控制栅绝缘层12相接触。隧穿绝缘层22位于浮栅层21与沟道层3之间。浮栅层21选用二维材料，可选单层或者多层石墨烯，单层或者多层石墨烯采用CVD生长或者机械解离制得。隧穿绝缘层22选用二维材料，可选10-20纳米厚的氮化硼，氮化硼采用CVD生长或者机械解离制得。
沟道层3选用二维材料或者硅。在优选的实施方式中，沟道层3可选具有高开关比(大于104)的二维半导体材料，可以实现快速的写入和擦除，并实现大的写态/擦除态的电流比。
可选地，沟道层3上或侧边设有沟道源漏电极4。沟道源漏电极4选用金属材料或者导电二维材料或者重掺硅。
本发明提供的一种基于二维材料的非易失存储器，通过将二维材料用于非易失存储器的浮栅叠层中，利用二维材料的优势来提高浮栅存储器的编程速度，实现了具有超快编程速度的非易失存储器。
本发明还提供了一种基于二维材料的非易失存储器的操作方法，包括写入操作和擦除操作。写入操作为通过在控制栅11上施加正偏压，在沟道源漏电极4两端接地实现；擦除操作为通过在控制栅11上施加负偏压，在沟道源漏电极4两端接地实现。
本发明提供的一种基于二维材料的非易失存储器的操作方法，通过给控制栅加电压，源漏电极两端接地的方法来实现对浮栅存储器进行编程，完成写入和擦除的操作。由于浮栅叠层中选用单层或者多层石墨烯作为浮栅层，选用10-20纳米厚的氮化硼作为隧穿绝缘层可以实现快速的写入和擦除。特别地，沟道层可选具有高开关比(大于104)的二维半导体材料，可以实现快速的写入和擦除，并实现大的写态/擦除态的电流比。
下面结合具体的实施例进行详细说明。
实施例一：
如图1所示，控制栅叠层1选择重掺硅作为控制栅11，在重掺硅上热氧化生长二氧化硅或者用原子层沉积技术(ALD)生长高介电常数的氧化铝或者用ALD生长高介电常数的氧化铪或者用ALD生长其它高介电常数的氧化物作为控制栅绝缘层12。浮栅叠层2中的浮栅层21选用机械解离或者CVD生长的单层或者多层石墨烯，隧穿绝缘层22选用机械解离或者CVD生长的10-20纳米厚的氮化硼。沟道层3选用机械解离或者CVD生长的二维半导体材料。浮栅叠层2和沟道层3通过二维材料异质结堆叠的干法转移或湿法转移方法实现。源漏电极4可选热蒸发或者电子束蒸发蒸上适合沟道层3的二维半导体材料功函数的金属材料或者可选二维导电材料。
实施例二：
如图2所示，衬底5可选择绝缘的透明柔性衬底。控制栅叠层1中的控制栅11选用金属材料，控制栅绝缘层12选用高介电常数的氧化物绝缘材料，可选ALD生长高介电常数的氧化铝或者ALD生长高介电常数的氧化铪或者ALD生长其它高介电常数的氧化物。浮栅叠层2中的浮栅层21选用机械解离或者CVD生长的单层或者多层石墨烯，隧穿绝缘层22选用机械解离或者CVD生长的10-20纳米厚的氮化硼。沟道层3选用机械解离或者CVD生长的二维半导体材料。浮栅叠层2和沟道层3通过二维材料异质结堆叠的干法转移或湿法转移方法实现。源漏电极4可选热蒸发或者电子束蒸发蒸上适合沟道层3的二维半导体材料功函数的金属材料或者可选二维导电材料。
实施例三：
如图2所示，衬底5可选择绝缘的透明柔性衬底。控制栅叠层1中的控制栅11选用二维导电材料，可选单层或者多层石墨烯，控制栅绝缘层12选用二维绝缘材料，可选氮化硼。浮栅叠层2中的浮栅层21选用机械解离或者CVD生长的单层或者多层石墨烯，隧穿绝缘层22选用机械解离或者CVD生长的10-20纳米厚的氮化硼。沟道层3选用机械解离或者CVD生长的二维半导体材料。控制栅叠层1、浮栅叠层2和沟道层3通过二维材料异质结堆叠的干法转移或湿法转移方法实现。源漏电极4可选热蒸发或者电子束蒸发蒸上适合沟道层3的二维半导体材料功函数的金属材料或者可选二维导电材料。
实施例四：
如图3所示，在蓝宝石衬底5上CVD生长或者MBE生长二维半导体材料作为沟道层3；或者在绝缘衬底5上晶圆级转移二维半导体材料作为沟道厚层3，晶圆级转移可通过二维材料异质结堆叠的干法转移或湿法转移方法实现。通过热蒸发或者电子束蒸发选择适合沟道层3的二维半导体材料功函数的金属材料作为源漏电极4。往上的隧穿绝缘层22(选用CVD生长的10-20纳米厚的氮化硼)和浮栅层21(选用CVD生长的单层或者多层石墨烯)。浮栅叠层2通过二维材料异质结堆叠的干法转移或湿法转移方法实现。再往上是控制栅叠层1，控制栅绝缘层12选用高介电常数的氧化物绝缘材料，可选ALD生长高介电常数的氧化铝或者ALD生长高介电常数的氧化铪或者ALD生长其它高介电常数的氧化物，控制栅11选用金属材料。
本实施例的基于二维材料的非易失存储器，适合在蓝宝石等绝缘衬底上直接CVD或者MBE生长二维半导体材料作为沟道层，或者绝缘衬底上晶圆级转移二维半导体材料作为沟道层。主要隧穿绝缘层选用10-20纳米厚的氮化硼，浮栅层选用单层或多层石墨烯。可以结合目前FLASH的NAND和NOR工艺做集成。
实施例五：
如图4所示，沟道层3是硅，选择n型掺杂或者p型掺杂的硅。沟道层3侧边的源漏电极4通过离子注入形成重掺硅电极。硅沟道层3往上的是隧穿绝缘层22(选用CVD生长的10-20纳米厚的氮化硼)和浮栅层21(选用CVD生长的单层或者多层石墨烯)。浮栅叠层2通过二维材料异质结堆叠的干法转移或湿法转移方法实现。再往上是控制栅叠层1，其中控制栅绝缘层12选用高介电常数的氧化物绝缘材料，可选ALD生长高介电常数的氧化铝或者ALD生长高介电常数的氧化铪或者ALD生长高介电常数的其它高介电常数的氧化物，控制栅11选用金属材料。
本实施例的基于二维材料的非易失存储器，适合现在的硅工艺，源极和漏极可以在硅沟道侧边通过注入形成重掺硅的电极。主要隧穿绝缘层选用10-20纳米厚的氮化硼，浮栅层选用单层或多层石墨烯。可以结合目前FLASH的NAND和NOR工艺做集成。
至此，本领域技术人员应认识到，虽然本文已详尽示出和描述了本发明的示例性实施例，但是，在不脱离本发明精神和范围的情况下，仍可根据本发明公开的内容直接确定或推导出符合本发明原理的许多其他变型或修改。因此，本发明的范围应被理解和认定为覆盖了所有这些其他变型或修改。
Claims (10)
1.一种基于二维材料的非易失存储器，其特征在于，包括控制栅叠层、浮栅叠层、沟道层和沟道源漏电极，所述浮栅叠层位于所述控制栅叠层与所述沟道层之间，所述沟道源漏电极位于所述沟道层上方或侧边；所述浮栅叠层选用二维材料。
2.根据权利要求1所述的基于二维材料的非易失存储器，其特征在于，所述控制栅叠层包括控制栅和控制栅绝缘层，所述控制栅绝缘层位于所述控制栅与所述浮栅叠层之间。
3.根据权利要求2所述的基于二维材料的非易失存储器，其特征在于，所述控制栅为重掺硅或者金属材料或者二维导电材料。
4.根据权利要求2所述的基于二维材料的非易失存储器，其特征在于，所述控制栅绝缘层选用氧化物绝缘材料或二维绝缘材料；所述氧化物绝缘材料包括二氧化硅、高介电常数的氧化铝、高介电常数的氧化铪，所述二维绝缘材料为氮化硼。
5.根据权利要求1所述的基于二维材料的非易失存储器，其特征在于，所述浮栅叠层包括浮栅层和隧穿绝缘层，所述浮栅层与所述控制栅绝缘层相接触，所述隧穿绝缘层位于所述浮栅层与所述沟道层之间。
6.根据权利要求5所述的基于二维材料的非易失存储器，其特征在于，所述浮栅叠层选用二维材料；
所述浮栅层选用二维材料，所述浮栅层为单层或者多层石墨烯，所述单层或者多层石墨烯采用化学气相沉积生长或者机械解离制得；
所述隧穿绝缘层选用氮化硼的二维材料，所述氮化硼采用CVD生长或者机械解离制得。
7.根据权利要求1所述的基于二维材料的非易失存储器，其特征在于，所述的沟道层与所述隧穿绝缘层相接触；
所述沟道层选用二维材料或者硅。
8.根据权利要求7所述的基于二维材料的非易失存储器，特别地，所述沟道层可选具有高开关比的二维半导体材料。
9.根据权利要求1所述的基于二维材料的非易失存储器，其特征在于，所述沟道源漏电极选用金属材料或者二维导电材料或者重掺硅。
10.一种基于二维材料的非易失存储器的操作方法，其特征在于，包括写入操作和擦除操作，所述写入操作为通过在控制栅上施加正偏压，在沟道源漏电极两端接地实现；所述擦除操作为通过在控制栅上施加负偏压，在沟道源漏电极两端接地实现。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910204227.0A CN111725326A (zh) | 2019-03-18 | 2019-03-18 | 一种基于二维材料的非易失存储器及其操作方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910204227.0A CN111725326A (zh) | 2019-03-18 | 2019-03-18 | 一种基于二维材料的非易失存储器及其操作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111725326A true CN111725326A (zh) | 2020-09-29 |
Family
ID=72563197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910204227.0A Pending CN111725326A (zh) | 2019-03-18 | 2019-03-18 | 一种基于二维材料的非易失存储器及其操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111725326A (zh) |
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