KR20020071706A - 프로그램 및 소거 중 트윈 ｍｏｎｏｓ 셀에서의 워드 전압원조의 사용 - Google Patents

Abstract

종래 기술에서, 트윈 MONOS 메모리 소거가 비트 확산에 대한 포지티브 바이어스 및 제어 게이트에 대한 네거티브 바이어스를 인가함으로써 달성된다. 다른 워드 게이트 및 기판 단자들은 접지된다. 그러나, 그 제어 게이트에 인접한 워드 게이트 채널의 전압은 캐리어 회피 길이의 약간의 시간인 짧은 제어 게이트 채널 길이로 인해, 소거 특성들 및 속도에 극적으로 영향을 미친다. 워드 게이트로의 네거티브 전압 인가는 소거 속도를 증대시키는 반면, 워드 게이트 하의 포지티브 채널 전위는 소거 속도를 감소시킨다. 종래 기술의 트리플 웰(triple well) 또는 물리적 블럭 분리들에 의한 블록킹을 소거하는 것과 비교되는 바와 같이, 메모리 어레이를 효과적으로 바이어스함으로써, 워드 라인 또는 심지어는 단일 메모리 셀 레벨 소거도 영역 패널티 없이 가능하다. 워드 라인 전압에 의한 기판 바이어스 적용 및 프로그램 교란 보호 없이도 근처의 F-N 채널 소거는 또한 포함된다.

Description

프로그램 및 소거 중 트윈 ＭＯＮＯＳ 셀에서의 워드 전압 원조의 사용{Usage of word voltage assistance in twin MONOS cell during program and erase}

(기술분야)

본 발명은 반도체 메모리에 관한 것으로, 특히 비휘발성 메모리의 소거 방법에 관한 것이다.

(관련 기술의 설명)

금속 산화물 질화물 산화물 반도체(MONOS) 메모리들은 장치들의 축소율(scaling down)을 개선하고, 금속 산화물 질화물 반도체(MNOS)로서 이와 같은 장치들의 재생성을 개선하기 위해 제안되어 왔고, 동시에 저전압 가변 장치를 제공한다. 비휘발성 메모리 셀들에 사용된 MONOS 장치들에서, 질화물 막에 자리잡고 있는 캐리어 트랩 사이트들(carrier trap sites)은 전자 정보로서 캐리어들을 포획 및 저장하기 위해 사용된다.

이. 스즈키(E. Suzuki) 등의 논문 ["A Low Voltage Alterable EEPROM with Metal Oxide Nitride Oxide Semiconductor(MNOS) Structures", IEEE Transactions on Electron Devices, Vol. ED-30, No. 2, 1983년 2월, p122-128]은 트랩 사이트들에 전자들을 기록 및 소거하기 위한 트랩 사이트들로의 전자들의 직접 터널 주입의 사용에 관한 것이다. 와이. 타루이(Y. Tarui) 등의 논문 ["Electrically Reprogrammable Nonvolatile Semiconductor Memory", IEEE, Journal of Solid State Circuits, Vol, SC-7, No.5, 1992년 10월, p369-375]은 더욱 양호한 보유 특성들을 위해 더욱 두꺼운 바닥 산화물을 갖는 단일 게이트 MONOS 메모리들을 프로그래밍하는 것에 관한 것이다. 티. 와이. 창(T.Y. Chan) 등의 [A True Single Transistor Oxide Nitride Oxide EEPROM Device", IEEE Electron Device Letters, Vol. EDL-8, No.3, 1987년 3월, p93-95]에서, 단일 트랜지스터 장치는 드레인 근방의 짧은 영역에 전자들을 저장하는 것에 관심을 가진 것이며, 여기서 소스 근방의 채널은 원래의 임계 전압을 유지하고, 그럼으로써 선택 트랜지스터에 대한 요구를 제거한다. 비. 이탄(B. Eitan) 등의 ["Can NROM, a 2 Bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cells", Extended Abstracts, 1999 Conference On Solid State Devices and Materials, Tokyo, 1999년, P522-524]에서, NROM의 개념은 확산 에지의 일 측상에서 ONO 유전체에 전하를 선택적으로 저장하고, 접합 에지에서의 밴드·밴드 터널링(band-to-band tunneling)에 의해 생성된 홀 주입에 의한 제거에 관한 것이다. 고밀도를 유지하면서 선택(워드) 게이트 장치에 의해 ONO 저장 장치들을 분리하는 트윈 NONOS 장치 구조는 미국 특허제6,255,166 B1호 및 미국 특허출원 제 09/595,059호에 주어졌다. 2001년 3월 1일자로 출원되고 공동 양수인에게 양도된 특허 출원 번호 제 09/795,186호에는 홀 주입 및 F-N 전자 방출의 2가지 소거 방법이 제시되어 있다.

종래 기술에서, 소거는 ONO 질화물 트랩 사이트들로부터 전자 방출에 의해서 및 전자 트랩 사이들로의 홀 주입에 의해서, 또는 이 2가지 메카니즘의 조합에 의해 달성된다. 고온 홀 주입은 홀들이 고전압 확산 영역과 접지된 기판 사이의 접합 에지에서 생성될 때 시작한다. 이후 홀들은 메모리 질화물로 주입하고 트랩된 전자 전하를 소거해 버린다. 홀 주입은 종래의 파울러-노드하임(Fowler-Nordheim) 터널링 전자 방출보다 낮은 전압들을 필요로 한다. 그러나 홀 주입은 우선 접합 에지 위쪽의 영역으로 제한되고, 전자 트랩 질화물 층의 전체 길이를 소거할 수 없다. 이것은 종래 기술은 효과적인 소거를 위해 (F-N 터널링에 의한)홀 주입과 전자 방출의 조합을 필요로 하기 때문이다. 그러나, 종래 기술의 트윈 MONOS 장치는 매우 짧은 제어 게이트 메모리 채널 길이를 가진다.

도 1은 종래 기술의 트윈 MONOS 셀 구조를 나타내고, 이 트윈 셀 MONOS 셀 구조에는 2개의 N+ 비트 확산(41, 42)이 있고, 이 확산 위에는 2개의 제어 게이트들(61, 62)이 있고, 이 제어 게이트들 사이에는 워드 게이트(63)가 있다. 기판(20)은 p형이고, 질화물 트랩 층들(51t, 52t)은 제어 게이트들(61, 62) 아래에 저장하기 위한 전자들을 저장한다. 도 1에 나타낸 트윈 MONOS 셀에 있어서, 소거는 밴드 ·밴드 생성을 이용하는 홀 주입에 의해 행해진다. ONO 트랩 사이트들(51t, 52t)의 ONO 트랩 사이들에 트랩된 전자들은 주입된 홀들에 의해 중화되고, 주입된 홀들은N+ 접합 에지(41, 42)에서의 밴드·밴드 터널링에 의해 생성된다. 바이어스 조건들은 통상 도 2a에 나타낸 것과 같이 워드 게이트(63)가 접지되어 있으면 비트 N+ 확산들(41, 42) 상에서 Vb=+4 내지 +5V이고 제어 게이트(61, 62) 상에서 Vcg= -1 내지 -3 볼트이다. ONO 필름을 가로질러 홀을 주입하기 위한 전압 요건은 단지 약 5 내지 6 메가볼트/cm일 필요가 있다. 그러나, 임계 윈도는 역효과가 있다. 왜냐하면 무거운 홀들이 전자들보다 산화물-절연체에 더 손상을 일으키고 많은 프로그램 및 소거 사이클 후 트랩핑 사이트를 생성하기 때문이다.

홀 주입은 밴드·밴드 핫 홀 생성을 감소하여 감소될 수 있다. 비트 N+ 확산(41 및 42)에 인가된 도 2b에 도시된 Vb=Vsub=+4 내지 +5 볼트와 동일한 포지티브 전위가 P 기판(20)에 인가될 때, 밴드·밴드 터널링에 기인하는 홀 생성이 억제된다. 기판과 제어 게이트 전압 사이의 전위가 충분히 높게(>8-10 메가볼트/cm) 되면, 트랩된 사이트들(51t 및 52t)로 부터의 전자들이 파울러-노드하임(Fowler-Nordheim ; FN) 터널링으로 실리콘(31 및 32)에 배출된다. 그러나, 이 FN 소거 접근은 웰의 포지티브 전압 바이어싱 동안지지 장치들로부터 각각의 메모리 셀 블록을 절연하기 위해 3중 웰(p-기판 상의 n-웰 내의 p-웰)을 요구한다. 이 3중 웰이 반드시 깊어야하므로, 각각의 블록을 위한 이 3중 웰 절연은 상당한 밀도가 되는 불리한점이 있다.

이들 방법들에서, 소거는 제어 게이트와 비트 확산 전압들에 의해 결정된다. 메모리셀들이 정렬되어 제어 라인들과 비트 라인들이 서로 평행하게 가는 경우들에서, 소거 블록 사이즈를 정의하기 위해 분리 라인들로 물리적으로 또는 선택 트랜지스터들로 전기적으로 어레이를 분할하는 것이 필요하다. 이 어레이 분할은 밀도에 효과를 줄 수 있다.

(발명의 요약)

본 발명의 목적은 선택된 메모리 제어 게이트에 인접하는 워드 게이트 상에 네거티브 전압을 인가하여, 메모리 제어 게이트 아래의 접합 에지에 생성된 높은 에너지 홀들의 분배를 변경하여, 트윈 MONOS 셀에서의 소거 전압 요구를 낮추거나 소거 속도를 증가하는 것이다.

본 발명의 또 다른 목적은, 선택된 메모리 제어 게이트에 인접하는 워드 게이트 상에 포지티브 전압을 인가하여, 기판 앞의 메모리 제어 게이트 아래의 홀들을 비워서, 스케일된 트윈 MONOS 셀 내의 소거 속도를 감소하는 것이다.

본 발명의 또 다른 목적은, 선택된 워드 게이트 상에 네거티브 전압을 인가하여, 큰 블록 사이즈에 의한 것 대신에, 메모리 어레이의 워드 라인에 의해 소거하는 것이다.

본 발명의 또 다른 목적은, 반대 제어 게이트 확산, 반대 제어 게이트, 및 워드 게이트에 포지티브 전위를 인가하여 제어 게이트 아래의 메모리 채널에 인접하게 포지티브 워드 채널 전위를 제공하여 정상 소거 상태들에서 셀들의 소거를 금지하는 것이다.

본 발명의 또 다른 목적은, 워드 게이트, 제어 게이트, 및 비트 확산 전압들의 선택을 통하여, 메모리 어레이 내의 한 셀 소거(또는 두 셀 소거)를 성취하는것이다.

본 발명의 또 다른 목적은, 워드 게이트, 제어 게이트, 및 비트 확산들 중 적절한 것을 선택하고 포지티브 워드 채널 전위, 및 포지티브 워드 게이트 전압을 통해 F-N 형 소거 메커니즘으로 높은 내구성을 위한 홀 주입을 줄이는 것이다.

본 발명의 또 다른 목적은, 프로그램하는 동안 교란(disturb)을 최소화하여 선택되지 않은 워드 라인들 상의 네거티브 전압을 사용하기 위한 것이다.

도 1은 종래 기술의 트윈 MONOS 셀 구조를 도시한 도면.

도 2a는 비트 확산 에지에서 밴드·밴드 터널링 때문에 홀 주입 소거에 대한 종래 기술의 바이어스 상태들을 도시한 도면.

도 2b는 동일한 비트 전압을 기판에 인가함으로서 파울러-노드하임 터널링 소거에 대한 종래 기술의 바이어스 상태를 도시한 도면.

도 3a는 본 발명이 홀 주입에 의한 소거 특성상의 워드 게이트 전위의 효과를 특정하기 위한 바이어스 상태를 도시한 도면,

도 3b는 본 발명의 다양한 워드 채널 상태들에 대한 오른쪽 제어 게이트 상의 MONOS 셀의 임계 전압을 도시한 도면.

도 4a는 워드 라인 소거에 대한 배열 전압 상태들을 갖는 본 발명의 개략도.

도 4b는 단일 쌍 셀 소거에 대한 배열 전압 상태들을 갖는 본 발명의 개략도.

도 4c는 더 좋은 내구성(endurance)을 위해 F-N 형 블록 소거에 대한 배열 전압 상태들을 갖는 본 발명의 개략도.

도 5a는 프로그램 교란을 최소화하기 위해 선택되지 않은 워드 라인 전압 상태를 갖는 본 발명의 개략도.

도 5b는 선택되지 않은 워드 게이트의 네거티브로 바이어스함으로서 프로그램 교란의 향상에 대한 실험적인 데이터를 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

20 : 기판 41, 41 : 좌우 확산

61, 62 : 제어 게이트 63 : 워드 게이트

본 발명의 제 1 실시예는 약 50nm 보다 작은 제어 게이트 채널 길이가 홀 평균 자유 경로의 몇 배보다 작은 곳에서 트윈 MONOS 메모리 장치의 워드 게이트상에 포지티브 및 네거티브 전압들을 인가하여 5 차수 보다 큰 범위 상으로 소거 속도를 제어하는 방법을 제공한다. 이 트윈 MONOS 메모리 셀은 전자 및 홀 평균 자유 경로 길이 보다 몇 배 작은 극도로 짧은 제어 게이트 채널 길이를 갖는다. 측벽 처리 기술들로 인한 극도로 짧은 메모리 채널 길이는 인접한 워드 게이트 패널 전위에 의해 상당히 영향받는 소거 동작을 제공한다. 인접한 워드 게이트 전위는 메모리 제어 게이트 아래의 접합 에지에 생성되는 높은 에너지 홀들의 분배에 직접 영향을 준다. 본 발명은 소거 및 프로그램 동안 제어 게이트 채널에 인접하는 워드 채널 전위에 영향을 미치도록 워드 게이트 전압을 효과적으로 사용한다. 제어 게이트 채널이 전자 및 홀 평균 자유 경로 길이의 몇배 보다 긴 약 100nm 또는 그 이상이라면, 워드 채널 전위는 인접하는 채널에 영향을 미치지 않을 것이며 본 발명에서 제공되는 스킴들은 효과가 없을 것이다.

본 발명의 제 2 실시예에서, 블록 소거(block erase)는 워드 라인의 선택에 의해 정의된다. 소거될 블록은 단일 워드 라인만큼 작을 수 있거나, 또는 다수의 워드 라인들만큼 클 수도 있다. 선택된 워드 라인의 제어 게이트들 아래에 놓이고 네거티브로 바이어스된 제어 게이트들에 결합된 질화물 트랩 영역(nitride trap region)은 선택된 워드 라인에 네거티브로 인가된 전압의 어플리케이션과 동일하게 소거된다. 포지티브로 인가된 바이어스를 갖는 선택되지 않은 워드 라인의 제어 게이트들 아래에 놓인 질화물 트랩 영역은 소거되지 않는다.

본 발명의 제 3 실시예에서, 단일 셀 소거가 제공된다. 단일 MONOS 셀은 두 개의 인접한 질화물 트랩 사이트들(저장 사이트들)을 포함한다. 두개의 저장 사이트들은, 네거티브 값의 전압을 두 개의 저장 사이트들과 결합된 제어 게이트에 인가함으로서 선택된 워드 라인 상에서 소거된다. 동일한 제어 라인 및 비트 라인을 공유하기 위한 다른 저장 사이트들은, 만일 이러한 셀들과 결합된 선택되지 않은 워드 라인들이 포지티브 전압으로 바이어스된다면 소거되지 않는다.

본 발명의 제 4 실시예에서, 소거의 더 느리고 더 신뢰성 있는 방법은 메모리 셀의 내구성의 증가를 제공한다. 이것은 워드 라인 전압을 사용하는 F-N 형 소거 방법이다. 메모리 셀의 기판의 바이어스(bias)는 필수적이지 않다. 워드 라인들 및 비트 라인들 모두는 포지티브 전압으로 상승되고, 제어 게이트들은 네거티브 전압으로 바이어스된다. 이 절차들은 트랩 사이트들을 생성하는 ONO 막을 지나는 높은 전계를 생성한다. 전압들은 홀 주입을 위해 필요한 것 보다 더 높은 전계를 생성하도록 선택된다. 접합에서의 홀 주입은 높은 워드 라인 전압에 의해 억제된다.

본 발명의 제 5 실시예에서, 선택되지 않은 셀들의 프로그램 교란은 향상된다. 이것은 작은 네거티브 전압으로 선택되지 않은 워드 라인상의 전압을 낮춤으로서 성취된다. 이것은 몇 초간의 교란을 위한 시간을 향상시킨다. 이 개선은 또한 오른쪽 인접 비트 라인의 전압을 상승시킴으로서 얻어질 수 있다.

본 발명은 첨부된 도면들을 참조하여 설명될 것이다.

(최선의 실시예의 상세한 설명)

도 3a의 메모리 셀의 단면도에서, 하나의 워드 게이트(63)에 인접하는 두 개의 제어 게이트들(61 및 62)은 독립적으로 Vcgu(왼쪽, 선택되지 않음) 및 Vcgs(오른쪽, 선택됨)로 바이어스 된다. 두 개의 제어 게이트들(61 및 62) 아래에 놓인 것은 각각 질화물 트랩 사이트들(51t 및 52t)이다. 왼쪽 및 오른쪽 비트 확산들(41 및 42)은 각각 Vbu 및 Vbs로 바이어스된다. 오른쪽 제어 게이트(62)는 타깃 메모리 소자로서, ONO 아래에 놓인 질화물 트랩 사이트들은 CHE에 의해 전자들로 채워진다. 이 소거 실험동안, 타깃측 오른쪽 제어 게이트(62)는 약 Vcgs=-3V이고, 오른쪽 비트 확산(42)은 약 Vbs=4V(Vbs 영역은 약 3.5V 내지 5V의 영역이 될 수 있다)로 바이어스 된다. 워드 게이트(63) 및 기판(20)은 접지된다. 왼쪽, 즉, 선택되지 않은 쪽에서, 제어 게이트 및 확산(diffusion)은 약 Vcgu=4V 및 약 Vbu=4V로 각각 바이어스 된다.

도 3b는 시간의 함수로서 임계 전압을 도시한다. 상이한 워드 게이트 전압들의 세 가지 곡선들이 도시된다. 제어 게이트들, 확산들, 및 기판에 대한 다른 전압 조건들 모두는 Vcgu= 4V, Vcgs= -3V, Vbu= 4V, Vbs= 4V, 및 Vsub= 0으로 고정된다,Vword= 0 일 때, Vt= 0.5V의 소거 목표 전압이 1초 후에 달성된다. Vword= -0.5V의 작은 네거티브 전위로 워드 게이트를 바이어스하면 거의 1000배까지 소거 속도를 높일 수 있다. 이는 밴드·밴드 터널링으로부터 우측 확산(42)의 접합 에지에서 생성되는 홀들이 네거티브 전위에 의해 워드 게이트 쪽으로 끌어 당겨지고, 목표 제어 게이트(62) 아래에 쌓이기 때문이다. -1V의 워드 게이트에 부가적인 네거티브 전하를 인가하면 1000배 이상까지 소거 속도를 높일 수 있다. 한편, 워드 게이트의 전압을 포지티브 전위, 즉 Vword= 2V로 올리면, 좌측 확산(41)의 전압의 일부가 목표 제어 게이트의 채널에 인접한 워드 게이트 채널의 에지를 통과하는 것이 가능하다. 통과하는 전압은 약 Vword= 2V 빼기 워드 게이트 소자의 임계값(약 1V)이 될 것이다. 워드 게이트 전압이 워드 게이트 채널의 전압을 제한하므로, 선택되지 않은 비트 라인 전압이 1V 이상이 될 필요는 없다. 실험 데이터에 따르면, 워드 게이트에 2V가 인가되어 생성된 1V의 포지티브의 워드 게이트 채널 전압은 약 1000배까지 소거 속도를 감소시킨다. 따라서, 선택된 제어 게이트 및 선택된 확산이 -3V 및 +4V로 각각 바이어스되는 정상 소거 조건들 하에서, 포지티브의 워드 게이트 전압이 매우 짧은 제어 게이트 채널을 갖는 메모리 셀 내에 유효하게 사용되면 소거는 금지될 수 있다. 선택된 제어 게이트 및 선택된 확산을 위해 워드 게이트에 네거티브 바이어스를 인가하는 동일한 정상 소거 하에서, 소거는 조건들을 가속할 수 있다. 본 발명의 제 1 실시예에서, 선택되지 않은 제어 게이트는 포지티브 전압, 즉 Vcgu= 4로 바이어스되었다. 선택되지 않은 제어 게이트 전압 및 워드 게이트 전압을 올림으로써, 일부 포지티브 전압은 선택되지 않은 확산 측으로부터 전달되었다.그러나, 선택되지 않은 제어 게이트가 제로 또는 네거티브 전압, 즉 Vcgu= 0 또는 -3V(선택된 제어 게이트 전압, 즉 Vcgs와 동일)로 바이어스되더라도, 포지티브 워드 게이트 전압은 소거 속도에 있어 동일한 금지 효과를 갖는다. 워드 게이트를 약 3V 내지 4V의 포지티브 전압으로 바이어스함으로써, 워드 게이트 채널은 선택된 제어 게이트 채널로부터 홀들을 밀어내기 위해 포지티브 전위를 제공하여 용량적으로 결합한다.

본 발명의 제 2 실시예에서, 소거 블록은 제어 라인 및 비트 라인 선택에 부가하여 워드 바인 선택에 의해 정의된다. 트윈 MONOS 메모리 셀 어레이는 도 4a에 도시되어 있으며, 그 메모리 셀들은 워드 게이트들이 워드 라인들에 의해 평행하게 접속되고, 제어 게이트들 및 확산들은 각각 제어 라인들 및 비트 라인들에 의해 수직으로 접속되는 행들과 열들로 정렬된다. 이런 유형의 메모리 어레이는 단일 열 내의 인접한 메모리 셀들의 비트 라인들이 확산에 의해 접속되므로 비트 확산 어레이라고 불린다. 주어진 메모리 어레이 또는 서브-어레이(sub-array) 내에서, 제거 라인들은 대략 -3V(약, -2V 내지 -4V의 범위 내)로 바이어스되고, 비트 라인들은 대략 4V로 상승된다. 하지만, 부가적인 분할은 워드 라인(들) 선택에 의해 가능한데, 즉 대략 0 내지 -2.5V 사이의 네거티브 전압이 선택된 워드 라인(들) 상에 인가되고 대략 2.5V 내지 4V의 포지티브 전압이 선택되지 않은 워드 라인들에 인가된다. 네거티브로 바이어스된 워드 게이트들과 관련된 제어 게이트들 하의 ONO 메모리 막 영역들(51t 및 52t)은 포지티브로 바이어스된 워드 라인들(2.5 ∼4V)이 소거되지 않음과 동시에 소거된다. 따라서, 소거 블록은 단일의 워드 라인 또는 다수의워드 라인들만큼 작게 결정될 수 있다. 제어 라인들 및 비트 라인들에 대한 부가적인 선택 게이트들은 필요없고, 따라서 설계 면적이 절감된다.

본 발명의 제 3 실시예는 비트 확산 트윈 MONOS 메모리 어레이를 위한 전기적 단일 셀 레벨 소거를 제공한다. 도 4b에서, 단일의 메모리 셀(100)은 선택된 비트리인 BLn, 선택된 제어 라인 CGn, 및 선택된 워드 라인 WLn의 가로지른 점(cross-point)에서 선택된다. 선택된 워드 라인 WLn은 네거티브 전압(0V 내지 -2.5V)으로 바이어스되고, 선택된 비트 라인 BLn은 포지티브 전압(대략 4V)으로 바이어스되고, 선택된 제어 라인 CGn은 (-2V 내지 -4V의 범위 내에서)대략 -3V의 네거티브 전압으로 바이어스된다. 동일한 선택된 비트 라인 BLn 및 선택된 제어 라인 CGn를 공유하는 다른 선택되지 않은 메모리 셀들은 WLn+1 같은 선택되지 않은 워드 라인들에 포지티브 전압을 인가함으로써 소거(소거 금지라고 불림)로부터 보호될 수 있다. 이 포지티브 전압은 대략 2.5V 내지 4V의 범위 내에 있을 수 있다. 다른 선택되지 않은 제어 라인들은 포지티브 전압(대략 3V)으로 바이어스되고, 다른 선택되지 않은 비트 라인들은 포지티브 전압(대략 2.5V 내지 5V)으로 바이어스되어야 한다. 포지티브 제어 게이트 바이어스를 갖는 선택되지 않은 셀들(110)은 밴드단위로 생성된 홀들의 수가 충분하기 때문에 소거되지 않는다. 따라서, 선택적인 비트 레벨 소거가 달성될 수 있다.

본 발명의 제 4 실시예에서, 비록 느리나 더 확실한, 소거의 F-N 형 방법은 메모리 셀의 내구성을 증가시키기 위한 방법으로서 드러난다. 워드 라인 전압을 효과적으로 사용함으로써, 메모리 셀 기판에 바이어스를 가할 필요가 없고, 그러므로트리플 웰(triple well)이 필요하지 않으며 영역이 세이브된다. 도 4c는 이 "대략의(nearly)" F-N 소거를 위한 전압 조건들의 예를 도시한다. 모든 워드 라인들은 약 4V로 상승되고, 비트 라인들은 약 4V로 상승되고, 제어 라인들은 약 -5V 내지 -6V로 상승된다. 본 발명에서 주어진 전압들 모두가 대략적인 값들이고 몇몇 적당한 범위를 넘어서 변화될 수 있을지라도, 이 "대략의" F-N 소거를 위해 사용된 전압 값들과 홀 주입 소거에서 상당한 차이가 있다. 대략의 F-N 소거 메커니즘과 이미 설명된 핫 홀 주입 소거 메커니즘들 사이의 차이는, 높은 전계가 전자 주입을 위한 ONO 필름 양단에 필요하다는 것이다. 홀 주입을 위한 약 5 내지 6 메가볼트/cm와 비교하여, 질화물 트랩들(51t 및 52t)로부터 낮은 채널로 전자들이 주입되도록 약 8메가볼트/cm가 필요하다. 접합부에서의 홀 생성을 억제하기 위해, 워드 라인은 하부를 채널 전압에 용량적으로 결합하기 충분하게 약 4V의 포지티브 전압으로 상승되고, 그것은 홀들을 쫓아낸다. 워드 게이트 길이 크기가 테크놀러지 스케일링(technology scaling)으로 줄어들고 확산이 서로 아주 근접하여 있으므로, 워드 게이트 채널 아래의 전압은 접지된 메모리 기판 대신에, 포지티브 드레인 전압들에 근접하게 될 것이다. 이 경우에, 워드 게이트 전압을 증가시키는 것은 오히려 큰 F-N 소거 효과를 가질 것이다.

본 발명의 제5 실시예에서, 선택된 셀의 프로그램 동안 선택 안된 셀들의 프로그램 교란이 개선된다. 도 5a에 도시된, 프로그램 타깃은 선택된 제어 라인 CGn+1, 선택된 비트 라인 BLn+1, 선택된 워드 라인 WLn의 교차점에서의 좌측 장치이다. 좌측 인접 비트 라인 BLn은 접지되고, 선택된 비트 라인 BLn+1은 4.5V로 바이어싱되고, 선택된 워드 라인 WLn은 1.2V로 상승하고, 그것은 프로그래밍 전류를 제공하고 제어하기 위해서, 워드 게이트 임계 전압보다 약간 높다. 선택 안된 셀들의 프로그램 교란에서의 개선은 선택 안된 워드 라인(들) WLn+1에 약간 네거티브 전압 -1V를 바이어싱함으로써 얻어질 수 있다. 그것은 도 5b에서 볼 수 있으며, 프로그램 교란은 네거티브 전압 적용의 결과로서 0.1초로부터 수 초까지 개선된다. 동일한 선택된 워드 라인 WLn상에 있는, 타깃 제어 라인 CGn+1의 추측 장치를 보호하기 위해, 인접한 비트 라인 BLn+2가 2.2V로 상승된다. 그 후, 우측 제어 게이트 CGn+1의 게이트 대 소스 전압은 -1V(=1.2-2.2V)로 된다. 이 네거티브 Vgs 전압은 프로그램 교란으로부터 인접한 셀을 보호한다. 네거티브 전압을 워드 게이트에 적용하는 대신에, 우측의 인접한 비트 라인 BLn+1의 전압을 약간 증가시킴으로써 동일한 교란 보호 효과가 얻어질 수 있다. 동일한 선택된 제어 게이트 CGn+1 아래에 있는 촤측 메모리 영역은 이 방법으로 BLn-1을 높임으로써 프로그램 교란으로부터 보호될 수 있다. 프로그램 교란 개선의 근거는 선택 안된 메모리 셀들의 게이트 대 소스 전압 Vgs가 0보다 작다는 것이다. Vgs는 워드 라인의 전압(게이트 전압과 같음)을 줄이거나 또는 비트 라인 전압(소스 전압과 같음)을 증가시킴으로써 네거티브로 만들어 질 수 있다. 네거티브의 Vgs를 위한 최선의 전압은 장치, 누출량, 처리, 회로 단순성의 인자에 근거하여 결정된다.

본 발명은 특히 그의 바람직한 실시예들을 참조하여 도시되고 설명되었지만, 본 발명의 정신 및 범위로부터 벗어나지 않고 형태 및 상세한 설명에서의 각종 변형들이 만들어질 수 있다는 것은 종래기술에 숙련된 사람들에 의해 이해될 것이다.

본 발명은 선택된 메모리 제어 게이트에 인접하는 워드 게이트 상에 네거티브 전압을 인가하여, 메모리 제어 게이트 아래의 접합 에지에 생성된 높은 에너지 홀들의 분배를 변경하여, 트윈 MONOS 셀에서의 소거 전압 요구를 낮추거나 소거 속도를 증가하는 것이다.

본 발명은, 선택된 메모리 제어 게이트에 인접하는 워드 게이트 상에 포지티브 전압을 인가하여, 기판 앞의 메모리 제어 게이트 아래의 홀들을 비워서, 스케일된 트윈 MONOS 셀 내의 소거 속도를 감소하는 것이다.

Claims (32)

1. 트윈 MONOS 셀들로 구성되는 비휘발성 메모리의 소거 방법에 있어서,

   a) 채널 영역의 제 1 측상의 제 1 도전성 영역을 제 1 포지티브 전압으로 바이어싱하는 단계와,

   b) 채널 영역의 제 2 측상의 제 2 도전성 영역을 제 2 포지티브 전압으로 바이어싱하는 단계와,

   c) 제 1 도전성 게이트를 제 1 네거티브 전압으로 바이어싱하는 단계와,

   d) 제 2 도전성 게이트를 상기 제 1 네거티브 전압으로 바이어싱하는 단계와,

   e) 선택된 워드 라인에 결합된 제 3 도전성 게이트를 0 볼트 또는 제 2 네거티브 전압으로 바이어싱하는 단계와,

   f) 선택되지 않은 워드 라인에 결합된 상기 제 3 도전성 게이트를 제 4 포지티브 전압으로 바이어싱하는 단계와,

   g) 상기 선택된 워드 라인에 결합된 메모리 셀들의 상기 제 1 도전성 게이트 아래의 절연체내에서 전계를 생성하는 단계를 포함하는, 방법.
2. 제 1 항에 있어서, 상기 전계를 생성하는 단계는 트랩된(trapped) 전자들을 상기 절연체로부터 상기 채널 영역으로 배출하기에 충분한 세기로 하는, 방법.
3. 제 1 항에 있어서, 상기 전계를 생성하는 단계는 상기 채널 영역의 접합 에지로부터 상기 절연체에 홀들을 주입하기에 충분한 세기로 하는, 방법.
4. 제 1 항에 있어서, 상기 제 1 도전성 영역은 상기 선택된 셀을 위한 비트 라인에 결합되는, 방법.
5. 제 1 항에 있어서, 상기 제 2 도전성 영역은 인접한 셀을 위한 비트 라인에 결합되는, 방법.
6. 제 1 항에 있어서, 상기 제 1 및 제 2 도전성 게이트들은 제어 게이트들인, 방법.
7. 제 1 항에 있어서, 상기 제 3 도전 게이트는 사이에 놓이고 상기 제 1 및 제 2 도전 게이트들로부터 절연되고 워드 게이트인, 방법.
8. 제 1 항에 있어서, 상기 선택된 워드 라인에 결합된 상기 제 3 도전 게이트를 네거티브 전압으로 바이어싱하는 단계는 상기 메모리 셀들의 채널 영역의 접합 에지에서 상기 제 2 도전 게이트 아래의 절연체로 홀 주입을 가속화시키는, 방법.
9. 제 1 항에 있어서, 상기 선택되지 않은 워드 라인에 결합된 상기 제 3 도전게이트를 포지티브 전압으로 바이어싱하는 단계는 상기 메모리 셀들의 채널 영역의 접합 에지에서 상기 제 2 도전 게이트 아래의 절연체로 홀 주입을 억제시키는, 방법.
10. 제 1 항에 있어서, 상기 선택된 워드 라인에 결합된 상기 제 3 도전 게이트를 포지티브 전압으로 바이어싱하는 단계는 상기 제 1 도전 게이트 아래의 홀들을 없앰으로써 소거 속도를 감소시키는, 방법.
11. 제 1 항에 있어서, 상기 선택된 워드 라인을 네거티브 전압으로 바이어싱하는 단계와 상기 선택되지 않은 워드 라인을 포지티브 전압으로 바이어싱하는 단계는 소거 블록 크기가 상기 선택된 워드 라인이 되도록 하는, 방법.
12. 트윈 MONOS 셀들로부터 구성된 비휘발성 메모리의 단일 셀 소거 방법에 있어서,

    a) 소거될 선택된 셀의 비트 라인을 제 1 포지티브 전압으로 바이어싱하는 단계와,

    b) 소거될 상기 선택된 셀의 제어 게이트를 제 1 네거티브 전압으로 바이어싱하는 단계와,

    c) 선택된 워드 라인에 결합된 워드 게이트를 제 2 네거티브 전압으로 바이어싱하는 단계와,

    d) 선택되지 않은 워드 라인에 결합된 상기 워드 게이트를 제 4 포지티브 전압으로 바이어싱하는 단계와,

    e) 상기 선택된 셀의 상기 제어 게이트 아래의 절연체에서 전계를 생성하는 단계를 포함하는, 방법.
13. 제 12 항에 있어서, 억제될 셀들의 상기 비트 라인을 바이어싱하는 단계는 제 2 포지티브 전압에서 행해지는, 방법.
14. 제 12 항에 있어서, 상기 전계를 생성하는 단계는 상기 절연체로부터 트랩된 전자들을 상기 선택된 셀의 채널 영역으로 배출하기에 충분한 세기로 하는, 방법.
15. 제 12 항에 있어서, 상기 전계를 생성하는 단계는 상기 선택된 셀의 채널 영역의 접합 에지에서 홀들을 주입하기에 충분한 세기로 하는, 방법.
16. 제 12 항에 있어서, 상기 워드 게이트는 사이에 놓이고 상기 선택된 셀의 제어 게이트와 인접한 선택되지 않은 셀의 상기 제어 게이트로부터 절연되는, 방법.
17. 제 12 항에 있어서, 상기 선택되지 않은 워드 라인을 상기 제 4 포지티브 전압으로 바이어싱하는 단계는 상기 선택되지 않은 워드 라인들에 결합된 셀들에 대한 소거 억제를 제공하는, 방법.
18. 제 12 항에 있어서, 상기 선택된 워드 라인에 결합된 선택되지 않은 셀의 상기 제어 게이트를 상기 제 3 포지티브 전압으로 바이어싱하는 단계는 상기 선택된 워드 라인에 결합된 상기 선택되지 않은 셀에 대한 소거 억제를 제공하는, 방법.
19. 선택된 셀의 프로그램 동안 선택되지 않은 셀들의 프로그램 교란을 개선하는 방법에 있어서,

    a) 선택된 셀내에서 프로그램하기 위해 좌측 또는 우측을 선택하는 단계와,

    b) 선택된 비트 라인을 제 1 포지티브 전압으로 바이어싱하는 단계와,

    c) 상기 선택된 비트 라인에 인접하는 근처의 인접 비트 라인을 0 볼트로 바이어싱하는 단계와,

    d) 상기 선택된 셀의 먼쪽에 인접한 먼쪽의 인접한 비트 라인을 제 2 포지티브 전압으로 바이어싱하는 단계와,

    f) 선택된 워드 라인을 제 3 포지티브 전압으로 바이어싱하는 단계와,

    g) 선택되지 않은 워드 라인을 네거티브 전압으로 바이어싱하는 단계와,

    h) 선택되지 않은 셀들의 소스 전압으로 네거티브 게이트를 설정하는 단계를 포함하는, 방법.
20. 제 19 항에 있어서, 상기 선택된 워드 라인을 바이어싱하는 단계는 프로그래밍 전류를 제어하기 위해 워드 게이트 임계 전압보다 더 크도록 하는, 방법.
21. 제 19 항에 있어서, 상기 선택되지 않은 워드 라인을 네거티브 전압으로 바이어싱하는 단계는 발생할 프로그램 교란에 요구되는 시간을 연장함으로써 프로그램 교란 개선을 제공하는, 방법.
22. 제 19 항에 있어서, 상기 선택된 워드 라인을 상기 제 3 포지티브 전압으로 그리고 상기 보다 인접한 비트 라인을 상기 제 2 포지티브 전압으로 바이어싱하는 단계는 프로그램 교란로부터 상기 선택된 셀의 선택되지 않은 측면을 보호하는 소스 전압으로 네거티브 게이트를 생성하는, 방법.
23. 제 19 항에 있어서, 상기 선택되지 않은 셀들내에서 소스 전압으로 네거티브 게이트를 생성하는 단계는 프로그램 교란의 개선을 제공하는, 방법.
24. 트윈 MONOS 메모리 셀들로부터 구성된 비휘발성 메모리에 대한 워드 라인 소거 수단에 있어서,

    a) 소거될 트윈 MONOS 메모리 셀들을 선택하기 위한 수단과,

    b) 선택되지 않은 트윈 MONOS 메모리 셀들의 소거를 억제하기 위한 수단과,

    c) 절연체로부터 트랩된 전자들을 채널 영역으로 배출하기에 충분한 크기의 선택된 트윈 MONOS 메모리 셀들의 제어 게이트 하의 전계를 생성하기 위한 수단과,

    d) 채널 영역의 접합 에지로부터 홀들을 제어 게이트 하에서 트랩 사이트로주입하기에 충분한 크기의 선택된 트윈 MONOS 메모리 셀들의 상기 제어 게이트 하의 전계를 생성하기 위한 수단을 포함하는, 워드 라인 소거 수단.
25. 제 24 항에 있어서, 상기 전계는 상기 절연체로부터 전자들을 배출하기 위해 파울러 노드하임 터널링을 수행하기에 충분한 크기를 갖는, 워드 라인 소거 수단.
26. 제 24 항에 있어서, 상기 전계는 상기 트랩 사이트들로 홀들을 주입하기에 충분한 크기를 갖는, 워드 라인 소거 수단.
27. 트윈 MONOS 메모리 셀들로부터 구성된 불활성 메모리에 대한 단일 셀 소거 수단에 있어서,

    a) 소거될 단일의 트윈 MONOS 메모리 셀을 선택하기 위한 수단과,

    b) 선택되지 않은 트윈 MONOS 메모리 셀들의 소거를 억제하기 위한 수단과,

    c) 절연체로부터 트랩된 전자들을 채널 영역으로 배출하기에 충분한 크기의 상기 선택된 단일의 트윈 MONOS 메모리 셀의 제어 게이트 하의 전계를 생성하기 위한 수단과,

    d) 상기 제어 게이트 하에서 홀들을 상기 절연체로 주입하기에 충분한 크기의 상기 단일의 트윈 MONOS 메모리 셀의 상기 제어 게이트 하의 전계를 생성하기 위한 수단을 포함하는, 단일 셀 소거 수단.
28. 제 27 항에 있어서, 상기 트윈 MONOS 메모리 셀들의 소거를 억제하기 위한 수단은 선택된 워드 라인에 결합된 셀들 상의 포지티브 제어 게이트 전압을 사용하므로써 행해지는, 단일 셀 소거 수단.
29. 제 27 항에 있어서, 상기 단일 트윈 MONOS 메모리 셀은 각각의 제어 게이트 하에 위치된 질화물 위치들에 함유된 두개의 저장 위치들을 포함하는, 단일 셀 소거 수단.
30. 비휘발성의 트윈 MONOS 메모리 셀에 대한 프로그램 교란 개선 수단(program disturb improvement means)에 있어서,

    a) 프로그램될 트윈 MONOS 메모리 셀을 선택하기 위한 수단과,

    b) 선택되지 않은 트윈 MONOS 메모리 셀들이 프로그램 억제되도록 바이어싱하기 위한 수단과,

    c) 상기 저장 위치로부터 떨어진 전자들을 거부하기에 충분한 제어 게이트 하에서 절연체 내의 저장 사이트 근처의 채널 영역들에 전계를 생성하기 위한 수단을 포함하는, 프로그램 교란 개선 수단.
31. 제 30 항에 있어서, 상기 저장 위치로부터 떨어진 전자들을 거부하기 위해 상기 채널 영역에 상기 전계를 생성하기 위한 수단은, 프로그램 교란을 산출하기에 필요한 시간의 양을 증가시키고, 짧은 프로그램 동작들에 대한 프로그램 교란을 개선하는, 프로그램 교란 개선 수단.
32. 제 30 항에 있어서, 상기 저장 위치로부터 떨어진 전자들을 거부하기 위해 상기 채널 영역에 상기 전계를 생성하기 위한 수단은, 선택되지 않은 워드 라인들에 적용된 네거티브 전위의 결과인, 프로그램 교란 개선 수단.