TW540055B - Usage of word voltage assistance in twin MONOS cell during program and erase - Google Patents

Description

540055 五、發明說明（1) 【發明背景】 (1)發明領域 本發明係有關於一種半導體記憶體，並且特別是有關 於一種清除非揮發性記憶體之方法。 (2 )習知技藝之說明 金屬-氧化物-氮化物-氧化物半導體記憶體（M0N0S)已 提供作為改良縮小裝置的尺寸、提升如金屬氮氧化物半導 體（MN0S)等裝置的再生性，且同時提供一個低電壓變換裝 置。在M0N0S裝置中用到的非揮發性記憶體單元裡，其中 位於氮化物膜之載體陷阱區，可使用於捕獲並儲存載體， 以形成電子訊號。

在 1 983 年2 月第 ED - 30 卷第 2 號的 IEEE Transactions on Electron devices，Ε· Suzuki 等人發表的「A low voltage alterable EEPROM with metal oxide nitride oxide serai conductor structures」這篇文章中描述到電 子的直接通道注入到由陷阱區的使用，以在陷阱區中完成 電子程式化及清除。在1 992年10月第SC-7卷第5號的IEEE journal of solid state circuits，Y. Tarui 等人發表 的「Electrically reprogrammable nonvolatile semiconductor memory」這篇文章中描述，在程式4匕單一 閘極Μ 0 N 0 S記憶體與較厚底部氧化物，以具有較好的保留 特性。在1 98 7年3月第EDL - 8卷第2號的IEEE electron device letters，Τ· Υ· Chan 等人發表的「A true single transistor oxide nitride oxide EEPROM

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二」文章中描述到，單一電晶體裝置會在其靠近 區域中直接儲存電子，丨中在靠近源極的通道上 限冤&，因此，排除選用特殊電晶體的需 在東不舉行的固態導置與材料的會議中，τ · Y. Chan 等人發表的「Can NR〇M，a 2 bit，trapping . storage NVM cell, give a real challenge to floating gate cells」這篇文章中提到一種NR〇M的概 念，在擴散邊緣一側上的0NC)電介質，可選擇性的直接儲

存電荷’且可藉由電洞注入而清除，纟中電洞注入係藉在 接合邊緣的帶間隧道效應而產生。在美國專利第62 55 1 66 Β1號與美國專利申請案第〇9 /595, 〇59號中提到，一雙 M0N0S裝置結構區隔0Ν0儲存裝置，係藉一已選取（字）閘極 裝置，而可保持在高密度。在同一人申請之美國專利申請 案第09/795186號（2001年3月1日申請）提供電洞注入與 F-N(福勒-諾得漢隧穿）電子射出的兩種清除方式。 在習知技術中，從0Μ0氮化物陷阱區中電子射出、戈 藉由電洞注入到電子陷阱區、或藉由結合上述兩種方式皆 可完成清除的動作，在電洞產生於接合邊緣上時，即開= 熱電洞庄入’即在南電壓擴散區及接地的基板之間。電、、同 接著被注入記憶體氮化物中，並抵消被捕獲的電子電荷， 電洞注入需要的電壓較傳統的福勒—諾得漢隧穿電子射出 (Fowler-Nordheim tunneling)要來得小，然而，電洞注 入主要侷限在接合邊緣上的區域，且無法清除整個電子/捕 獲氮化層的長度，這就是為什麼習用技藝需要結合電

540055 五、發明說明（3) "----- 入與電子射出才能有效清除的原因，然而，習用技蓺 雙M0N0S裝置具有一個極短的控制閘極記憶體通道長"度。 第1圖顯示習知之一雙M0N0S單元結構，其包括二個 擴散41、42，其該N+位元擴散41、42上是二個：制 閘極61、62，而控制閘極61、62間有一字閉極63，美板2〇 係為P型的，在控制閘極61、62下之氮化物陷阱層51=、 52t可儲存電子。在第1圖中顯示的雙M0N0S單元中，藉由 使用帶間產生的電洞注入，而可完成清除，在〇N〇陷^區 511、52t的電子捕獲可藉由注入的電洞而被中和，係可藉 由在N+接合邊緣41、42上的帶間隧道效應而產生的。在^ 元擴散41、42之偏壓（Vb)通常是+ 4到+5V、且控制閘極 62的_電壓（Vcg)是—1到—3，而字閘極63則是接地（如 第2圖所示）。電洞注入穿過0N0膜之電壓需在5〜6 megaV/ cm，然而，臨限範圍的影響剛好相反，因為電洞比 電子更易造成氧化物-絕緣層的損害，且在許多次的程式 化及清除循環之後會產生陷阱區。 藉由減少帶間熱電洞產生而可減少電洞注入，在同樣 的正電位加到P型基板20時，如第21)圖所示，Vb = Vsub —4 到+ 5V，、如同加到位元N+擴散41、42上，由於帶間隧道效 應電洞的產生會被抑制。一旦在基板與控制閘極電壓的 電，變得足夠高的時後（大於8〜1〇 megaV/ cm )，來自陷 ，，（51t、52t)的電子會藉F〇wler —N〇rdheim(FN、福勒一 諾得）隧穿射出至矽質3i、32，然而，這種fn清除方式， 在井區的正電壓偏壓期間，需要一個三井區（在p—基板上

540055 五、發明說明（4) :P—:區：的N—井區）*區隔每一個記憶體單元區塊 持雇置由於此三井區一定要夠深，而對每一個區^支 井區區隔，會造成嚴重的密度損失。 时▲的三 在這些方法中，清除的動作是由控制閘極盥位 電壓而決定的，一曰記_體單中 3散 一 ^體早兀中的控制線與位元線間互 相十丁 就必須利用電子地或物理地選取雷S舻本八 :及區隔線路，以定義清除區塊的尺 響到密度。 ϋ丨平幻刀隔會影 【發明之目的] MONOS^f^明^之一主要目的，係在於提高清除速度或降低雙 你：Φ 所需清除電壓，藉由改變高能量電洞的分 1雷^ ^係產生於記憶體控制閘極下的接合邊緣上，藉由 、一 入於在已選取§己憶體控制閘極旁之字閘極上。 、生…ί Ϊ明^另一目的，係在於減少縮小雙M0N0S單元之 矛又藉由消耗在接近基板的記憶體控制閘極的電 ^係以正電壓加入於在已選取記憶控制開極旁的=極 以沖ί，明之又一目的，係在於藉由記憶體陣列中的字線 於已區塊尺寸之清除方&，且藉由依負電壓加入 7、已選取的字閘極上。 單元i:明，再—目的，係在於抑制在正常清除情況下的 ，猎由提供在控制閘極下接近於記憶體通道的正 極及=相til ϊ由加入一正電位於字閘極、一相反控制問 才反控制閘極擴散。

540055 五、發明說明（5) 本發明之另一目的， 單位清除（或兩個單元决^糸在於f記憶體陣列中達到一個 位元擴散電壓的選擇。* 係藉由子閘極、控制閘極及 本潑"明之另一目& 係藉由一F-N相似清除努’里係在於減少高耐久的電洞注入， 通道電位、及一已選取\」以一正字閘極電壓、一正字 散。 k §的字閘極、控制閘極及位元擴 本發明之另一目的 μ 字線接上，使在程式化地係在於使用負電壓於在未選取的 本發明之第一：實=干擾減到最少。 圍以上且控制清除速且大於5數量級範 μ y π Μ π 〇 ^ 方法，耩由將正及負電壓應用到 二 Α憶體裝置的字閘級上，其中控制閘極通道長度 ，小於5jnm，且比電洞平均自由路徑小於數倍。雙m〇n〇s 記憶體單元具有極短控制閘極通道長度，該極短控制閘極 通道長度比電子及電洞小於數倍，此超短記憶體通道長度 (此為側壁製程技術的結果）提供一個明顯受到相鄰字閘極 通道電位影響的清除操作工作，此相鄰字閘極通道電位直 接影響高能量電洞的分佈，其中高能量電洞產生於纪慎體 控制閘極下的接面邊緣。在清除及程式化期間，本發明有 效使用字閘電壓來影響相鄰於控制閘通道的字通道電位’ 應注意的是，若控制閛通道長度約為丨〇 〇mm或更多（係為電 子及電孔平均自由路徑長度的數倍大以上），字通道電位 將不會影響相鄰的、通道，且本發明所提供的方法就無法生

540055 五 發明說明（6) ______ — 字線第二個實施例中，區塊清除係藉由已^ Τ線戶義出來的’ -個要清除的區塊可C取 小丄或者與多個字線一樣大，如同在一雷子線一樣 取字線上，而可清除在一已選取、i加於一已選 偏壓控制閘極之下的氮化物陷阱：線的控制閘極及帶有負 線及Π正偏壓控制閉極之下的：化未選取字 在本發明的第三個實施例t :，。 除，一個單一M0N0S單元包含有 ’、供早—單元清 (存儲區），藉由將一負電壓加於λ目郴的氮化物陷阱區 極，會清除在一已選取字線上的兩:，區相關的控制閘 線與那些單元施以一正電壓而偏I固:儲區，若未選取字 相同控制線及位元線的存儲區。 、不會清除其他共用 =本發明第四個實施例中，係提 — =的&除方法，該方法增加了記憶體單I —種較慢且較可 相似的清除…係使用字'的耐用性，此係 -的基板施以偏壓，字線與位 i，無須對記憶 且控制閘極施以一負電壓而、'、， 升高至一正電壓， ON〇膜，而產生陷阱區，選 θ產生—高電場穿過 的電壓，接合面上的電洞\取入產因=後，入高的電場 =本發明的第五個實施 1，而被抑制。 ⑧會藉由降低未選取字線=未選取單元的程 ,而獲致’此會改善干擾的時严以產生-小負電 曰加右相鄰位元線的電壓而獲致。/，此改善亦可藉由

第10頁 540055 五、發明說明（7) 【圖號對照說明】 20基板 31矽質 32矽質 41位元擴散 42位元擴散 5 11氮化物陷阱區 5 21氮化物陷阱層 6 1控制閘極 6 2控制閘極 6 3子閘極 【較佳實施例之說明】 在第3a圖的記憶體單元剖面圖中，與一個字閘極6 3相 鄰的兩個控制閘極6 1、6 2，係分別施以偏壓以產生 Vcgu(左邊，未選取的）及yCgS(右邊，已選取的），在兩控 制閘極6 1及6 2下分別係為氮化 制閘極6 2係為靶極記憶體元件 氮化物/氧化物）層的氮化物區 在此清除期間，靶極區右控制 Vcgs = 〜3V，且右位元擴散42偏 約3· 5到5V之間的範圍），將字 左（未選取區）控制閘極及擴散 約Vbu=4V 〇 物陷牌區51t及52t，在右控 ，其中在底部0N0(氧化物/ 係藉由C Η E而填充滿電子。 閘極62係偏壓成為 壓成為Vbs = 4V(Vbs範圍可為 線閘極6 3及基板2 0接地，在 为別偏塵成為約Vcgu = 4V及

540055 五、發明說明（8) 第3b圖係顯不臨限電壓為時間的函數，係顯示三種不 同字閘極電壓的曲線，所有控制閘極、擴散及基板的其他 電壓狀態設定在Vcgu = 4V、Vcgs = _3v、Vbu = 4V、Vbs = 4V 及

Vsub = 0。當Vw〇rd=〇時，在—秒之後，達到清除靶極電壓 Vt二0.5V °將字閘極偏壓成為一個微弱負電位 Vw〇rd = -0.5V，可增加清除速度1〇〇〇倍以上，此是因為產 生於帶間隨道的右位元擴散42接面邊緣上的電、洞，藉由負 電位而被拉向字閘極’且累積更多控制閘㈣，施加一另 一個負電壓到-IV的字閘極，可增加清除速度超過1〇〇〇 倍，另一方面，提高字閘極的電壓到達一正電位 (Vword 2V)，會谷§午有些左側擴散43的電壓通過到達字閘 極通道閘極（鄰近乾極控制閘極的通道），冑過的電壓約為 Vw〇rd=2V減去字閘極裝置的臨限（約為lv) ’因為字閘極電 ^制字問極通道的電壓’實際上，並不需要任何高於H 的未選取位元線電壓，根據這個實驗數據，一個ιν的正字 由施加2V到字開極而產生出來的)使清除速 二 =100(Μ„，因此，在正常清除狀態下（其中已選取的 控制閘極及已選取的擴散係分別偏壓成為_3ν及+ 4ν)，若 ;$!閉；電壓有效地使用於具有很短控制閘極通道的記 隐體早兀中，則可抑制清除動作，在施加一負偏壓到已選 取控制閘極及已選取擔散的字閘搞 、 、 二了=動作可使狀態加速。在本發明的第一個實施例 $未&取控制閘極偏壓成為—正電壓（Vcgu = G ,藉由 楗而未選取控制閘極電壓及字閘極電壓，有些正電壓從未 540055 1、發明說明（9) 選取擴散側通過，然而，既使偏壓成為〇或一負電壓 jvcgu=0或-3)的未選取控制閘極（與已選取控制間極電壓

Vcgs)相同），一正字閘極電壓可於清除速度上具有相同 2制效應。藉由偏壓字閘極成為一個約…到…的正電壓， 字閘極通道將電容地偶合，係提供正電位到已選取控制閘 極通道的電洞。 在本發明的第二實施例中，除了控制線及位元線選取 品之外’清除區塊係由字線選取區而定義出來，一 M_S記憶體單元陣列如第4a圖所示’其中記憶體單元成 仃成列的排列，其中字閘極藉由字線而水平地連接，且 制閘極及擴散區藉由控制線及位元線而垂直地連接，此^ 形式的§己憶體陣列稱之為一位元擴散陣列，是因為在一 列中的相鄰記憶體單元位元線係藉由擴散區而連接。: 個=的記憶體陣列或次陣列中，控制線係偏壓成為約 -3V(在粑圍-2V到-4V的某處）。然而，可能進一步藉由 ==割；一個在約0到-2.5V之間的負電壓係：加於 一個在約2.5¥到4¥之間的正電壓施加於 未k取子線上。在控制閘極及負偏壓字閘極下的〇n〇 體磨區51t及52t ’係於同一時間而清除，而正偏壓字1線“ (2.5〜4 V)未被秋清除，因此，一個清除區塊可與單—字 或多個字線一樣小，無須額外的控制線及位元線的取 閘極’所以可節省佈局區域。 k 在本發明的第三個實施例中，係提供一 M0N0S記憶體陣列的電單一單元層次清除，在第4b凡圖擴中政雙

540055 五、發明說明（ίο) 在已選取位元線BLn、已選取控制線CGn、 WLri的交又點中選取一個單一記 已k取子線 係偏壓成為-個負電壓m ; ’已選取字線心 偏壓成為-個正電壓(約4V)”及5已V)s取已，立靡η係 成為-個負電壓(約，丄 共用相同已選取位元線BLn的未選取 圍之間，)由： 加一個正電壓到未選取字線 早兀措由施 免清除(稱之為清除抑制），此 而可受到保護以 的範圍内，其他未選取控制；土約2.5V_之間 3V)，其他未選取位元線偏f、偏^成為—個正電壓（約 5V的範圍之門）。* 士、、友應偏[成為一個正電壓（在2· 5V到 清除，因為藉由帶^門而^/^㈣壓的未選取單元110未 獲致已選心元層：清除。的電洞數量係微…因此可 的方法一樣，藉由有兮二除田’如同增加記憶體單元耐久 體單元基板，戶斤以益需一：：，電壓，而無須偏壓記憶 4c圖係顯示一個此,Γ幾個二/區’並且可儉省區域。第 字線皆提高到約4V、位元線提\除丨的電壓狀態例子’所有 為約-5V到-6V雖缺向到約〇、及控制線偏壓成 :=個。理犯圍内變化，然 / 幾乎” F-N清除裝置及先；J =有-個顯著的差異，" 的差異係為，需要_個熱電洞注入清除裝置之間 個同電％穿過〇Ν〇膜以供電子射出，

第14頁 540055 五、發明說明（11) " ' " ' =I要使電子從氮化物陷阱區511及521:射出到通道（相較 兔電子入的5到6 megaV/cm)，需要約在8 megaV/cm以下。 ;I要抑制接合面上產生熱，字線係提高到一個約4 V的正 掉壓i ^夠使底層通道電壓電容地偶合，係可將電洞排斥 。，著字閘極長度尺寸縮小及縮小技術且擴散愈來愈來 互相罪近’在字閘極通道下的電壓將更接近正汲極電壓， 士代曰接地S己彳思體基板。在此案例中，增加閘極電壓呈 有一個更大F-N清除效應。 、一 在本發明的第五個實施例中，係改良未選取單元的程 =、干擾’如第5a圖所示，在已選取控制線CGn + 1、已選取 2 =線BLn+1、及已選取字線的交叉點上的左側裝置係 :程式靶極單元。為了要提供及控制程式化電流，接地在 側相鄰位元線BLn、已選取位元線BLn+1係偏壓成為 臨5ppV雪選取字閘極WLn係提高到丨.2v(係略高於字閘極 ^ 個未選取單元的程式干擾改良可藉由偏壓 選取字線WLn+1成為一個略負電壓相似-IV而獲致。在第 圖中可看到，在施加一個負電壓之後，程式干擾可從〇 秒改善到數秒鐘，為了保護靶極控制線CGn+1的右側裝置 係、位在相同已選取字線WLn上），鄰近位元線BLn + 2係提高 j為2· 2V，然後右側控制閘極CGn + ;l的閘極到源極電壓變^ $為—ΐν( = 1·2-2·2ν)，此負Vgs電壓保護鄰近單元免於到 =式干，，相同干擾保護效應非但沒有藉由施加一個負電 ^到字閘極而獲致，反而是藉由略增加右側鄰近位元 n + 1的電壓而獲致，在此種方法中藉由提高BLn—i而可保

第15頁 540055 五、發明說明（12) 獲在相同已選取控制閘極CGn+ 1下的左側記憶體區以免到 干擾。程式干擾改良的準則是，未選取記憶體單元的閘極 T源極Vgs係小於〇。vgs可由減少字線的電壓所產生（等於 二電；£ )、或由增加位元線電壓（等於源極電壓），負V & $ 而^佳電壓係會由裝置、漏電、製程、及電路簡化的因素 向決定。

說明雖然本發明已被特別地表示，益參考其較佳實施例做 神與F Ϊ各種形式上及細節的改變可於不背離本發明之精 一 （L臂下為之，係為熟習本技藝之人士所能瞭解的。

540055 圖式簡單說明 在形成本說明之内容部分的附圖中，所示為： 第1圖係為習用技藝雙M〇N〇S單元結構之示意圖。 第2a圖係顯示習用技藝之偏壓狀態，係由於在位元擴 散邊緣的帶間隧道的一電洞注入清除。 第2 b圖係顯示習用技藝之偏壓狀態，係藉由施以相同 位元電到基板上的福勒—諾得漢— Nordheim tunneling， FN)隧穿清除。 第3a圖係顯示藉由本發明的電洞注入而量測在清除特 性的子線閘極電位效應之偏壓狀態圖。

第3b圖係顯示本發明多種字通道狀態的右控制閘極上 的一M0N0S臨限電壓。 一 第4a圖係顯示本發明在字線清除時的陣列電壓狀態之 不意圖。 第4b圖係顯示本發明在單對單元清除時的陣列電壓狀 悲之不意圖。 第4c圖係顯示本發明對較佳耐久性FN相似區塊 時的陣列電壓狀態之示意圖。 第5a圖係顯示本發明的未選取字線電壓狀態之示咅、

圖，以減少程式干擾。 〜”心 第π圖係顯示實驗資料圖，係顯示由未選取字線 偏壓的程式干擾改善。 、

Claims (1)

1. 540055 六、申請專利範面 1 · 一種由雙M0N0S單元構成的一非揮發性記憶體之清除方 法，係包括有： a. 將，-通道區域的第—側上的—第—傳導區偏屋 一第一正電壓； ^ b. 將，一通道區域的第二側上的一第二傳導區偏壓成 一第二正電壓； C·將一第一傳導閘極偏壓成為一第一負電壓； d·將一第二傳導閘極偏壓成為該第一負電壓； e·將一耦合到一已選取字線的第三傳導閘極偏壓成為〇 伏特或一第二負電壓； f ·將該耦合到一未選取字線的第三傳導閘極偏壓一 第四正電壓；及 ” g·在一絕緣體中建立一電場，該絕緣體位於耦合到該已 選取字線之記憶單元的該第一導電閘極下。口 以 2·=申請專利範圍第1項所述之方法，其中所建立的該電 =強度足以從該絕緣體内將捕獲的電子射出到該通道區 =利範圍第1項所述之方法，其中所建立的該電 :緣i内=從該通道區的接合邊緣將捕獲的電子注入該 2 Γ:專利範圍第1項所述之方法，其中該第-導電區 ^ 5至已選取單元的一位元線。 專利範圍第1項所述之方法，其中該第二導電區 域耦合$ *日来…a - Τ电L 540055

   m:範圍第1項所述之方法，其中該第-傳導閘 71 ί ί:導閑極係為控制閘極。 ，申§月專利範圍第1項所述之方法，其中該第三傳導鬧 極位於该弟一傳導閘極與第二傳導閘極之間，且隔離該 第傳導閘極與第二傳導閘極，且係為一字閘極。 8.如申請專利範圍第1項所述之方法，其中將該耦合到該 已選取字線的第三傳導間極偏壓成為―負電壓，會加速 電洞攸§玄§己憶體單元的通道區接合邊緣注入到在該第二 傳導閘極下的絕緣體。 9 ·如申请專利範圍第1項所述之方法，其中將該耦合到該 未選取字線的第三傳導閘極偏壓成為一正電壓，會抑制 電洞從該兄憶體單元的通道區接合邊緣注入到在該第^ 傳導閘極下的絕緣體。 I 0 ·如申請專利範圍第1項所述之方法，其中將該耦合到該 已選取字線的第三傳導閘極偏壓成為一正電壓，會藉由 消耗在該第一傳導閘極下的電洞而降低清除速度。 II ·如申請專利範圍第1項所述之方法，其中將該已選取字 線偏壓成為一負電壓及將該未選取字線偏壓成為一正偏 壓，可提供一個要成為該已選取字線的清除區塊尺寸。 12· —種由雙M0N0S單元構成的一非揮發性記憶體單一單元 清除之方法’包括下列步驟： a·將一要清除的已選取單元的位元線偏壓成為—第— 電壓； 正 b·將該要清除的已選取單元的一控制閘極偏壓成

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   一負電壓； C ·將一個耦合到一 負電壓； d ·將該耦合到未選 壓；及 ' 已選取字線的字閘極偏壓成為一第二 取字線之字閘極偏壓成為一第四正電 e•在一絕緣體Φ A ^ J.H 的該第一蓴φ建電琢’該絕緣體位於該記憶單元 J忒弟導電閘極下。 ^ U•如申請專利範圍第12項所述之方法，1中$ 1 的單开的诗a _ | 4 <乃，无具中该要被抑制 、以元線偏壓完成為一第二正電壓。 擇單元緣體内將捕獲的電子射出到該已選 1 5'如/請專利範圍第1 2項所述之方法，其中所建立的該 電琢強度足以從该通道區域的一接合邊緣將捕獲的 注入該已選取單元的一通道區内。 1 6·如申請專利範圍第丨2項所述之方法，其中該字閘極位 於該已選取單元的一控制閘極及一鄰近未選取單元的該 控制閘極之間’且隔離該已選取單元的一控制閘極及二 鄰近未選取單元的該控制閘極。 1 7·如申請專利範圍第1 2項所述之方法，其中將該未選取 字線偏壓成為該第四正電壓’係提供耗合到該未選取字 線的單元的一個清除抑制。 1 8 ·如申請專利範圍第1 2項所述之方法，其中將|馬合到該 已選取字線的一未選取單元的該閘控制閘極偏壓成為該

   540055 料範圍 正電壓，係提供搞合到該選取字線的該未選取單元 六、申請專利範圍 第 的一個清除抑制^ 1 9· 一種在一已選取單元的程式化期間改良未選取單元的 程式干擾之方法，係包括有： a ·在〜已選取單元内選取一個左側或右側以程式化， b·將一已選取位元線偏壓成為一第一正電壓； g 、 c•將一個靠近該已選取字元線的近端相鄰字元線偏壓成 為〇伏特； d ·將一個靠近該已選取字元線的遠端相鄰字元線偏壓成 為—第二正電壓； e·將一已選取字線偏壓成為一第三正電壓； f•將一未選取字線偏壓成為一負電壓； g •建立一個未選取單元的負閘極及源極電壓。 2 0 ·如申請專利範圍第丨9項所述之方法，其中偏壓該已選 取字線，係高於字閘極臨界電壓，以控制程式化電流。 〇 1 •如申請專利範圍第1 9項所述之方法，其中將該未選取 予線偏壓成為一負電壓，係藉由延長一個發生程式干擾 的所需時間而提供改良程式干擾。 2 2 ·如申請專利範圍第1 9項所述之方法，其中將該已選取 ，線偏壓成為該第三正電壓，且該遠端相鄰字元線的該 第二正電壓建立一個負閘極到源極電壓，係保護該⑽一 的未選取區以免於受到程式干擾。 ^早凡 23·如申請專利範圍第丨9項所述之方法，其中在該未、竖 單元内建立一個負閘極到源極電壓，會造成一I^選取

   第21頁 540055 六、申請專利範圍 擾的改良。 24· —種藉以由雙m〇n〇s記 單元構成的一非揮發性記憶 體的字線清除驻@ ^ 一 一月陈衣置，包括有： ^二種，以選取要清除的雙M0N0S記憶體單元之裝置； ••種藉以抑制清除未選取雙M0N0S記憶體單元之裝置 ， c. 種藉以在已選取雙M〇N〇s記憶體單元的一控制閘極 下建立個足以從一絕緣體將捕獲的電子射出到一通 d ，區的，場之裝置；及 一 ·一種在藉以在已選取雙M0N0S記憶體單元的該控制閘 一極下建立—個足以從一通道區接合邊緣將電洞注入到 一個在控制閘極下的陷阱區之裝置。 5'如申請專利範圍第24項所述之字線清除裝置，其中該 電场強度足以執行Fowler-Nordheim穿隧（福勒-諾得漢 隧穿）將電子從絕緣體射出。 2 6 ·如申請專利範圍第2 4項所述之字線清除裝置，其中該 電場強度足以將電洞注入該陷阱區中。 27· 一種藉以由雙M0N0S構成的一非揮發性記憶體之單一單 凡清除裝置，包括有·· a•—種藉以選取一個單一要清除的雙M0N0S記憶體單元 之裝置； b· —種藉以抑制清除未選取雙M0N0S記憶體單元之裝置 c 種藉以在已選取單一雙M0N0S記憶體單元的一控制

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   六、申請專利範圍 閉極下建立一個足以從一絕緣體將捕獲的電子射出到 一通道區的電場之裝置；及 d· —種在藉以在該單一雙M0N0S記憶體單元的該於制閘 極下建立一個足以電洞注入到在控制間極下的該絕緣 體中之裝置。 28·如申請專利範圍第27項所述之該單一單元清除裝置， 其中該藉以抑制清除該雙M0N0S記憶體單元的裝置，係 藉由使用一正控制閘極施加於耦合到一已選取字線的單 元上而完成。 2 9 ·如申請專利範圍第2 7項所述之該單一單元清除裝置， 其中該單一雙Μ 0 N 0 S記憶體單元包闊有二個記憶體存儲 區，該記憶體存儲區包含有位於每個控制閘極下的氮化 物區。 ·〆種藉以一非揮發性雙M0N0S記憶體單元之程式干擾改 良裝置，係包括有： a•—種藉以選取一要程式化的雙M0N0S記憶體單元之裝 置； b· —種藉以偏壓要程式抑制的未選取雙M0N0S記憶體單 元之裝置；及 c •一種藉以在一控制閘極下的一絕緣體中靠近一存儲區 的一通道區中建立一個足以從該存儲區將電子排斥掉 31.如申清專利範圍第項所述之程式干擾改良裝置’其 中該藉以在通道區中建立一個足以從該存儲區將電子排

   第23 I 540055 六、申請專利範圍 斥掉之裝置，會增加一個產生程式干擾的一個所需時間 量，且改良短程式操作的程式干擾。 3 2.如申請專利範圍第3 0項所述之程式干擾改良裝置，其 中該藉以在通道區中建立一個足以從該存儲區將電子排 斥掉之裝置，係為一個將一負電壓施加於未選取字線上 之結果。 ❿

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