JP2015079951A - 半導体装置および半導体装置の作製方法 - Google Patents

半導体装置および半導体装置の作製方法 Download PDF

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Abstract

【課題】しきい値を適正化する半導体装置の作製方法を提供する。
【解決手段】半導体と、半導体に電気的に接するソース電極あるいはドレイン電極と、半導体を間に挟んで設けられる第１のゲート電極と第２のゲート電極と、第１のゲート電極と半導体との間に設けられる電荷捕獲層と、第２のゲート電極と半導体との間に設けられるゲート絶縁層を有する半導体装置において、加熱しつつ、第１のゲート電極の電位をソース電極やドレイン電極よりも高くし、かつ、１秒以上保持することで、電荷捕獲層に電子を捕獲させることで、しきい値を増大させる。処理後は、第１のゲート電極を除去する、あるいは他の回路から絶縁する。あるいは、第１のゲート電極と他の回路との間に抵抗を設けてもよい。
【選択図】図２

Description

１つの実施形態は半導体装置に関する。
トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く利用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体層を用いたトランジスタが特許文献１に開示されている。
また、酸化物半導体層を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２、特許文献３に開示されている。
ところで、酸化物半導体層を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体層を用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４、特許文献５参照。）。
特開２００６−１６５５２８号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報 特開２０１２−２５７１８７号公報 特開２０１２−０７４６９２号公報
しきい値が適正化（補正）された半導体装置を提供すること、または、電気特性の悪化を抑制できる構成の半導体装置を提供すること、または、集積度の高い半導体装置を提供すること、または、オン電流の悪化を低減した半導体装置を提供すること、または、低消費電力の半導体装置を提供すること、または、信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持される半導体装置を提供すること、または、特性の良い半導体装置を提供すること、または、明細書、図面、請求項などの記載から抽出された上記以外の一または複数の課題の少なくとも一つである。
第１の半導体と、第１の半導体に電気的に接する電極と、第１の半導体を間に挟んで設けられる第１のゲート電極と第２のゲート電極と、第１のゲート電極と第１の半導体との間に設けられる電荷捕獲層と、第２のゲート電極と第１の半導体との間に設けられるゲート絶縁層を有する半導体装置を形成する工程と、第１のゲート電極の電位を、電極の電位より高い状態として、１２５℃以上４５０℃以下で１秒以上維持することにより電荷捕獲層に電荷を捕獲せしめる、しきい値適正化工程と、しきい値適正化工程後に、第１のゲート電極を半導体装置から除去することを特徴とする半導体装置の作製方法である。
しきい値電圧が適正化された半導体装置を提供すること、または、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供すること、または、集積度の高い半導体装置を提供すること、または、低消費電力の半導体装置を提供すること、または、信頼性の高い半導体装置を提供すること、または、電源が遮断されてもデータが保持される半導体装置を提供すること、または、新規の半導体装置あるいはその作製方法他の提供、または、それ以外に本明細書で開示される効果の一以上が達成できる。
実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 実施の形態のメモリセルの例を示す図。 半導体装置の作製工程の例を示す図。 半導体装置の作製工程の例を示す図。 半導体装置の作製工程の例を示す図。 半導体装置の作製工程の例を示す図。 半導体装置の作製工程の例を示す図。 半導体装置の作製工程の例を示す図。 半導体装置の作製工程の例を示す図。 積層された半導体層のバンドの模式図の例。 半導体装置の例を説明する図。 半導体装置の例を説明する図。 半導体装置の断面の例を説明する図。 実施の形態の半導体装置のブロック図の例。 実施の形態の記憶装置の例を説明する回路図。 電子機器の例を示す図。
実施の形態について、図面を用いて詳細に説明する。但し、以下の説明に限定されず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、半導体層と電荷捕獲層とゲート電極とを有する半導体装置の構成および動作原理、および、それを応用する回路について説明する。図１（Ａ）は、半導体層１０１と電荷捕獲層１０２とゲート電極１０３とゲート絶縁層１０４とゲート電極１０５とを有する半導体装置である。
ここで、電荷捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの積層体でもよいし、図１（Ｃ）に示されるような、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃの積層体、あるいは、さらに多層の絶縁層の積層体でもよい。また、図２（Ａ）に示されるように、絶縁体１０２ｅ中に、電気的に絶縁された導電層１０２ｄを有してもよい。絶縁体１０２ｅは複数の絶縁層より形成されてもよい。
例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図３（Ａ）に示す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図３（Ａ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。
この例では、第１の絶縁層１０２ａのバンドギャップは第２の絶縁層１０２ｂのバンドギャップよりも大きく、第１の絶縁層１０２ａの電子親和力は第２の絶縁層１０２ｂの電子親和力よりも小さいものとするが、これに限られない。
第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面、あるいは、第２の絶縁層１０２ｂの内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図３（Ｂ）に示すようになる。このときのゲート電極１０３側の半導体層１０１の表面の電位（処理電位）は、当初、ソース電極あるいはドレイン電極の電位より１Ｖ以上高くなるようにしてもよい。処理電位は、電荷捕獲層１０２の厚さにも依存するので、電荷捕獲層１０２の平均的な電場が、代表的には４ＭＶ／ｃｍ以下とするとよい。
なお、このとき、ゲート電極１０５の電位はソース電極あるいはドレイン電極と同じであるとよい。半導体層１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０７のいくらかは、電子捕獲準位１０６に捕獲される。
電子１０７が、第１の絶縁層１０２ａの障壁を超えて、第２の絶縁層１０２ｂに達するには、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効果は、第１の絶縁層１０２ａが薄いほど顕著となる。ただし、この場合、電子捕獲準位１０６に捕獲された電子が、トンネル効果により、再度、半導体層１０１に戻ってしまうことがある。
なお、ゲート電極１０３に適切な大きさの電圧を印加することで、第１の絶縁層１０２ａが比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲート電極１０３と半導体層１０１の間の電場の自乗でトンネル電流が増加する。
第２は、電子１０７が、第１の絶縁層１０２ａ中の欠陥準位等のバンドギャップ中の捕獲準位をホッピングしながら、第２の絶縁層１０２ｂに到達するものである。これは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。
第３は、熱的な励起によって、電子１０７が、第１の絶縁層１０２ａの障壁を超えるものである。半導体層１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ面から３電子ボルトだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１としたとき、４５０Ｋ（１７７℃）では、６×１０１６、６００Ｋ（３２７℃）では、１．５×１０２５、７５０Ｋ（４７７℃）では、１．６×１０３０となる。
電子１０７が、第１の絶縁層１０２ａの障壁を超えてゲート電極１０３に向かって移動する過程は、上記の３つの過程とそれらの組み合わせで生じていると考えられる。特に、第２の過程、第３の過程は、温度が高いと指数関数的に電流が増大することを示す。
また、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、第１の絶縁層１０２ａの障壁層の薄い部分（エネルギーの大きな部分）の電子の密度が高いほど起こりやすいので、温度が高いことが有利である。
なお、以上の伝導機構による電流は、特にゲート電極１０３と半導体層１０１の電位差が小さい（５Ｖ以下）場合には、きわめて微弱であることが多いが、長時間（例えば、１秒以上）の処理により、必要とする量の電子を電子捕獲準位１０６に捕獲せしめることができる。この結果、電荷捕獲層１０２は負に帯電する。
すなわち、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０３の電位をソース電極やドレイン電極の電位より高い状態を、１秒以上、代表的には１分以上維持することで、半導体層１０１からゲート電極１０３に向かって、電子を移動させる。すると、そのうちのいくらかは電子捕獲準位１０６に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。
このとき、電子捕獲準位１０６に捕獲される電子の量はゲート電極１０３の電位により制御できる。電子捕獲準位１０６に相応の量の電子が捕獲されると、その電荷のために、ゲート電極１０３の電場が遮蔽され、半導体層１０１に形成されるチャネルが消失する。
電子捕獲準位１０６により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位１０６の総数を上回ることはない。
電子捕獲準位１０６に捕獲された電子は、電荷捕獲層１０２から流失しないことが求められる。そのためには、第１には、第１の絶縁層１０２ａおよび第２の絶縁層１０２ｂの厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが１ｎｍより大きいことが好ましい。
一方で、第１の絶縁層１０２ａが厚すぎると、電子の移動の妨げとなるので、３０ｎｍ以下とすることが好ましい。また、半導体装置のチャネル長に比較して、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂが厚すぎると、サブスレショールド値が増加し、オフ特性が悪化するので、チャネル長は、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの酸化シリコン換算の厚さ（Ｅｑｕｉｖａｌｅｎｔ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の４倍以上、代表的には１０倍以上であるとよい。なお、いわゆるＨｉｇｈ−Ｋ材料では、酸化シリコン換算の厚さが物理的な厚さよりも小さくなる。
代表的には、第１の絶縁層１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、第２の絶縁層１０２ｂの、酸化シリコン換算の厚さは、１ｎｍ以上２５ｎｍ以下とするとよい。
また、半導体装置の使用温度あるいは保管温度を処理温度よりも十分に低くすることが考えられる。例えば、処理温度を３００℃とし、半導体装置を１２０℃以下で保管する。電子が、３電子ボルトの障壁を乗り越える確率は、１２０℃では３００℃の１０万分の１未満である。したがって、３００℃で処理の際には障壁を乗り越えて容易に電子捕獲準位１０６に捕獲される電子が、１２０℃で保管時には、障壁を乗り越えることが困難となり、電子が長期にわたって、電子捕獲準位１０６に捕獲された状態となる。
また、半導体層１０１で、ホールの有効質量が極めて大きい、あるいは、実質的に局在化していることも有効である。この場合には、半導体層１０１から第１の絶縁層１０２ａおよび第２の絶縁層１０２ｂへのホールの注入がなく、したがって、電子捕獲準位１０６に捕獲された電子がホールと結合して消滅することもない。
また、第２の絶縁層１０２ｂが、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導を示す材料であってもよい。Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導は、上述のように、材料中の欠陥準位等を電子がホッピング伝導するものであり、欠陥準位の多い、あるいは、欠陥準位の深い材料は十分に電気伝導性が低く、電子捕獲準位１０６に捕獲された電子を長時間にわたって保持できる。
また、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂに捕獲された電子を放出させるような電圧がかからないように回路設計、材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、あるいは、実質的に局在化しているような材料では、ゲート電極１０３の電位が、ソース電極あるいはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極１０３と半導体層１０１の間の電場が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、あるいは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導は著しく低下する。
なお、図１（Ｃ）のように、電荷捕獲層１０２を３層の絶縁層で形成し、第３の絶縁層１０２ｃの電子親和力を、第２の絶縁層１０２ｂの電子親和力よりも小さくし、第３の絶縁層１０２ｃのバンドギャップを、第２の絶縁層１０２ｂのバンドギャップよりも大きくすると、第２の絶縁層１０２ｂの内部、あるいは、他の絶縁層との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。
この場合には、第２の絶縁層１０２ｂが薄くても、第３の絶縁層１０２ｃが物理的に十分に厚ければ、電子捕獲準位１０６に捕獲された電子を保持できる。第３の絶縁層１０２ｃとしては、第１の絶縁層１０２ａと同じまたは同様な材料を用いることができる。また、第２の絶縁層１０２ｂと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用いることができる。電子捕獲準位の数（密度）は、形成方法によって異なる。
なお、図２（Ａ）のように、絶縁体１０２ｅ中に電気的に絶縁された導電層１０２ｄを有する場合も、上記と同様な原理によって、導電層１０２ｄに電子が捕獲される。図３（Ｃ）および図３（Ｄ）にその例を示す。図３（Ｃ）では、ゲート電極１０３の電位はソース電極あるいはドレイン電極と同じである。
ゲート電極１０３の電位を、ソース電極あるいはドレイン電極より高くすると、図３（Ｄ）に示すようになる。半導体層１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体層１０１からゲート電極１０３の方向に移動した電子１０７のいくらかは、導電層１０２ｄに捕獲される。すなわち、図２（Ａ）に示される半導体装置において、導電層１０２ｄは、図１（Ｂ）の半導体装置における電子捕獲準位１０６と同等の機能を有する。
なお、導電層１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が高くなり、捕獲された電子が流出することを抑制できる。
上記において、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃは、それぞれ複数の絶縁層より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁層から構成されてもよい。
例えば、第１の絶縁層１０２ａと第２の絶縁層１０２ｂを同じ構成元素からなる絶縁層（例えば、酸化ハフニウム）で構成する場合、第１の絶縁層１０２ａは、化学気相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法あるいはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）で形成し、第２の絶縁層１０２ｂは、スパッタリング法で形成してもよい。
なお、第１の絶縁層１０２ａと第２の絶縁層１０２ｂとを、それぞれ異なるＣＶＤ法を用いて形成してもよい。
一般にスパッタリング法で形成される絶縁層はＣＶＤ法で形成される絶縁層よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、第２の絶縁層１０２ｂと第３の絶縁層１０２ｃを同じ構成元素からなる絶縁層で構成する場合、第２の絶縁層１０２ｂは、スパッタリング法で形成し、第３の絶縁層１０２ｃは、ＣＶＤ法で形成してもよい。
また、第２の絶縁層１０２ｂを同じ構成元素からなる複数の絶縁層で構成する場合、そのうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法で形成してもよい。
このように電荷捕獲層１０２が電子を捕獲すると、半導体装置のしきい値が増加する。特に、半導体層１０１が、バンドギャップが大きな材料（ワイドバンドギャップ半導体）であると、ゲート電極１０３およびゲート電極１０５の電位をソース電極の電位と同じとしたときのソースドレイン間の電流（Ｉｃｕｔ）を大幅に低下させることができる。
例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、チャネル幅１μｍあたりのＩｃｕｔは１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
図４（Ａ）は電荷捕獲層１０２での電子の捕獲をおこなう前と、電子の捕獲をおこなった後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）のゲート電極１０５の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極とゲート電極１０３の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定できないが、その他の方法で測定した値、サブスレショールド値等をもとに推定できる。
最初、曲線１０８で示すように、半導体装置のしきい値はＶｔｈ１であったが、電子の捕獲をおこなった後では、しきい値が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、チャネル幅１μｍあたりのＩｃｕｔは、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍ乃至１ｙＡ／μｍとなる。
例えば、図４（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。
トランジスタ１１０のＩｄ−Ｖｇ特性が図４（Ａ）中の曲線１０８で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｆＡであり、トランジスタ１１０のこのときの抵抗は約１×１０１５Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。
トランジスタ１１０のＩｄ−Ｖｇ特性が図４（Ａ）中の曲線１０９で示されるもので、チャネル幅が０．１μｍであると、Ｉｃｕｔは約１ｙＡであり、トランジスタ１１０のこのときの抵抗は約１×１０２４Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１×１０９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。
すなわち、トランジスタと容量素子という単純な回路で、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。例えば、図５に示すようなメモリセルに用いることもできる。
図５（Ａ）に示すメモリセルは、トランジスタ１２１、トランジスタ１２２、容量素子１２３からなり、トランジスタ１２１は、図１（Ａ）に示したように、電荷捕獲層１０２を有するトランジスタである。回路が形成された後で、上記の処理をおこない、Ｉｃｕｔを低下させる。なお、図に示すように、しきい値を適正化するために、電荷捕獲層１０２中に電子を有するトランジスタは、通常のトランジスタとは異なる記号を用いる。
図５（Ａ）に示すメモリセルはマトリクス状に形成され、例えば、ｎ行ｍ列のメモリセルであれば、読み出しワード線Ｐｎ、書き込みワード線Ｑｎ、しきい値補正用配線Ｔ、ビット線Ｒｍ、ソース線Ｓｍが接続する。なお、すべてのしきい値補正用配線が接続するような回路配置とすることにより、すべてのしきい値補正用配線の電位は同じ値となるようにしてもよい。例えば、しきい値補正用配線は回路全体を覆う導電層でもよい。
しきい値補正は以下のようにおこなえばよい。まず、すべての読み出しワード線、書き込みワード線、ソース線、ビット線の電位を０Ｖとする。そして、メモリセルが形成されたウェハーあるいはチップを適切な温度に保持し、すべてのしきい値補正用配線の電位を適切な値（例えば、＋３Ｖ）として、適切な時間保持する。この結果、しきい値が適切な値になる。上記のように電子を電荷捕獲層１０２に捕獲せしめて、しきい値を適正化する処理を、しきい値適正化処理ともいう。
なお、メモリセルは図５（Ｂ）に示すような、トランジスタ１２４、容量素子１２５からなるものでもよい。例えば、ｎ行ｍ列のメモリセルであれば、ワード線Ｑｎ、しきい値補正用配線Ｔ、ビット線Ｒｍ、ソース線Ｓｎが接続する。しきい値適正化処理は図５（Ａ）のものと同様にできる。
ところで、このように電荷捕獲層に電子を捕獲せしめて、しきい値を適正化して使用する場合には、その後の通常の使用において、電荷捕獲層にさらに電子が追加されることは避けることが望ましい。さらなる電子の追加はしきい値のさらなる増加を意味し、回路の劣化をもたらす。
電荷捕獲層が半導体層の近傍にあり、かつ、電荷捕獲層をはさんで、半導体層に向き合い、かつ、半導体層よりも電位が高くなるような配線や電極が存在すると、通常の使用時においても、電荷捕獲層に電子が捕獲される可能性がある。
この点に関しては、例えば、図５（Ａ）あるいは図５（Ｂ）に示されるメモリセルにおいては、しきい値補正用配線Ｔの電位を、ビット線Ｒｍのとりうる最低の電位以下とすることで解決できる。あるいは、後述するように、ゲート電極１０３を半導体層から十分に遠く配置するか、あるいは、しきい値適正化処理後に除去してもよい。
しきい値の増加幅は電荷捕獲層１０２が捕獲する電子密度によって決まる。例えば、図１（Ｂ）に示す半導体装置において、第１の絶縁層１０２ａと第２の絶縁層１０２ｂの界面においてのみ電子が捕獲される場合、捕獲された電子の面密度をＱ、第１の絶縁層１０２ａの誘電率をＣとするとき、しきい値は、Ｑ／Ｃだけ増加する。
なお、上記のようにゲート電極１０３の電位によって、捕獲される電子の量が一定の値になることから、ゲート電極１０３の電位によって、しきい値の増加分を制御することもできる。
例えば、ゲート電極１０３の電位を、ソース電極とドレイン電極の電位より１．５Ｖだけ高くし、温度を１５０℃乃至２５０℃、代表的には２００℃±２０℃とする場合を考える。電荷捕獲層１０２に電子が捕獲される前の半導体装置のしきい値（第１のしきい値、Ｖｔｈ１）が＋１．１Ｖであったとすると、当初は、半導体層１０１にチャネルが形成されており、電荷捕獲層１０２に電子が捕獲される。その後、電荷捕獲層１０２に捕獲される電子の量が増加し、チャネルが消失する。この段階で、電荷捕獲層１０２での電子の捕獲はおこなわれなくなる。
この場合には、ゲート電極１０３の電位が、ソース電極、ドレイン電極より１．５Ｖ高い段階でチャネルが消失するので、しきい値が、＋１．５Ｖとなる。あるいは、電荷捕獲層１０２に捕獲された電子によって、しきい値が、０．４Ｖだけ高くなったと言える。このように電荷捕獲層１０２に捕獲された電子によって変化した後のしきい値を第２のしきい値（Ｖｔｈ２）という。
このような特性を用いれば、もともと相当なばらつきのあった複数の半導体装置のしきい値を適切な範囲内に収束させることもできる。例えば、第１のしきい値が＋１．２Ｖ、＋１．１Ｖ、＋０．９Ｖである３つの半導体装置があるとする。これらの半導体装置に、上記の条件で処理をおこなえば、それぞれの半導体装置のしきい値が＋１．５Ｖを大きく超えるような電子の捕獲は生じないので、３つの半導体装置とも第２のしきい値を＋１．５Ｖ付近とすることができる。この場合、これら３つの半導体装置の電荷捕獲層１０２に捕獲される電子の量（あるいは電子の面密度等）は異なる。
ゲート電極１０３は各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電層を用いることができる。また、ゲート電極１０３は、上記材料の積層であってもよい。また、ゲート電極１０３には、窒素を含んだ導電層を用いてもよい。たとえば、ゲート電極１０３に窒化チタン層上にタングステン層の積層、窒化タングステン層上にタングステン層の積層、窒化タンタル層上にタングステン層の積層などを用いることができる。
なお、半導体層１０１に対向するゲート電極１０３の仕事関数は、半導体装置のしきい値を決定する要因のひとつであり、一般に、仕事関数が小さい材料であると、しきい値が小さくなる。しかしながら、上述のように、電荷捕獲層１０２に捕獲する電子の量によりしきい値を調整できるので、ゲート電極１０３の材料の選択の幅が広がる。
半導体層１０１は各種の材料を用いることができる。例えば、シリコンやゲルマニウム、シリコンゲルマニウム以外に、後述する各種酸化物半導体を用いることができる。
第１の絶縁層１０２ａは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。
第２の絶縁層１０２ｂは各種の材料を用いることができる。例えば、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどを一種以上含む絶縁層を用いることができる。
第３の絶縁層１０２ｃは各種の材料を用いることができる。例えば、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁層を用いることができる。
導電層１０２ｄは各種の材料を用いることができる。例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、Ｐｔ、Ｐｄなどの導電層を用いることができる。また、導電層１０２ｄは、上記材料の積層であってもよい。また、導電層１０２ｄには、窒素を含んだ導電層を用いてもよい。
特に仕事関数の高い材料として、白金、パラジウム等の白金族金属、窒化インジウム、窒化亜鉛、Ｉｎ−Ｚｎ系酸窒化物、Ｉｎ−Ｇａ系酸窒化物、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物等の窒化物等を用いるとよい。
絶縁体１０２ｅは各種の材料を用いることができる。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルを用いることができる。
このように電荷捕獲層１０２に必要な量の電子を捕獲させた半導体装置は、通常のＭＯＳ型半導体装置と同じである。ＭＯＳ型半導体装置として用いる場合には、しきい値適正化処理後に、ゲート電極１０３の電位はつねに回路の最低電位とするとよい。あるいは、ゲート電極１０３を除去してもよい。あるいは、ゲート電極１０３を他の回路から切断して、フローティング状態としてもよい。
なお、しきい値適正化処理は、例えば、半導体装置のソース電極あるいはドレイン電極に接続する配線メタルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
また、このようにしきい値適正化処理が、通常の使用時にはおこなわれず、工場出荷前等に一度だけおこなわれるのであれば、ゲート電極１０３に印加される電位は、さまざまなものが用いられる。例えば、通常の使用では使用しないような電位を使用することもできる。
例えば、図２（Ｂ）に示すように第３の絶縁層１０２ｃを第１の絶縁層１０２ａや第２の絶縁層１０２ｂに比べて著しく厚くしたとしても、相応の電位をゲート電極１０３に与えることにより、第２の絶縁層１０２ｂに電子を捕獲せしめることが可能となる。例えば、電荷捕獲層１０２の厚さが５００ｎｍ以上となるように、第３の絶縁層１０２ｃを厚くしてもよい。
例えば、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃの酸化シリコン換算の厚さがいずれも１０ｎｍのとき、ゲート電極１０３と半導体層１０１の間の電位差を１．５Ｖとして、しきい値適正化処理をおこなったとする。第１の絶縁層１０２ａと第２の絶縁層１０２ｂの酸化シリコン換算の厚さがいずれも１０ｎｍで、第３の絶縁層１０２ｃの酸化シリコン換算の厚さが１μｍで同じしきい値適正化処理をおこなうとすれば、ゲート電極１０３と半導体層１０１の間の電位差を１５０Ｖとすればよい。
一般的に、第３の絶縁層１０２ｃの酸化シリコン換算の厚さがＸ［μｍ］であるとき、ゲート電極１０３と半導体層１０１の間の電位差［Ｖ］をＸの１０倍乃至４００倍とすればよいが、もちろん、これに限られない。
このような性質を利用すれば、第２の絶縁層１０２ｂを半導体回路（半導体層１０１を有する）上に形成した後、相応の厚さ（例えば、０．５μｍ乃至１０μｍ）の保護絶縁層を形成し、さらに、回路を覆うように導電層を形成し、半導体回路と導電層の間に保護絶縁層の厚さに応じた電位差を与えればよい。この場合、導電層はゲート電極１０３に相当し、保護絶縁層は第３の絶縁層１０２ｃの全部あるいは一部に相当する。
また、しきい値適正化処理後は、導電層を除去してもよい。または、導電層を他の回路から絶縁したフローティング状態としてもよい。保護絶縁層が相応の厚さであるので、導電層が第２の絶縁層１０２ｂや半導体層１０１に影響を及ぼすことはほとんどない。
同様なことは、図２（Ａ）に示される半導体装置においても適用可能で、その場合には、図２（Ｃ）に示されるように、導電層１０２ｄとゲート電極１０３が、間の絶縁体１０２ｅによって、相応の厚さ（例えば、０．５μｍ乃至１０μｍ）で隔てられる。
例えば、図６に示すような工程が実施できる。まず、図６（Ａ）に示すように、メモリセルが完成した後、初期特性を測定し、良品を選別する。ここで、良品の基準は断線等による回復不可能な動作不良に限定するとよい。まだ、しきい値が適正化されていないため、容量素子の電荷を長時間保持することはできないが、そのことは選別の基準とはならない。
その後、図６（Ｂ）に示すように、電子を注入する。すなわち、電荷捕獲層に適切な量の電子を捕獲させる。この操作は上述のとおりおこなう。ここで、しきい値補正用配線Ｔが、上記のように保護絶縁層上に形成された導電層であれば、それにプローバを当てて電位を供給することができる。なお、導電層が他の回路（読み出しワード線Ｐｎ、書き込みワード線Ｑｎ、ビット線Ｒｍ、ソース線Ｓｍ等）とは絶縁されている、あるいはそれに近い状態であることが好ましい。この場合、すべての電位供給用端子、信号供給用端子の電位を等しくすることで、それら他の回路の電位を等しくできる。ここでは、読み出しワード線Ｐｎ、書き込みワード線Ｑｎ、ビット線Ｒｍ、ソース線Ｓｍの電位は０Ｖ、しきい値補正用配線Ｔ（ゲート電極１０３）の電位は、保護絶縁層の厚さにも依存するが、＋１５０Ｖとする。
図６（Ｃ）に示すように、保護絶縁層上に形成された導電層からプローバを外した段階で、導電層（しきい値補正用配線Ｔ）はフローティング状態となる。
その後、再度、測定をおこなう。予定通りにしきい値が増加していることが良品の条件の一つである。この段階では、しきい値に異常のあるチップは不良品として、再度、電子注入をおこなってもよい。良品は、ダイシング、樹脂封止後、パッケージ化して出荷する。
図７（Ａ）乃至図７（Ｃ）は、他の工程例を示す。図７（Ａ）および図７（Ｂ）には、図６（Ａ）および図６（Ｂ）で示したものと同じ工程をおこなう。そして、しきい値適正化処理が終了して良品が得られた場合には、図７（Ｃ）のように、導電層（しきい値補正用配線Ｔ）を除去する。
図８（Ａ）乃至図８（Ｃ）は、他の工程例を示す。図８（Ａ）および図８（Ｂ）には、図６（Ａ）および図６（Ｂ）で示したものと同じ工程をおこなう。そして、しきい値適正化処理が終了して良品が得られた場合には、図８（Ｃ）のように、導電層（しきい値補正用配線Ｔ）を適切な定電位、例えば、接地電位等、回路でもっとも低い電位の配線とボンディングする。
以上は、電子が捕獲される場合について記したが、正孔が捕獲される場合についても同様に適用できる。
（実施の形態２）
本実施の形態では、半導体装置について図面を用いて説明する。最初に図９乃至図１２を用いて、半導体装置（トランジスタ）の作製方法の例を説明する。
図９（Ａ）乃至図９（Ｃ）は、作製途中のトランジスタの上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｃ）、一点鎖線Ｃ−Ｄの断面が図９（Ｂ）に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。なお、図１０、図１１においても同様である。
図９（Ａ）乃至図９（Ｃ）は絶縁体２０１に埋め込まれたゲート電極２０２を示す。ゲート電極２０２は、一点鎖線Ｃ−Ｄ方向に延在する。一例では、絶縁体２０１は、実施の形態１で示した第１の絶縁層１０２ａに用いることのできる材料を用いて形成することができる。一例では、ゲート電極２０２は、実施の形態１で示したゲート電極１０３に用いることのできる材料を用いて形成することができる。
一例では、絶縁体２０１は、単なる支持材料に限らず、その下に他のトランジスタなどのデバイスが形成される。この場合、ゲート電極２０２、後述するソース電極２０５ａ、およびドレイン電極２０５ｂの少なくとも一つは、他のデバイスと電気的に接続されていてもよい。
一例では、絶縁体２０１は、下方からの不純物の拡散を防止する役割を有する。また、上述のように絶縁体２０１の下に他のデバイスが形成されている場合、絶縁体２０１は、層間絶縁物としての機能も有する。一例では、絶縁体２０１の表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理をおこなう。同様に、ゲート電極２０２もその表面が、絶縁体２０１の表面と概略一致するように表面を平坦化させるとよい。
なお、絶縁体２０１にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。
図１０（Ａ）乃至図１０（Ｃ）は、ゲート電極２０２上に、ゲート絶縁層２０３、さらに、その上に長方形の酸化物半導体層２０４ａと酸化物半導体層２０４ｂを積層したものの上面図および断面図である。一例では、ゲート絶縁層２０３は、実施の形態１で示したゲート絶縁層１０４に用いることのできる材料を用いて形成することができる。酸化物半導体層２０４ａと酸化物半導体層２０４ｂを形成する材料については後述する。
酸化物半導体層２０４ａ、酸化物半導体層２０４ｂはスパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法またはパルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。
なお、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂを長方形に形成する際に、一例では、まず、酸化物半導体層２０４ｂ上にハードマスクとなる層（たとえばタングステン層）およびレジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体層２０４ａ、酸化物半導体層２０４ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体層２０４ｂの形状も端部が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体層２０４ｂ上に形成される、酸化物半導体層２０４ｃ、第１の絶縁層２０６、第２の絶縁層２０７、第３の絶縁層２０８（いずれも後述される）の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極２０５ａおよびドレイン電極２０５ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。
また、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂの積層、および後の工程で形成する酸化物半導体層２０４ｃを含めた積層において後述する連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
信頼性の高い酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
図１１（Ａ）乃至図１１（Ｃ）は、さらに、ソース電極２０５ａとドレイン電極２０５ｂを形成したものの上面図および断面図である。一例では、ソース電極２０５ａとドレイン電極２０５ｂは、実施の形態１で示したゲート電極１０３に用いることのできる材料を用いて形成することができる。
図１２（Ａ）は、図１１（Ａ）乃至図１１（Ｃ）で示されるものに、さらに、酸化物半導体層２０４ｃと、第１の絶縁層２０６、第２の絶縁層２０７を積層したものの、Ａ−Ｂ方向の断面図である。一例では、第１の絶縁層２０６は、実施の形態１で示した第１の絶縁層１０２ａに用いることのできる材料を用いて形成することができる。第２の絶縁層２０７は、実施の形態１で示した第２の絶縁層１０２ｂに相当し、電子捕獲準位を有するような材料で構成される。一例では、第２の絶縁層２０７は、実施の形態１で示した第２の絶縁層１０２ｂに用いることのできる材料を用いて形成することができる。酸化物半導体層２０４ｃを形成する材料については後述する。
なお、酸化物半導体層２０４ｃは、１つのトランジスタの領域内にのみ存在するように、整形されてもよい。例えば、島状に加工されてもよい。第１の絶縁層２０６、第２の絶縁層２０７は膜状に形成されてもよい。
上記において、トランジスタのチャネルが形成される領域においてゲート絶縁層２０３側から酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃが積層された構造を有する。
ここで、一例としては、酸化物半導体層２０４ｂには、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃは、酸化物半導体層２０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層２０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体である。
このような構造において、ゲート電極２０２に電位を与えると、伝導帯下端のエネルギーが最も小さい酸化物半導体層２０４ｂにチャネルが形成される。すなわち、酸化物半導体層２０４ｂとゲート絶縁層２０３との間に酸化物半導体層２０４ａが形成されていることよって、トランジスタのチャネルがゲート絶縁層２０３と接しない領域に形成される構造となる。
また、酸化物半導体層２０４ｃは、酸化物半導体層２０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層２０４ｂと第１の絶縁層２０６が接した場合の界面と比較して、酸化物半導体層２０４ｂと酸化物半導体層２０４ｃの界面に界面準位を形成しにくくなる。該界面準位は意図しないチャネルを形成することがあるため、トランジスタのしきい値が変動することがある。したがって、酸化物半導体層２０４ｃを設けることにより、トランジスタのしきい値などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層２０４ａは、酸化物半導体層２０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層２０４ｂとゲート絶縁層２０３が接した場合の界面と比較して、酸化物半導体層２０４ｂと酸化物半導体層２０４ａとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層２０４ａを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層２０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃは酸化物半導体層２０４ｂよりも酸素欠損が生じにくいということができる。
なお、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層２０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層２０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層２０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層２０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃのＩｎとＭの原子数比率Ｉｎ／Ｍは、好ましくは１未満、さらに好ましくは０．３３未満とする。また、酸化物半導体層２０４ｂのＩｎとＭの原子数比率Ｉｎ／Ｍは、好ましくは０．３４以上、さらに好ましくは０．５以上とする。
酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層２０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層２０４ｂは、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃより厚い方が好ましい。
酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体層２０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。
なお、酸化物半導体層を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁層としては、シリコンを含む絶縁層が多く用いられるため、上記理由により半導体層のチャネルとなる領域は、ゲート絶縁層と接しない構造が好ましいということができる。また、ゲート絶縁層と多層半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層半導体層のチャネルとなる領域はゲート絶縁層から離すことが好ましいといえる。
したがって、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃの積層構造とすることで、酸化物半導体層２０４ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
次に、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃの積層構造のバンド構造を説明する。バンド構造の解析は、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体層２０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用いておこなっている。
酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃの厚さはそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図１３（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図１３（Ａ）は、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃと接して、酸化シリコン層を設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン層の伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体層２０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体層２０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体層２０４ｃの伝導帯下端のエネルギーである。
図１３（Ａ）に示すように、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃは、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にキャリア捕獲中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアが捕獲あるいは再結合により消滅してしまう。
なお、図１３（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図１３（Ｂ）のように示される。
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：４：４、１：６：４または１：９：６（原子数比）、酸化物半導体層２０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体層２０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体層２０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体層２０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
なお、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃとして用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した層をＩＧＺＯ層とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃは、酸化物半導体層２０４ｂよりも電子親和力が小さくなるように材料を選択する。
なお、酸化物半導体層の形成には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、形成時に発生するゴミを低減でき、かつ厚さ分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。
図１３（Ａ）、図１３（Ｂ）より、酸化物半導体層２０４ｂがウェル（井戸）となり、チャネルが酸化物半導体層２０４ｂに形成されることがわかる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃと、酸化シリコンなどの絶縁体との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半導体層２０４ａおよび酸化物半導体層２０４ｃがあることにより、酸化物半導体層２０４ｂと当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体層２０４ｂの電子が該エネルギー差を越えて捕獲準位に達することがある。電子が捕獲準位に捕獲されることで、絶縁層界面にマイナスの固定電荷が生じ、トランジスタのしきい値はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
なお、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
なお、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃにＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁層への拡散を防ぐために、酸化物半導体層２０４ａは酸化物半導体層２０４ｂよりもＩｎが少ない組成とすることが好ましい。
ソース電極２０５ａおよびドレイン電極２０５ｂには、酸素と結合しやすい導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合しやすい導電材料には、酸素が拡散しやすい材料も含まれる。
酸素と結合しやすい導電材料と多層半導体層を接触させると、多層半導体層中の酸素が、酸素と結合しやすい導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層半導体層のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。
なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。
このような場合にはソース電極２０５ａおよびドレイン電極２０５ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料を酸化物半導体層２０４ｂと接触させる構成として、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。
しかしながら、上記のトランジスタでは、前述したように、酸化物半導体層２０４ｂのチャネルが形成される領域（チャネル形成層）とゲート絶縁層２０３が接しない構成となっている。そのため、チャネル形成層とゲート絶縁層との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。
また、上記のトランジスタは、酸化物半導体層２０４ｂを酸化物半導体層２０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体層２０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値の安定化や、Ｓ値を小さくすることができる。したがって、Ｉｃｕｔを下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値が安定化することから、半導体装置の長期信頼性を向上させることができる。
以下では、酸化物半導体の構造について説明する。なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに大別される。
非単結晶酸化物半導体とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などをいう。
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ−ＯＳを透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳを、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳの層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳを、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳの結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に由来することから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に由来する。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に由来するピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳでは、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳを形成した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ−ＯＳの形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳの被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳの結晶部が、ＣＡＡＣ−ＯＳの上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳに不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリア捕獲中心やキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体層である。例えば、酸化物半導体層中の酸素欠損は、キャリア捕獲中心となることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体を用いたトランジスタは、しきい値がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア捕獲中心が少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリア捕獲中心に捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体について説明する。
微結晶酸化物半導体は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、層全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有してもよい。
ＣＡＡＣ−ＯＳは、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって形成することができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、スパッタリング粒子は帯電しているためプラズマ中で凝集せず、結晶状態を維持したまま基板に到達し、ＣＡＡＣ−ＯＳを形成することができる。
酸化物半導体層２０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体層２０４ｂの結晶性を高め、さらに、酸化物半導体層２０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体層２０４ｂを形成するエッチング工程の前に第１の加熱工程を行ってもよい。
また、酸化物半導体層２０４ｃを形成後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層２０４ｃから水素や水などの不純物を除去することができる。また、酸化物半導体層２０４ａおよび酸化物半導体層２０４ｂから、さらに水素や水などの不純物を除去することができる。
図１２（Ｂ）は、図１２（Ａ）で示したものに、さらに、第３の絶縁層２０８、しきい値補正用電極２０９を積層したものの、Ａ−Ｂ方向の断面図である。一例では、第３の絶縁層２０８は、実施の形態１で示した第３の絶縁層１０２ｃに用いることのできる材料を用いて形成することができる。それ以外にも、各種無機材料・有機材料を用いてもよい。第３の絶縁層１０２ｃは、複数の絶縁層により形成されていてもよく、例えば、無機材料の絶縁層と有機材料の絶縁層の積層でもよい。図１２（Ｂ）で示される半導体装置において、例えば、第１の絶縁層２０６、第２の絶縁層２０７、第３の絶縁層２０８は、それぞれ、実施の形態１および図１（Ｃ）に示される第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃに相当する。しかし、第１の絶縁層２０６、第２の絶縁層２０７、第３の絶縁層２０８は、実施の形態１に記載される電荷捕獲層１０２を形成するいずれかの構造と置き換えてもよい。
一例では、しきい値補正用電極２０９は、実施の形態１で示したゲート電極１０３に用いることのできる材料を用いて形成することができる。一例では、第３の絶縁層２０８は、その表面が平坦化される。第３の絶縁層２０８は膜状に形成されてもよい。
ここで、一例では、酸化物半導体層２０４ｂとしきい値補正用電極２０９の間の距離Ｘは、酸化物半導体層２０４ｂの上面とソース電極２０５ａ（あるいはドレイン電極２０５ｂ）の上面との間の距離Ｙの２倍以上ある。また、一例では、ソース電極２０５ａとドレイン電極２０５ｂの間の距離Ｚは、距離Ｙの２倍以上である。もちろん、これらに限定されることはないが、これらの条件を満たすと電荷捕獲を安定しておこなうことができる。
このような構造のトランジスタにおいて、ソース電極２０５ａ（あるいはドレイン電極２０５ｂ）としきい値補正用電極２０９の間に適切な電位差を与え、電子が第２の絶縁層２０７に捕獲されるようにする。
例えば、以上のようなトランジスタを含む半導体装置（半導体チップ２１０）は、図１４（Ａ）で示されるように複数のパッド２１１とデバイス領域２１２を有する。デバイス領域２１２には、上記に示したトランジスタが設けられている。そして、図１４（Ｂ）で示されるように、デバイス領域２１２の上面はしきい値補正用電極２０９で覆われている。なお、パッド２１１の上面もしきい値補正用電極２０９と同じ材料で覆われてもよい。
半導体チップ２１０は、図１４（Ｃ）で示されるように、ワイヤボンディング工程により、そのパッド２１１の一部あるいは全部が、リードフレーム２１３にボンディングワイヤ２１４により接続される。もし、しきい値補正用電極２０９とリードフレーム２１３に接続されている全てのパッドとの間が絶縁されていた場合には、しきい値補正用電極２０９の電位をリードフレーム２１３の電位よりも高くすることにより、実施の形態１で説明したようなしきい値適正化処理を実行できる。
例えば、図１４（Ｄ）で示されるように、リードフレーム２１３にプローバ２１５を、しきい値補正用電極２０９（半導体チップ２１０に形成されている）にプローバ２１６を接触させ、プローバ２１５とプローバ２１６の電位をしきい値適正化処理に適したものとすればよい。
あるいは、リードフレーム２１３と接続しないパッド２１１のうち一部（例えば、パッド２１１ａ）としきい値補正用電極２０９が電気的に良好な接続を有しているのであれば、パッド２１１ａにプローバ２１６を接触させてもよい。
しきい値適正化処理後には、図１２（Ｃ）に示すように、しきい値補正用電極２０９を除去してもよい。あるいは、例えば、しきい値補正用電極２０９（あるいはパッド２１１ａ）とパッド２１１のうち低電位を供給するパッドとをワイヤボンディング等により短絡させてもよい。
なお、しきい値補正用電極２０９とリードフレーム２１３に接続されている全てのパッドとの間が絶縁されていた場合であっても、しきい値補正用電極２０９とパッド２１１の間の接続は、完全な絶縁状態ではなくてもよい。例えば、図１５（Ａ）に示されるように、しきい値補正用電極２０９とパッド２１１ｂが二端子素子（例えば、抵抗や順方向あるいは逆方向のダイオードのように、電位差に応じて流れる電流が決定される素子）を介して接続してもよい。
図１５（Ａ）は、図１４（Ａ）に示される半導体チップ２１０を模式化したものであり、トランジスタＴｒ＿１、トランジスタＴｒ＿２を含むトランジスタ群２１８と、それを駆動するドライバ回路２１７を有する。トランジスタ群２１８の表面にはしきい値補正用電極２０９が設けられている。
ドライバ回路２１７には、パッド２１１ｂ、パッド２１１ｃ、パッド２１１ｄ等が設けられており、通常の使用時にはパッド２１１ｂ、パッド２１１ｃ、パッド２１１ｄ等を介して、半導体チップ２１０内の回路に電源や信号が供給される。一例では、パッド２１１ｂには回路でもっとも低い電位が供給される。
しきい値補正用電極２０９は、抵抗２１９を介して、パッド２１１ｂと接続する。なお、抵抗２１９は複数の抵抗が並列および／または直列に接続して構成されてもよい。一例では、しきい値補正用電極２０９と、半導体チップ内のデバイス領域２１２における低電位供給線の間が、複数の抵抗で接続されていてもよい。なお、この際、抵抗２１９は、図１５（Ｂ）に示すように、ドライバ回路２１７の内部に含まれてもよい。
しきい値適正化処理をおこなう際に、しきい値補正用電極２０９の電位をパッド２１１ｂの電位よりも高くすると、抵抗２１９には、しきい値補正用電極２０９とパッド２１１ｂの電位差と抵抗２１９の値に応じた電流が流れ、電力消費が生じるが、抵抗２１９の値を適切に設定することで、電流が半導体チップ２１０に与える損傷を低減することができる。
なお、しきい値適正化処理をおこなう際にはパッド２１１ｂ、パッド２１１ｃ、パッド２１１ｄは同じ電位を与えるようにするとよい。例えば、これらのパッドがリードフレーム２１３と接続されている場合には、そのような状況となる。
例えば、しきい値適正化処理の際のしきい値補正用電極２０９とパッド２１１ｂ、パッド２１１ｃ、パッド２１１ｄ等との電位差Ｖｘ［Ｖ］とするとき、抵抗２１９の値Ｒ［Ω］をＶｘ２の０．０１乃至１０００倍とするとよい。
Ｖｘが１５０Ｖであれば、抵抗２１９の値を２２５Ω乃至２２．５ＭΩとするとよい。このときの抵抗の発熱量は１ｍＷ乃至１００Ｗであり、その大きさや放熱性にもよるが、半導体チップ２１０に回復不可能な損傷を与えるレベルではない。一例では、この発熱をしきい値適正化処理の際に利用してもよく、半導体チップ２１０を可能な限り均一に加熱することができるよう、回路を設計するとよい。
また、このようにしきい値補正用電極２０９とパッド２１１ｂの間に適切な値の抵抗２１９が設けられている場合には、しきい値適正化処理後に、しきい値補正用電極２０９を除去しなくてもよい。
通常の使用時においても、しきい値補正用電極２０９が存在する場合、もっとも懸念されることは、しきい値補正用電極２０９の電位が変動して、トランジスタＴｒ＿１、トランジスタＴｒ＿２の（みかけの）しきい値が変動することである。例えば、しきい値補正用電極２０９が完全にフローティング状態で、他の回路から絶縁されている場合には、その可能性が高い。
これに対し、抵抗２１９を介して、しきい値補正用電極２０９が半導体チップ２１０内の回路と接続している場合には、しきい値補正用電極２０９がトランジスタＴｒ＿１、トランジスタＴｒ＿２等のしきい値を実用上に問題となるほど変動させるには、しきい値適正化処理におけるしきい値補正用電極２０９とパッド２１１ｂとの間の電位差の１％以上の電位差（しきい値適正化処理の電位差が１５０Ｖであれば１．５Ｖ）が通常の使用時において発生することが必須である。
例えば、抵抗２１９の値が、上記のように、２２５Ω乃至２２．５ＭΩであれば、何らかの要因によって、しきい値補正用電極２０９に電荷が注入されたとしても、抵抗２１９を介して、速やかにしきい値補正用電極２０９から取り除かれ、１ナノ秒以上の長期間にわたって、しきい値補正用電極２０９の電位がトランジスタＴｒ＿１、トランジスタＴｒ＿２等に影響を与えることはない。
注意しなければならないことは、このときのしきい値の変動（１０ｍＶ程度）は、トランジスタ群２１８の全てのトランジスタにおいて同様に生じ、しきい値がトランジスタごとにばらつくという現象とは別のことであるということである。
図１２（Ｂ）における距離Ｘのトランジスタ間のばらつきが小さいほどこの傾向は強く、しきい値が１０ｍＶ程度変動したとしても実際は問題とならないこともある。つまり、複数のトランジスタにおける距離Ｘの標準偏差をΔＸとするとき、ΔＸ／Ｘが０．０１以下であるとよい。そのためにもゲート電極２０２や第３の絶縁層２０８の平坦性が良好であるとよい。これは、しきい値補正用電極２０９が完全にフローティング状態で、他の回路から絶縁されている場合でも適用できる。
上記では、第２の絶縁層２０７に電子を捕獲せしめる例について記載したが、正孔を捕獲せしめる場合についても同様に実施できる。また、３つの酸化物半導体層、酸化物半導体層２０４ａ、酸化物半導体層２０４ｂ、酸化物半導体層２０４ｃの積層の例を示したが、これらのうちの２つあるいは１つだけを用いてもよい。本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、半導体装置の断面構造の一例について、図１６を参照して説明する。本実施の形態の例では、実施の形態１で示したトランジスタが他の回路（トランジスタ等）に積層して形成される。
図１６には、半導体装置の一部の断面を示す。図１６に示す半導体装置は、下部に第１の半導体材料（例えば、シリコン）を用いたｎ型のトランジスタ及びｐ型のトランジスタを有し、上部に第２の半導体材料（例えば、実施の形態２で説明した酸化物半導体）を用いたトランジスタを有する。
〈下部のトランジスタの構成〉
ｎ型のトランジスタ２４０は、ｐ型ウェル２３０ｐに設けられたチャネル形成領域２２４と、チャネル形成領域２２４を挟むように設けられた低濃度不純物領域２２５及び高濃度不純物領域２２６（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域２３７と、チャネル形成領域２２４上に設けられたゲート絶縁層２３４ａと、ゲート絶縁層２３４ａ上に設けられたゲート電極２３５ａと、導電性領域２３７と接して設けられたソース電極２３６ａ及びドレイン電極２３６ｂと、を有する。ゲート電極２３５ａの側面には、サイドウォール絶縁物２３８ａが設けられている。トランジスタ２４０を覆うように層間絶縁物２５１及び層間絶縁物２５２が設けられている。層間絶縁物２５１及び層間絶縁物２５２に形成された開口を通じて、ソース電極２３６ａ及びドレイン電極２３６ｂと、導電性領域２３７とが接続されている。なお、導電性領域２３７には、金属シリサイド等を用いることができる。
ｐ型のトランジスタ２５０は、ｎ型ウェル２３０ｎに設けられたチャネル形成領域２４１と、チャネル形成領域２４１を挟むように設けられた低濃度不純物領域２４２及び高濃度不純物領域２４３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域２４７と、チャネル形成領域２４１上に設けられたゲート絶縁層２３４ｂと、ゲート絶縁層２３４ｂ上に設けられたゲート電極２３５ｂと、導電性領域２４７と接して設けられたソース電極２３６ｃ及びドレイン電極２３６ｂと、を有する。ゲート電極２３５ｂの側面には、サイドウォール絶縁物２３８ｂが設けられている。トランジスタ２５０を覆うように層間絶縁物２５１及び層間絶縁物２５２が設けられている。層間絶縁物２５１及び層間絶縁物２５２に形成された開口を通じて、ソース電極２３６ｃ及びドレイン電極２３６ｄと、導電性領域２４７とが接続している。
また、トランジスタ２４０と、トランジスタ２５０のそれぞれを囲むように素子分離絶縁物２３９が設けられている。
なお、図１６では、トリプルウェル構造を有する場合を示すが、ダブルウェル構造、ツインウェル構造、シングルウェル構造でもよい。また、図１６では、トランジスタ２４０及びトランジスタ２５０が、それぞれ、基板に形成されたｐ型ウェル２３０ｐ、ｎ型ウェル２３０ｎにチャネルが形成されるトランジスタである場合について示すが、トランジスタ２４０及びトランジスタ２５０が、絶縁表面上に形成された非晶質半導体、多結晶半導体にチャネルが形成されるトランジスタであってもよい。また、ＳＯＩ基板のように、単結晶半導体にチャネルが形成されるトランジスタであってもよい。
半導体基板として、単結晶半導体基板を用いることにより、トランジスタ２４０及びトランジスタ２５０を、高速動作させることができ、また、しきい値を精密に制御できる。
また、トランジスタ２４０と、トランジスタ２５０とは、配線２５３によって、それぞれ接続されており、配線２５３上には、層間絶縁物２５４が設けられている。また、層間絶縁物２５４上には、導電層２５５ａ、導電層２５５ｂ、絶縁物２５６が設けられている。絶縁物２５６は、層間絶縁物２５４上に、導電層２５５ａ、２５５ｂを形成した後、導電層２５５ａ、導電層２５５ｂ上に、絶縁物２５６を形成し、絶縁物２５６を、導電層２５５ａ、導電層２５５ｂの上面が露出するまで、研磨処理を行ったものであることが好ましい。
〈上部のトランジスタの構成〉
上部のトランジスタ２６０は、シリコンよりもバンドギャップが広い半導体にチャネルが形成されるトランジスタである。トランジスタ２６０は、層間絶縁物２５４上に設けられた導電層２５５ｂと、導電層２５５ｂ上に設けられたゲート絶縁層２６１、ゲート絶縁層２６１上に設けられた第１の半導体層２６２ａおよび第２の半導体層２６２ｂと、第１の半導体層２６２ａおよび第２の半導体層２６２ｂ上に設けられた絶縁層２６３ａ、絶縁層２６３ｂ、絶縁層２６３ｃと、絶縁層２６３ｃ上に設けられ、絶縁層２６３ａ、絶縁層２６３ｂ、絶縁層２６３ｃに設けられたコンタクトホールを介して第２の半導体層２６２ｂに接する導電層２６４ａ、導電層２６４ｂと、絶縁層２６３ｃ、導電層２６４ａ、導電層２６４ｂ上に設けられた層間絶縁物２６５とを有する。なお、導電層２５５ａは、ゲート電極として機能する。また、層間絶縁物２６５の上にはしきい値補正用電極２６６が設けられる。
ここで、絶縁層２６３ｂは電子捕獲準位を有し、適切な温度で、しきい値補正用電極２６６と、導電層２６４ａ（および／または導電層２６４ｂ）との間の適切な電圧の印加により第２の半導体層２６２ｂ（あるいは第１の半導体層２６２ａ）から電荷（例えば、電子）を注入することができる。
したがって、第１の半導体層２６２ａおよび第２の半導体層２６２ｂ、絶縁層２６３ａ、絶縁層２６３ｂ、絶縁層２６３ｃおよび層間絶縁物２６５、しきい値補正用電極２６６は、それぞれ、例えば、図２（Ｂ）における、半導体層１０１、第１の絶縁層１０２ａ、第２の絶縁層１０２ｂ、第３の絶縁層１０２ｃ（すなわち電荷捕獲層１０２）、ゲート電極１０３に対応する。
ここで、効果的に電子を絶縁層２６３ｂに注入するには、第２の半導体層２６２ｂとしきい値補正用電極２６６との実効的な間隔が、導電層２６４ａと導電層２６４ｂとの間の空隙の実効的な（絶縁体の誘電率を考慮した）距離の２倍以上であるか、導電層２６４ａ（および／または導電層２６４ｂ）と第２の半導体層２６２ｂが接する部分から導電層２６４ａの上面までの実効的な高さの２倍以上で、かつ、第２の半導体層２６２ｂと絶縁層２６３ｂとの実効的な間隔の５倍以下であるとよい。
上記では、絶縁層２６３ｂに電子を捕獲せしめる例について記載したが、正孔を捕獲せしめる場合についても同様に実施できる。本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、少なくとも先の実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図１７は、実施の形態２で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図１７に示すＣＰＵは、基板３００上に、ＡＬＵ３０１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ３０３、インストラクションデコーダ３０４、インタラプトコントローラ３０５、タイミングコントローラ３０６、レジスタ３０７、レジスタコントローラ３０８、バスインターフェース３０９（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ３１０、およびＲＯＭインターフェース３０２（ＲＯＭ Ｉ／Ｆ）を有している。基板３００は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ３１０およびＲＯＭインターフェース３０２は、別チップに設けてもよい。もちろん、図１７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース３０９を介してＣＰＵに入力された命令は、インストラクションデコーダ３０４に入力され、デコードされた後、ＡＬＵコントローラ３０３、インタラプトコントローラ３０５、レジスタコントローラ３０８、タイミングコントローラ３０６に入力される。
ＡＬＵコントローラ３０３、インタラプトコントローラ３０５、レジスタコントローラ３０８、タイミングコントローラ３０６は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ３０３は、ＡＬＵ３０１の動作を制御するための信号を生成する。また、インタラプトコントローラ３０５は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ３０８は、レジスタ３０７のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３０７の読み出しや書き込みを行なう。
また、タイミングコントローラ３０６は、ＡＬＵ３０１、ＡＬＵコントローラ３０３、インストラクションデコーダ３０４、インタラプトコントローラ３０５、およびレジスタコントローラ３０８の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ３０６は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１７に示すＣＰＵでは、レジスタ３０７に、メモリセルが設けられている。レジスタ３０７のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。あるいは、キャッシュメモリに用いてもよい。
図１７に示すＣＰＵにおいて、レジスタコントローラ３０８は、ＡＬＵ３０１からの指示に従い、レジスタ３０７における保持動作の選択を行う。すなわち、レジスタ３０７が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ３０７内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ３０７内のメモリセルへの電源電圧の供給を停止することができる。
図１８は、レジスタ３０７として用いることのできる記憶素子の回路図の一例である。記憶素子３２０は、電源遮断で記憶データが揮発する回路３２１と、電源遮断で記憶データが揮発しない回路３２２と、スイッチ３２３と、スイッチ３２４と、論理素子３２６と、容量素子３２７と、選択機能を有する回路３３５と、を有する。回路３２２は、容量素子３２８と、トランジスタ３２９と、トランジスタ３３０と、を有する。なお、記憶素子３２０は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路３２２には、先の実施の形態で説明したトランジスタを用いることができる。記憶素子３２０への電源電圧の供給が停止した際、回路３２２のトランジスタ３２９の両方のゲート（第１ゲートおよび第２ゲート）には接地電位（ＧＮＤ）が入力される構成とする。例えば、トランジスタ３２９のゲートが抵抗等の負荷を介して接地される構成とする。実施の形態１で説明したトランジスタ１１０のように、電荷捕獲層に電子を捕獲せしめることでしきい値が増大したトランジスタ３２９は、Ｉｃｕｔがきわめて低く、容量素子３２８に蓄積された電荷が長期間保持される。
スイッチ３２３は、一導電型（例えば、ｎチャネル型）のトランジスタ３３３を用いて構成され、スイッチ３２４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ３３４を用いて構成した例を示す。ここで、スイッチ３２３の第１の端子はトランジスタ３３３のソースとドレインの一方に対応し、スイッチ３２３の第２の端子はトランジスタ３３３のソースとドレインの他方に対応し、スイッチ３２３はトランジスタ３３３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ３３３のオン状態またはオフ状態）が選択される。スイッチ３２４の第１の端子はトランジスタ３３４のソースとドレインの一方に対応し、スイッチ３２４の第２の端子はトランジスタ３３４のソースとドレインの他方に対応し、スイッチ３２４はトランジスタ３３４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ３３４のオン状態またはオフ状態）が選択される。
トランジスタ３２９のソースとドレインの一方は、容量素子３２８の一対の電極のうちの一方、およびトランジスタ３３０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ３３０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ３２３の第１の端子（トランジスタ３３３のソースとドレインの一方）と電気的に接続される。スイッチ３２３の第２の端子（トランジスタ３３３のソースとドレインの他方）はスイッチ３２４の第１の端子（トランジスタ３３４のソースとドレインの一方）と電気的に接続される。スイッチ３２４の第２の端子（トランジスタ３３４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ３２３の第２の端子（トランジスタ３３３のソースとドレインの他方）と、スイッチ３２４の第１の端子（トランジスタ３３４のソースとドレインの一方）と、論理素子３２６の入力端子と、容量素子３２７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子３２７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子３２７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子３２８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子３２８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子３２７および容量素子３２８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ３２９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。なお、トランジスタ３２９の第２ゲート（第２のゲート電極）の電位は、ＧＮＤに保持される。スイッチ３２３およびスイッチ３２４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ３２９のソースとドレインの他方には、回路３２１に保持されたデータに対応する信号が入力される。図１８では、回路３２１から出力された信号が、トランジスタ３２９のソースとドレインの他方に入力される例を示した。スイッチ３２３の第２の端子（トランジスタ３３３のソースとドレインの他方）から出力される信号は、論理素子３２６によってその論理値が反転された反転信号となり、回路３３５を介して回路３２１に入力される。
なお、図１８では、スイッチ３２３の第２の端子（トランジスタ３３３のソースとドレインの他方）から出力される信号は、論理素子３２６および回路３３５を介して回路３２１に入力する例を示したがこれに限定されない。スイッチ３２３の第２の端子（トランジスタ３３３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路３２１に入力されてもよい。例えば、回路３２１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ３２３の第２の端子（トランジスタ３３３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図１８におけるトランジスタ３２９は、実施の形態２で説明したトランジスタを用いることができる。第１ゲートには制御信号ＷＥを入力し、第２ゲートには回路で最低の電位（例えばＧＮＤ）を入力すればよい。
また、図１８において、記憶素子３２０に用いられるトランジスタのうち、トランジスタ３２９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板３００にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子３２０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子３２０は、トランジスタ３２９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板３００にチャネルが形成されるトランジスタとすることもできる。なお、トランジスタ３２９は、しきい値適正化処理後には、しきい値適正化処理のためのゲート電極が除去されているが、電荷捕獲層には電子が残されている。
図１８における回路３２１には、例えばフリップフロップ回路を用いることができる。また、論理素子３２６としては、例えばインバータやクロックドインバータ等を用いることができる。
記憶素子３２０に電源電圧が供給されない間は、回路３２１に記憶されていたデータを、回路３２２に設けられた容量素子３２８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタは、しきい値適正化処理された結果、電荷捕獲層に適量の電子を保持し、しきい値が適度に高いためＩｃｕｔが極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ３２９として用いることによって、記憶素子３２０に電源電圧が供給されない間も容量素子３２８に保持された信号は長期間にわたり保たれる。こうして、記憶素子３２０は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ３２３およびスイッチ３２４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路３２１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路３２２において、容量素子３２８によって保持された信号はトランジスタ３３０のゲートに入力される。そのため、記憶素子３２０への電源電圧の供給が再開された後、容量素子３２８によって保持された信号を、トランジスタ３３０の状態（オン状態、またはオフ状態）に変換して、回路３２２から読み出すことができる。それ故、容量素子３２８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子３２０を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子３２０をＣＰＵに用いる例として説明したが、記憶素子３２０は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
上記に示した半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、上記に示した半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
図１９（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８等を有する。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１９（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられている。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３および第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キーボード５２３、ポインティングデバイス５２４等を有する。
図１９（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３３等を有する。
図１９（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられている。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されており、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能である。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４２との間の角度に従って切り替える構成としても良い。
図１９（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ライト５５４等を有する。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０１ 半導体層
１０２ 電荷捕獲層
１０２ａ 第１の絶縁層
１０２ｂ 第２の絶縁層
１０２ｃ 第３の絶縁層
１０２ｄ 導電層
１０２ｅ 絶縁体
１０３ ゲート電極
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ 電子捕獲準位
１０７ 電子
１０８ 曲線
１０９ 曲線
１１０ トランジスタ
１１１ 容量素子
１２１ トランジスタ
１２２ トランジスタ
１２３ 容量素子
１２４ トランジスタ
１２５ 容量素子
２０１ 絶縁体
２０２ ゲート電極
２０３ ゲート絶縁層
２０４ａ 酸化物半導体層
２０４ｂ 酸化物半導体層
２０４ｃ 酸化物半導体層
２０５ａ ソース電極
２０５ｂ ドレイン電極
２０６ 第１の絶縁層
２０７ 第２の絶縁層
２０８ 第３の絶縁層
２０９ しきい値補正用電極
２１０ 半導体チップ
２１１ パッド
２１１ａ パッド
２１１ｂ パッド
２１１ｃ パッド
２１１ｄ パッド
２１２ デバイス領域
２１３ リードフレーム
２１４ ボンディングワイヤ
２１５ プローバ
２１６ プローバ
２１７ ドライバ回路
２１８ トランジスタ群
２１９ 抵抗
２３０ｐ ｐ型ウェル
２３０ｎ ｎ型ウェル
２３１ チャネル形成領域
２３２ 低濃度不純物領域
２３３ 高濃度不純物領域
２３４ａ ゲート絶縁層
２３４ｂ ゲート絶縁層
２３５ａ ゲート電極
２３５ｂ ゲート電極
２３６ａ ソース電極
２３６ｂ ドレイン電極
２３６ｃ ソース電極
２３６ｄ ドレイン電極
２３７ 導電性領域
２３８ａ サイドウォール絶縁物
２３８ｂ サイドウォール絶縁物
２３９ 素子分離絶縁物
２４０ トランジスタ
２４１ チャネル形成領域
２４２ 低濃度不純物領域
２４３ 高濃度不純物領域
２４７ 導電性領域
２５０ トランジスタ
２５１ 層間絶縁物
２５２ 層間絶縁物
２５３ 配線
２５４ 層間絶縁物
２５５ａ 導電層
２５５ｂ 導電層
２５６ 絶縁物
２６０ トランジスタ
２６１ ゲート絶縁層
２６２ａ 第１の半導体層
２６２ｂ 第２の半導体層
２６３ａ 絶縁層
２６３ｂ 絶縁層
２６３ｃ 絶縁層
２６４ａ 導電層
２６４ｂ 導電層
２６５ 層間絶縁物
２６６ しきい値補正用電極
３００ 基板
３０１ ＡＬＵ
３０２ ＲＯＭインターフェース
３０３ ＡＬＵコントローラ
３０４ インストラクションデコーダ
３０５ インタラプトコントローラ
３０６ タイミングコントローラ
３０７ レジスタ
３０８ レジスタコントローラ
３０９ バスインターフェース
３１０ 書き換え可能なＲＯＭ
３２０ 記憶素子
３２１ 回路
３２２ 回路
３２３ スイッチ
３２４ スイッチ
３２６ 論理素子
３２７ 容量素子
３２８ 容量素子
３２９ トランジスタ
３３０ トランジスタ
３３３ トランジスタ
３３４ トランジスタ
３３５ 回路
５０１ 筐体
５０２ 筐体
５０３ 表示部
５０４ 表示部
５０５ マイクロフォン
５０６ スピーカー
５０７ 操作キー
５０８ スタイラス
５１１ 筐体
５１２ 筐体
５１３ 表示部
５１４ 表示部
５１５ 接続部
５１６ 操作キー
５２１ 筐体
５２２ 表示部
５２３ キーボード
５２４ ポインティングデバイス
５３１ 筐体
５３２ 冷蔵室用扉
５３３ 冷凍室用扉
５４１ 筐体
５４２ 筐体
５４３ 表示部
５４４ 操作キー
５４５ レンズ
５４６ 接続部
５５１ 車体
５５２ 車輪
５５３ ダッシュボード
５５４ ライト

Claims (11)

  1. 第１の半導体と、前記第１の半導体に電気的に接する電極と、
    前記第１の半導体を間に挟んで設けられる第１のゲート電極と第２のゲート電極と、
    前記第１のゲート電極と前記第１の半導体との間に設けられる電荷捕獲層と、
    前記第２のゲート電極と前記第１の半導体との間に設けられるゲート絶縁層を有する半導体装置を形成する工程と、
    前記第１のゲート電極の電位を、前記電極の電位より高い状態として、１２５℃以上４５０℃以下で１秒以上維持することにより前記電荷捕獲層に電荷を捕獲せしめる、しきい値適正化工程と、
    前記しきい値適正化工程後に、前記第１のゲート電極を前記半導体装置から除去することを特徴とする半導体装置の作製方法。
  2. 請求項１において、前記電荷捕獲層は、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含むことを特徴とする半導体装置の作製方法。
  3. 前記電極が、ソース電極あるいはドレイン電極のいずれか一方である請求項１または２に記載の半導体装置の作製方法。
  4. 前記第１の半導体を挟む第２の半導体および第３の半導体を有し、前記第２の半導体は、前記第１の半導体と前記第２のゲート電極の間にあり、前記第３の半導体は、前記第１の半導体と前記ゲート絶縁層の間にある請求項１乃至３のいずれか一項に記載の半導体装置の作製方法。
  5. 前記しきい値適正化工程によって、前記電荷捕獲層が、負に帯電することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の作製方法。
  6. 第１の半導体と、前記第１の半導体に電気的に接する電極と、
    前記第１の半導体を間に挟んで設けられる第１のゲート電極と第２のゲート電極と、
    前記第１のゲート電極と前記第１の半導体との間に設けられる電荷捕獲層と、
    前記第２のゲート電極と前記第１の半導体との間に設けられるゲート絶縁層を有する半導体装置において、
    前記第１のゲート電極と前記半導体装置の一端子の間に二端子素子が設けられ、前記第１のゲート電極と前記半導体装置の一端子の間に電流が流れることにより、前記第１のゲート電極と前記半導体装置の一端子の間に前記二端子素子に応じた電位差が生じることを特徴とする半導体装置。
  7. 第１の半導体と、前記第１の半導体に電気的に接する電極と、
    前記第１の半導体を間に挟んで設けられる第１のゲート電極と第２のゲート電極と、
    前記第１のゲート電極と前記第１の半導体との間に設けられる電荷捕獲層と、
    前記第２のゲート電極と前記第１の半導体との間に設けられるゲート絶縁層を有する半導体装置において、
    前記電荷捕獲層は、厚さが５００ｎｍ以上であることを特徴とする半導体装置。
  8. 請求項６または７において、前記電荷捕獲層は、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一を含むことを特徴とする半導体装置。
  9. 前記電極が、ソース電極あるいはドレイン電極のいずれか一方である請求項６乃至８のいずれか一項に記載の半導体装置。
  10. 前記第１の半導体を挟む第２の半導体および第３の半導体を有し、前記第２の半導体は、前記第１の半導体と前記第２のゲート電極の間にあり、前記第３の半導体は、前記第１の半導体と前記ゲート絶縁層の間にある請求項６乃至９のいずれか一項に記載の半導体装置。
  11. 前記電荷捕獲層が、負に帯電していることを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置。
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