JP4951861B2 - 不揮発性メモリデバイスおよびその製造方法 - Google Patents

不揮発性メモリデバイスおよびその製造方法 Download PDF

Info

Publication number
JP4951861B2
JP4951861B2 JP2005028909A JP2005028909A JP4951861B2 JP 4951861 B2 JP4951861 B2 JP 4951861B2 JP 2005028909 A JP2005028909 A JP 2005028909A JP 2005028909 A JP2005028909 A JP 2005028909A JP 4951861 B2 JP4951861 B2 JP 4951861B2
Authority
JP
Japan
Prior art keywords
nitride film
film
manufacturing
extinction coefficient
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005028909A
Other languages
English (en)
Other versions
JP2006128593A (ja
Inventor
一郎 藤原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2005028909A priority Critical patent/JP4951861B2/ja
Priority to US11/229,409 priority patent/US7521751B2/en
Publication of JP2006128593A publication Critical patent/JP2006128593A/ja
Application granted granted Critical
Publication of JP4951861B2 publication Critical patent/JP4951861B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、チャネルが形成される半導体領域とゲート電極との間の複数の絶縁膜に窒化膜を含み、当該窒化膜と他の絶縁膜との界面付近および窒化膜のバルク層に対し、その局部の電荷トラップに高エネルギー電荷を注入することによりデータを記憶するＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型等のメモリトランジスタを備える不揮発性メモリデバイスと、その製造方法とに関する。
高エネルギー電荷を、いわゆるＣＨＥ(Channel Hot Electron)注入方式によって離散的なトラップの一部に注入できることに着目して、窒化膜のソース側とドレイン側に独立に２値情報を書き込むことにより１メモリセルあたり２ビットを記録可能な技術が知られている（たとえば非特許文献１参照）。
非特許文献１の記載によれば、ソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込み、読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって、書き込み時間が短く保持電荷量が少ない場合でも２ビット情報を確実に読み出すことを可能としている。また、消去はホットホール注入によって行っている。
この技術によって、書き込み時間の高速化とビットコストの低減が可能である。
一方、メモリトランジスタに電荷を注入してデータを記憶させる不揮発性メモリにおいて、高温長時間保持後に最低でもビットデータの識別が可能な閾値電圧差（ウインドウ幅）を確保する必要があり、その電荷保持特性の向上が重要である。電荷保持特性の向上のためには、初期閾値電圧差を大きくすることと、高温長時間保持時に閾値電圧が変動しにくいことが要求される。
また同時に、書き込みおよび消去の高速化、低電圧化、書き換えを繰り返しても特性が変化しないこと（エンデュランス特性の向上）等も要求される。
"Extended Abstract of the 1999 International Conference on Solid State Devices and Materials,Tokyo,1999,pp.522-523"
上記非特許文献１に記載のメモリトランジスタは、最大電圧が９Ｖであることから低電圧化が不十分である。
近年の低電圧化にともなって初期閾値電圧差を大きくすることに限界があり、必要なデータ保持特性(data retention characteristic)を維持するには、高温長時間保持によって閾値電圧が変動しないようにすることが重要となっている。
ところが、非特許文献１のＣＨＥ注入タイプのＭＯＮＯＳ型不揮発性メモリなど、高エネルギー電荷を窒化膜の局部に注入する不揮発性メモリにおいて、窒化膜のドレイン端付近に局所的に分布している保持電荷が、高温長時間保持後に、電荷がトラップされていない領域に向けて拡散し、その結果として閾値電圧が低下し、データ保持特性が低下してしまうという問題がある。そのため、データ書き込みの有無に対応して初期閾値電圧差を予め大きくしなければならず、これが高エネルギー電荷を局部に注入するタイプの不揮発性メモリにおいて低電圧化を妨げる要因となっている。
本発明が解決しようとする課題は、高エネルギー電荷を窒化膜の局部に注入することによりデータを記憶する不揮発性メモリにおいて、保持電荷の再分布によるデータ保持特性の低下が生じ、そのため初期閾値電圧差を予め大きくしなければならず、これが低電圧化を妨げる要因となっていることである。
本発明に係る不揮発性メモリデバイスの製造方法は、半導体基板に形成されている２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域間でチャネルが形成される半導体領域とゲート電極との間に積層され内部に電荷を保持する窒化膜を含む複数の絶縁膜と、をメモリトランジスタごとに備え、一方または双方の前記ソース・ドレイン領域側で前記窒化膜の局部に高エネルギー電荷を注入することにより前記メモリトランジスタのデータ記憶状態を変化させる不揮発性メモリデバイスの製造方法であって、前記窒化膜の膜特性として、波長２４０ｎｍの紫外領域での複素屈折率の虚数部である消光係数が０．００１以上で０．１０以下、または、波長２３０ｎｍの紫外領域での前記消光係数が０．００１以上で０．１４以下となる、ジクロルシラン（ＤＣＳ）とアンモニアのガス混合比を用いた化学的気相堆積を行うことで、Ｓｉ−Ｈボンド密度が１×１０ ２１ ｃｍ −３ 以下の前記窒化膜を形成する。
本発明では、好適に、前記高エネルギー電荷の注入のために、その最大電圧が６Ｖ以下、前記ゲート電極に印加するゲート電圧が前記２つのソース・ドレイン領域間に印加するドレイン電圧以下、前記データを規定する２つの閾値電圧の低い方の閾値電圧と前記ゲート電圧との電圧差が前記ドレイン電圧以下、という３つの電圧条件の何れかを満足するように、前記ゲート電圧および前記ドレイン電圧を含む複数の電圧を前記メモリトランジスタに供給する電圧供給回路を有する。
一般に、低電圧動作を前提とすると、たとえば電子を注入する場合の窒化膜内における電荷注入位置の制御が困難になる。また、ホールを注入して電子を電気的に中和しようとする場合、電子の分布が熱拡散等により変化すると上記中和が不十分となり、電子とホールが混在した状態でデータが保持されやすくなる。この場合、ホール注入動作で予定していた閾値電圧の低下が得られないだけでなく、その後に高温で長時間保持が行われた場合に、電子およびホールの熱拡散により閾値電圧が変動（低下）する可能性が高い。
本発明においては、注入された電荷が高温で長時間保持されたときに、Ｓｉ−Ｈボンド密度が上記のように規定されていることによって窒化膜内の保持電荷が容易に拡散しにくくなる。したがって、保持電荷（たとえば電子）と逆極性の電荷（たとえばホール）の注入によるデータの書き込みまたは消去が確実に行え、また、その後に高温で長時間の保持させた場合でも、電子とホールとの中和による閾値電圧の変化（低下）がない。
とくに、電荷注入時のゲート電圧をＶｇ、ドレイン電圧をＶｄ、データ記憶状態を規定する２つの閾値電圧のうち、より低い方の閾値電圧をＶｔｈｌにより表記すると、電圧供給回路からメモリトランジスタに供給される複数の電圧において、その最大電圧が６Ｖ以下、Ｖｇ≦Ｖｄ、Ｖｇ−Ｖｔｈｌ≦Ｖｄの何れかの関係が満たされる場合、インパクトイオン化が生じやすく、より高効率に電荷の注入が可能である。ただしインパクトイオン化率が高いと、電子のほかにホールも注入されやすくなるが、このとき上記のようにＳｉ−Ｈボンド密度が上記のように規定されていると高温保持によって閾値電圧が変化しない。
Ｓｉ−Ｈボンド密度に関係し、より直接的に測定が可能なパラメータとして、窒化膜の紫外領域での消光係数を用いている。この場合においても、電圧供給回路から供給される複数の電圧に関し、その最大電圧が６Ｖ以下、Ｖｇ≦Ｖｄ、Ｖｇ−Ｖｔｈｌ≦Ｖｄの何れかの関係が満たされることが望ましい。これらの条件下の注入では、電子のほかにホールも注入されやすくなり、これら注入された電荷が高温長時間保持されたときに窒化膜の紫外領域での消光係数が上記のように規定されていることによって、当該電荷が容易に拡散しにくくなる。そのため、メモリトランジスタにおいて、データの書き込みまたは消去が確実に行え、また、電子とホールとの中和による閾値電圧の低下がない。
また、光学的バンドギャップに相関があるパラメータとして、窒化膜を構成する物質の発光スペクトルのピーク波長を用いることができる。つまり、本発明では、好適に、前記窒化膜は、その発光スペクトルのピーク波長が５００ｎｍ以下である。あるいは、前記窒化膜は、その発光スペクトルのピークエネルギーが２．５ｅＶ以上である。
本発明に係る不揮発性メモリデバイスの製造方法は、半導体基板に形成されている２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域間でチャネルが形成される半導体領域とゲート電極との間に積層され内部に電荷を保持する窒化膜を含む複数の絶縁膜と、をメモリトランジスタごとに備える不揮発性メモリデバイスの製造に際し、前記窒化膜の消光係数、光学的バンドギャップ、または、発光スペクトルのピーク波長を測定するステップと、測定した前記消光係数の値、前記光学的バンドギャップの値、または、前記発光スペクトルのピーク波長から作製条件を特定するステップと、特定した作製条件を用いて前記窒化膜を成膜するステップと、を含む。
前記消光係数の値から前記作製条件を求めるときの当該消光係数の値の規格を、波長２４０ｎｍの紫外領域での複素屈折率の虚数部である消光係数が０．００１以上で０．１０以下、または、波長２３０ｎｍの紫外領域での前記消光係数が０．００１以上で０．１４以下とするとよい。
前記光学的バンドギャップから前記作製条件を決めるときの当該光学的バンドギャップの規格を５．１５ｅＶ以上とするとよい。
前記発光スペクトルのピーク波長から前記作製条件を決めるときの当該スペクトルのピーク波長の規格を５００ｎｍ以下とするとよい。
本発明に係る不揮発性メモリデバイスによれば、窒化膜中のＳｉ−Ｈボンドの密度の上限を規定して電荷トラップ密度（あるいは、窒化膜の紫外領域での消光係数）を規定していることから、高温長時間保持後もメモリトランジスタの閾値電圧が大幅に変動しない結果、データ保持特性が良く、その分、初期閾値電圧差を小さくできることから低電圧化が図りやすいという利点がある。
本発明に係る他の不揮発性メモリデバイスによれば、窒化膜中の光学的バンドギャップの下限（または、窒化膜の発光スペクトルにおいて、そのピーク波長の上限あるいはピークエネルギーの下限）を規定していることから、高温長時間保持後もメモリトランジスタの閾値電圧が大幅に変動しない結果、データ保持特性が良く、その分、初期閾値電圧差を小さくできることから低電圧化が図りやすいという利点がある。
本発明に係る不揮発性メモリデバイスの製造方法によれば、Ｓｉ−Ｈボンド密度を求めるよりも測定が簡単な複素屈折率の虚数部である消光係数の測定を用いることから、窒化膜中のＳｉ−Ｈボンド密度を所定範囲内にするための作成条件の特定が精度よく行えるという利点がある。
本発明に係る不揮発性メモリデバイスの他の製造方法によれば、光学的バンドギャップ測定または発光スペクトルのピーク波長測定を用いることから、窒化膜中の膜質を所定範囲内にするための作成条件の特定が精度よく行えるという利点がある。
以下、本発明の実施形態について、Ｎチャネル型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、Ｐチャネル型のメモリトランジスタを有する場合は、不純物領域の導電型を逆にし、幾つかの印加電圧の極性を反転して動作させることによって以下の説明が類推適用できる。
［第１の実施の形態］
図１に、不揮発性メモリデバイスの概略構成を示す。
図１に図解した不揮発性メモリデバイスは、マトリックス状に配置されたメモリトランジスタを有するメモリセルアレイ（ＭＣＡ）１と、メモリセルアレイ１の動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラム選択ゲートアレイ（Ｃ．ＳＥＬ）７、および、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）８を有する。なお、ウェルバイアスを行わない場合、ウェル充放電回路８は省略可能である。メモリ周辺回路は、とくに図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４またはウェル充放電回路８に供給する電源回路、および、これらの各部を制御する制御回路を含む。このメモリ周辺回路は、本発明における「電圧供給回路」の機能を有する。
本実施の形態において、このようなメモリ周辺回路からメモリセルアレイ１に供給される電源電圧が単一電源電圧で、その最大値が６Ｖ以下、さらに望ましくは５Ｖ以下となっている。これは、後述するようにメモリトランジスタのデータ保持特性の改善によって低電圧化が可能となっているからである。したがってメモリ周辺回路のトランジスタは、その耐圧が５〜６Ｖ程度の仕様となっており、これは通常のロジック回路の、たとえば入出力段のトランジスタの耐圧と同程度である。つまり、図１に示す構成をロジック回路と同一集積回路に混載する場合、高耐圧トランジスタを含まないことからプロセスの共通性を極めて高いものとすることができる。
なお、メモリ周辺回路の各部の基本動作は通常の不揮発性メモリデバイスと同じであることから、ここでの説明を省略する。
図２に、ＭＯＮＯＳ型メモリトランジスタの断面図を示す。
図２に示すメモリトランジスタ１において、Ｐ型半導体からなる半導体基板またはウェルの一部が、チャネルが形成される半導体領域、すなわち活性領域１１Ａである。ここで活性領域１１Ａの形態は、Ｐ型半導体基板の一部、半導体基板に必要に応じて他のウェルを介して形成されているＰ型ウェル、あるいは、基板に支持されているＰ型半導体層（たとえばＳＯＩ(Silicon-On-Insulator)層）などがある。
活性領域１１Ａの表面に、第１酸化膜１２Ａ、電荷保持層としての窒化膜１２Ｂ、および、第２酸化膜１２Ｃからなる積層絶縁膜１２が形成され、その上にゲート電極１３が形成されている。なお、通常、第１酸化膜１２Ａをボトム酸化膜、第２酸化膜１２Ｃをトップ酸化膜と称する。
窒化膜１２Ｂは、第１および第２酸化膜１２Ａ，１２Ｃより電荷トラップ密度が高い材料からなり、電荷注入時に電荷保持層として機能する。なお、厳密には第１および第２酸化膜１２Ａ，１２Ｃにも電荷が捕獲される場合があるが、その絶対量が窒化膜１２Ｂに比べ極めて少ないことから窒化膜１２Ｂを電荷保持層と称している。
第１および第２酸化膜１２Ａ，１２Ｃは、活性領域１１Ａあるいはゲート電極１３から窒化膜１２Ｂを電気的に分離し、電荷保持時に窒化膜１２Ｂ中に電荷を閉じ込める役割を果す。第１および第２酸化膜１２Ａ，１２Ｃは、窒化膜１２Ｂに対し十分な電荷トラップ密度差を有し電位障壁として機能するならば他の膜、たとえば酸化窒化(oxynitride)膜などにより置き換え可能である。
ゲート電極１３に一部重なる２つのＮ型のＬＤＤ(lightly doped drain)領域１４Ｓおよび１４Ｄが、互いに離れた活性領域１１Ａの位置に形成されている。また、ドレイン側のＬＬＤ領域１４Ｄの端部付近からソース側に張り出してＰ型不純物領域からなるポケット領域１５が形成されている。ポケット領域１５は斜めイオン注入などによりＰ型不純物を注入することにより形成される。このときのイオン注入ドーズを最適化して、最終的にポケット領域１５のＰ型不純物濃度が、活性領域１１ＡのＰ型不純物濃度より必要なだけ高くなるように調整される。このようなポケット領域１５が存在すると、ドレイン側のＬＤＤ領域１４Ｄの端部でＰ型不純物濃度が局所的に高くなることから、動作電圧印加時に、その部分での空乏層の伸びが抑えられ、その結果として横方向電界の集中性が高まる。
このことは電荷注入効率の向上に寄与するためポケット領域１５の形成は望ましいことであるが、本発明ではポケット領域１５を設けることが必須の要件ではないことから、その省略も可能である。なお、本実施の形態のように６Ｖ以下の動作電圧のＭＯＮＯＳトランジスタでは、ポケット領域１６の濃度が、従来のチャネルホットエレクトロン（ＣＨＥ）注入型のＭＯＮＯＳトランジスタより高いことも一つの特徴となっている。
ゲート電極１３の両側壁に、絶縁体からなるスペーサ１６Ｓおよび１６Ｄが形成されている。スペーサ１６Ｓにより位置が規定される活性領域１１Ａの表面側部分に、Ｎ型不純物領域からなるソース領域１７Ｓが形成され、同様に、スペーサ１６Ｄにより位置が規定される活性領域１１Ａの表面側部分に、Ｎ型不純物領域からなるドレイン領域１７Ｄが形成されている。
ソース領域１７Ｓおよびドレイン領域１７Ｄは、Ｎ型不純物を比較的高濃度にイオン注入することにより形成される。このときスペーサ１６Ｓ，１６Ｄおよびゲート電極１３が自己整合マスクとして機能し、ソース領域１７Ｓおよびドレイン領域１７Ｄの位置が決まる。また、ＬＤＤ領域１４Ｓおよび１４Ｄは、スペーサ１６Ｓ，１６Ｄを形成するまえにＮ型不純物をイオン注入することにより形成され、その濃度は通常、ソース領域１７Ｓやドレイン領域１７Ｄより低く設定される。さらに、ＬＤＤ領域１４Ｓおよび１４Ｄの各パターンは、それぞれゲート電極１３のパターン端部と重なっている。これは、正孔を注入する場合、ゲートの電界がドレインに及びやすくして、低いドレイン電圧で正孔の発生を可能にするためである。
なお、ゲートの電界がドレインに及びやすくするために、ＬＤＤ領域１４Ｄはドレイン領域１７Ｄからゲート電極端部の直下に張り出していればよく、その意味では、濃度の大小関係を示唆しない「エクステンション領域」と称してもよい。この場合、エクステンション領域のＮ型不純物濃度がドレイン領域１７ＤのＮ型不純物濃度より低い必要は必ずしもない。
これらソース領域１７Ｓ、ドレイン領域１７Ｄ、ゲート電極１３および活性領域１１Ａのそれぞれは、不図示のコンタクト部および配線を介して、それぞれの動作に適した電圧Ｖｓ（ソース電圧），Ｖｄ（ドレイン電圧），Ｖｇ（ゲート電圧），および必要に応じてＶｂ（バックバイアス電圧）が印加可能となっている。
このような構造のメモリトランジスタ１０が行列状に多数配置されて、当該不揮発性メモリデバイスのメモリセルアレイ（ＭＣＡ）１（図１参照）が構成されている。
各メモリトランジスタ１０において、電荷保持層としての窒化膜１２Ｂは、第２酸化膜１２Ｃとの界面付近でとくに電荷トラップ密度が高い。その界面付近の電荷トラップ、あるいは、窒化膜１２Ｂのバルク層の電荷トラップに電子を注入して捕獲させた状態と、捕獲されている電子を消去した状態とでは、当該メモリトランジスタ１０の閾値電圧が変化する。このため、その閾値電圧の変化をデータの２値状態に対応させて、当該メモリトランジスタ１０にデータの記憶が可能である。ただし、閾値電圧の相対的変化が検出できれば２値または多値の記憶データの読み出しは可能であることから、どのような状態を書き込み状態とし、どのような状態を消去状態とするかは定義上の問題である。
つぎに、メモリセルアレイの構造例と、メモリトランジスタの動作例を説明する。
図３は、書き込み時と消去時の動作を説明するための図、図４は、この動作時のバイアス設定例を示すメモリセルアレイの一部の等価回路図である。図５は、図４に示す等価回路図に対応したメモリセルアレイ領域の概略的な平面図である。なお、図４に示すアレイ構成はメモリセルアレイ（ＭＣＡ）１の構成を限定するものでなく、基本的には、どのようなアレイ構成でも本発明が適用可能であることに注意を要する。
最初に、メモリセルアレイの構成例を図４および図５を参照して述べる。
図４に示すメモリセルアレイの例において、メモリセルとして機能するメモリトランジスタＭ１１〜Ｍ２４が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離されたソース線によって配線されている。
列（ＣＯＬＵＭＮ）方向に配置されたメモリトランジスタＭ１１、Ｍ１２、Ｍ１３およびＭ１４の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。列方向に配置されたメモリトランジスタＭ２１、Ｍ２２、Ｍ２３およびＭ２４の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。
行（ＲＯＷ）方向に隣接するメモリトランジスタＭ１１およびＭ２１の各ゲートがワード線ＷＬ１に接続されている。同様に、行方向に隣接するメモリトランジスタＭ１２およびＭ２２の各ゲートがワード線ＷＬ２に接続され、行方向に隣接するメモリトランジスタＭ１３およびＭ２３の各ゲートがワード線ＷＬ３に接続され、行方向に隣接するメモリトランジスタＭ１４およびＭ２４の各ゲートがワード線ＷＬ４に接続されている。
メモリセルアレイ全体では、図４に図解したセル配置およびセル間接続が繰り返されている。
図５において、隣接する２本のワード線の間でワード線に沿って自己整合コンタクト部（不図示）が開口され、ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト部内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが形成されている。ビットコンタクト・プラグＢＣは、ドレイン領域Ｄに対し行（ＲＯＷ）方向の一方端部に重なっている。ソースコンタクト・プラグＳＣは、ソース領域Ｓに対し行方向の他方端部に重なっている。その結果、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣは、図５に示すように、互い違いに形成されている。
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触するソース線ＳＬが交互に形成されている。ビット線とソース線は、列（ＣＯＬＵＭＮ）方向に長い平行ラインの形状を有している。
微細ＮＯＲ型セルアレイは、ビット線またはソース線に対するコンタクト形成が、自己整合コンタクト部の形成と、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成により達成される。
自己整合コンタクト部の形成工程において、ワード線となる導電層上にオフセット絶縁層を形成し、これらをワード線のパターンに一括してエッチングし、その後、絶縁膜の形成と全面エッチング（エッチバック）を行う。これによりサイドウォール絶縁層がワード線とオフセット絶縁層との幅方向両側に形成され、ワード線間に自己整合コンタクト部が形成される。この自己整合コンタクト部の形成によって、ワード線の周囲が絶縁膜で覆われ、自己整合コンタクト部でソース領域Ｓまたはドレイン領域Ｄの表出面が均一に形成される。
ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成は、自己整合コンタクト部内を導電層で埋め込み、それを所定の間隔で分離することにより行う。これによりソース領域Ｓの表出面に接触するビットコンタクト・プラグＢＣと、ドレイン領域Ｄの表出面に接触するソースコンタクト。プラグＳＣが同時に形成される。
このアレイ構成において、各プラグの接触面は、その列（ＣＯＬＵＭＮ）方向のサイズが自己整合コンタクト部の幅により決められ、コンタクト面積のバラツキが小さい。ビットコンタクト・プラグＢＣまたはソースコンタクト・プラグＳＣと、ワード線との絶縁分離が容易である。ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣ、ビット線とソース線は、それぞれ同一階層の導電層をパターンニングして形成される。このため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
また、個々のメモリトランジスタにおいて、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣを、それぞれビット線または分離されたソース線に直接接続した構造になっていることから、寄生抵抗が少なく、読み出し電流を大きくでき、高速読み出しが可能である。
つぎに、メモリトランジスタの動作例を説明する。
本例では、高エネルギー電荷を局部的に注入することによりデータ書き込みを行うものとし、ここではホットエレクトロン（ＨＥ）注入を用いる場合を例示する。なお、他の高エネルギー電荷の注入方法としては、チャネルホットエレクトロン（ＣＨＥ）、インパクトイオン化によるドレインアバランシェ現象を用いるＨＥ注入方法、バンド間(band-to-band)のトンネリング現象を用いるＨＥ注入方法の採用も可能である。また、消去方法も図３に限定されず、ＦＮトンネリングによって電荷を引き抜く方法も採用可能である。
ＨＥ注入による書き込みの場合、図４に破線により囲まれた書き込み対象のメモリトランジスタＭ１３に対し、図３（Ａ）および図４に示すように、基板電位Ｖｂを基準にして、ソース線ＳＬ１を介してソース領域１７Ｓに０Ｖ、ビット線ＢＬ１を介してドレイン領域１７Ｄにドレイン電圧Ｖｄ(+)、たとえば４．５Ｖを印加し、ワード線ＷＬ３に正のプログラム電圧Ｖｐｐ（図３（Ａ）においてはＶｇ(+)と表示）、たとえば５Ｖを印加する。図４に示す他のソース線ＳＬ２、他のビット線ＢＬ２、他のワード線ＷＬ１，ＷＬ２およびＷＬ４は０Ｖで保持する。
このバイアス条件下、図３（Ａ）に示すようにソース領域１７Ｓ側から供給された電子が、形成されたチャネルＣＨ内で加速され高エネルギー電荷（この場合、ホットエレクトロンＨＥ）となり、その一部がドレイン側で積層絶縁膜１２の窒化膜１２Ｂを中心とした領域に捕獲され、局所的に格納(storage)される。一旦格納された電子は、電荷トラップ密度が過度に高くない場合は、多少の熱処理を経ても移動できず、注入直後の分布プロファイルを維持できる。これにより電子の格納範囲が局部に限定でき、１ビットのデータ記録が達成される。
さらに、ソースとドレインの電圧関係を逆転させて再度ＨＥ注入を行うと、今度は、図３（Ａ）におけるソース領域１７Ｓおよびエクステンション領域１４Ｓがドレインとして機能し、窒化膜１２Ｂの反対側の局部に別の１ビットのデータが記憶される。
図４に示す他のメモリセルに対しても同様な方法で、それぞれ２ビットのデータを記憶させる。
この２値データの読み出し時をワード線単位で行う場合、基板電位Ｖｂを基準としてビット線ＢＬ１とＢＬ２に０Ｖ、ソース線ＳＬ１とＳＬ２に、たとえば０．５〜１．０Ｖのドレイン電圧を印加し、ワード線ＷＬ３に、たとえば３Ｖのゲート電圧を印加する。メモリトランジスタは、主にソース側に格納された電荷の有無に応じて閾値電圧が変化する。したがって、図３（Ａ）に示すドレイン領域１７Ｄ側の電荷の有無またはその格納された電荷量に応じてチャネルＣＨに読み出し電流が流れ、または当該読み出し電流の量が決まる。この読み出し電流が流れる直前にソース線またはビット線をフローティング状態としておくと、そのフォローティング状態のソース線またはビット線に電位変化が生じる。このソース線またはビット線の電位変化をセンスアンプ等で増幅することにより、上記書き込みによって記憶した２値データの読み出しが可能となる。
データの読み出し時に、書き込み時のドレイン電圧と同じ向きとなるようにソース線ＳＬ１とＳＬ２に読み出し時のドレインに０．５Ｖに印加することによって、当該セルの記憶データを読み出すことができる。あるいは、書き込み時のドレイン電圧と逆の向きとなるように読み出し時のドレイン電圧を印加する読み出しも可能である。
２ビット／セル記憶の場合、上記方法で第１ビットのデータを読み出し、第２ビットの他の２値データを読み出すときは、ソースとドレインの電圧関係を入れ替えて、再度読み出しを行う。この場合、第１ビットの読み出しと同様に、読み出し時のドレイン電圧の向きは、書き込み時のドレイン電圧と同じ向き、異なる向きのいずれでもよいが、第１ビットの読み出しと、第２ビットの読み出しではドレイン電圧の向きを入れ替える必要がある。
データの消去は、バンド間トンネル効果に起因したホットホールを注入することにより行う。具体的には、図３（Ｂ）に示すように、たとえば、ゲート電極１３（ワード線ＷＬ）に電圧Ｖｇ(−)＝−５Ｖ、ドレイン領域１７Ｄ（ビット線ＢＬ）に電圧Ｖｄ(+)＝５Ｖを印加する。このとき、ソース領域１７Ｓ（ソース線ＳＬ）は接地（またはオープン）状態とする。
このバイアス条件下、ゲート電極１３とドレイン領域１７Ｄとの間に印加された電圧１０Ｖ（〜１２Ｖ）の電圧により、ドレイン端よりホットホールが電荷保持層（窒化膜１２Ｂ、図２参照）内の電荷トラップに注入される。
ホットホールの注入によって、書き込み時に注入されたホットエレクトロンの電荷がホール電荷と再結合して打ち消され、当該メモリトランジスタが消去状態に推移する。
このような動作で、図２に示す窒化膜１２Ｂに電荷を局所的に注入し格納した場合、その後の加熱等で、その格納された電荷が、電荷が格納されていない領域に向けて窒化膜１２Ｂ中を拡散する。そのため不揮発性メモリの閾値電圧を決定している格納された電荷分布の空間的なピーク濃度が減少し、その結果として、閾値電圧Ｖｔｈが減少する。
この閾値電圧Ｖｔｈの低下が問題となるのは使用時、すなわち当該不揮発性メモリデバイスをプリント基板等に実装した後である。つまり、ウェハやパッケージングのプロセス中の加熱では、未だ電荷注入は行われていないことから、このことが問題となることはないが、実使用時に、このような閾値電圧Ｖｔｈの低下が起こると、動作マージンの低下や誤動作の原因となる可能性がある。このため不揮発性メモリでは、信頼性規格の一つとしてデータ保持特性が規定されており、たとえば１５０℃で１０年保証を目的とした加速試験をクリアする必要がある。
この問題を解決するためには、格納された電荷の拡散を出来るだけ抑制することが有効である。
本発明者はデータ保持特性とトラップ密度との関係を詳細に調べ、その結果、窒化膜１２Ｂ内に局所的に注入されている電荷の拡散を抑止するためには、窒化膜１２Ｂ中のシリコンと水素の結合（Ｓｉ−Ｈボンド）の密度に上限を設ける必要があるという知見を得た。
以下、この知見を得るに到った経緯を実験データとともに説明する。
よく知られているようにシリコン（Ｓｉ）の未結合手（ダングリングボンド）は、電子または正孔の両極性トラップサイトになる。また、ＳｉダングリングボンドはＳｉ−Ｓｉボンド、Ｓｉ−Ｃｌボンドのように水素（Ｈ）以外の元素でも終端された結合から当該元素が離脱することによっても起こり得るが、確率的には、その多くが水素（Ｈ）により終端されているＳｉ−Ｈボンドから水素（Ｈ）が離脱することにより発生するとされる。これは、水素（Ｈ）は他の元素に比べ、加熱により圧倒的に離脱しやすいからである。このため、Ｓｉ−Ｈボンド密度が高い膜ほど電荷トラップ密度も高くなる。
窒化膜中のＳｉ−Ｈボンド密度を制御するには、窒化膜の組成（すなわち原料ガス）、その成膜時のガス流量比、温度、圧力の一つまたは複数のパラメータを変化させる。そのうち原料ガスの種類と流量比がＳｉ−Ｈボンド密度に最も敏感なパラメータとなる。Ｓｉ−Ｈボンド密度を高くする原料ガスとしてはＤＣＳ（ジクロルシラン；ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ４）との組み合わせが知られている。
そこで本発明者は、最初に、ＤＣＳとアンモニアとの流量比（ＤＣＳ／ＮＨ４）をパラメータとして、Ｓｉ−Ｈボンド体積密度とＮ−Ｈボンド体積密度との関係を調べた。図６にその結果を示す。
この図６に示すグラフから、上記流量比（ＤＣＳ／ＮＨ４）が大きくなるにつれてＳｉ−Ｈボンド密度は増大し、逆にＮ−Ｈボンド密度が減少する。とくにＳｉ−Ｈボンド密度は、流量比（ＤＣＳ／ＮＨ４）が０．１の付近から急激に増加し、当該流量比が１．０を超えると飽和している。
つぎに、流量比（ＤＣＳ／ＮＨ４）およびＳｉ−Ｈボンド密度と、データ保持特性との関係を調べた。
図７は、データ保持特性の流量比（ＤＣＳ／ＮＨ４）依存性を示すグラフである。また、図８（Ａ）に、高温（１５０℃）に１０年間保持した後の閾値電圧ＶｔｈとＳｉ−Ｈボンド密度との関係を示す。図８（Ｂ）は、図８（Ａ）を、閾値電圧差ΔＶｔｈを縦軸にとって再表示したグラフである。
図７に示すように、流量比Ｒ＝ＤＣＳ／ＮＨ４が０．１までは閾値電圧Ｖｔｈが大きく変化することはないが、Ｒ＝１では大きく閾値電圧Ｖｔｈが低下し、Ｒ＝２．５ではさらに大きく低下している。
この閾値電圧Ｖｔｈが急激に変化する臨界点を見出すために、横軸にＳｉ−Ｈボンド密度をとった図８（Ａ）および図８（Ｂ）のグラフで見ると、Ｓｉ−Ｈボンド密度が１×１０２１ｃｍ−３を超えると急激に閾値電圧差ΔＶｔｈが増大していることが判明した。これは、電荷トラップ密度がある臨界を超えると、あるトラップに捕獲されていた電荷が隣のトラップに移る確率が急激に高まることを示唆している。
以上の結果より、本実施の形態では窒化膜１２ＢのＳｉ−Ｈボンド密度は１×１０２１ｃｍ−３以下が望ましい。さらに、窒化膜１２ＢのＳｉ−Ｈボンド密度は１×１０１８ｃｍ−３以上で１×１０２１ｃｍ−３以下が望ましい。
ここでＳｉ−Ｈボンド密度の下限は、低電圧動作（６Ｖ以下の電圧での動作）のためのトラップ量（トラップ密度）の下限で規定される。Ｓｉ−Ｈボンド密度が低電圧動作のためのトラップ密度の下限より小さくなると、動作電圧を６Ｖより高くしないと良好なデータ保持特性の維持に必要な閾値電圧Ｖｔｈのシフトが得られない。この検討の結果、窒化膜１２ＢのＳｉ−Ｈボンド密度は１×１０１８ｃｍ−３以上で１×１０２１ｃｍ−３以下が望ましいことがわかった。
なお、Ｓｉ−Ｈボンド密度を減少させることは、ここで述べた流量比を変化させること以外では、電荷保持層をＳｉＯＮ膜とすることによっても達成可能である。
本実施の形態では、データ保持特性とＳｉ−Ｈボンド密度は相関を持ち、その閾値電圧の臨界点が存在することがわかった。このため本実施の形態では、このＳｉ−Ｈボンド密度の臨界点を指標に、窒化膜１２Ｂの膜質、作製条件の選択が可能であるという利点がある。
［第２の実施の形態］
第１の実施の形態では電荷保持層（窒化膜）の評価にＳｉ−Ｈボンド密度を用いるが、その測定は分光エリプソメトリ法で行う。
本実施の形態では、さらに高精度な電荷保持層（窒化膜）の評価パラメータを新たに提案し、それを用いた膜質評価方法、ならびに、膜質評価ステップを含む不揮発性メモリデバイスの製造方法を説明する。
本発明者は、窒化膜の組成比に応じて屈折率が変化し、窒化膜と他の界面の同定を、複素屈折率ｎ＊（＝ｎ＋ｉｋ）を用いて行うことができることに着目し、この複素屈折率ｎ＊を用いて窒化膜のトラップ密度をモニタすることを詳細な実験的によって検討した。
その結果、窒化膜の紫外吸収端近傍での複素屈折率、さらには、その虚部と関係する消光係数ｋ（または吸収係数α）を用いて、トラップ密度をモニタすることが可能なことを実験的に見出した。
図９に示すグラフに、紫外吸収端の屈折率ｎ（複素屈折率ｎ＊の実数部）、消光係数ｋのＤＣＳ／ＮＨ３ガス流量比Ｒの依存性を示す。この測定は分光エリプソメータを用い、グラフの横軸は、その測定波長である。
このグラフから、流量比Ｒが大きくなるにつれて紫外吸収端の屈折率ｎ、消光係数ｋが増大していることがわかる。しかもその変化の割合は波長依存性があり、６３２ｎｍ付近では紫外吸収端の屈折率ｎ、消光係数ｋのパラメータ変化の割合は小さいが、吸収端に近づくにつれて、すなわち波長が短くなるにつれて当該パラメータ変化の割合が大きくなっている。しかも、紫外吸収端の屈折率ｎに比べて消光係数ｋでより敏感に変化していることが容易にわかる。
図１０には、吸収端吸収係数αの流量比Ｒの依存性を示す。
吸収係数αは消光係数ｋとの間で、α＝４πｋ／λ（λ：測定波長）の関係があることから、当然ながら消光係数ｋと同じように流量比Ｒに対して敏感に変化する特性が得られている。
図１１に紫外吸収端における屈折率ｎの流量比Ｒ依存性を示す。また図１２に吸収端消光係数ｋの流量比Ｒの依存性を示す。
これらのグラフより、流量比が大きくなるにつれて、紫外吸収端の屈折率ｎあるいは吸収端消光係数ｋが増大していることがわかる。
また、とくに図１１に示すように、通常評価に用いられる波長６３２ｎｍよりも、波長２４０ｎｍでの屈折率ｎの方が流量比Ｒに対する傾きが大きく、評価パラメータとして、波長２４０ｎｍでの屈折率評価の方が、感度が高いことがわかった。このことは波長２３０ｎｍでも同じであった。さらに、波長２３０ｎｍあるいは２４０ｎｍにおける吸収端消光係数ｋを評価すると、図１１に示すように流量比Ｒの増大とともに吸収端消光係数ｋが増大していることがわかった。
以上より、吸収端近傍での複素屈折率、とくに望ましくは、その虚部に関係する消光係数ｋ（あるいは吸収係数α）の流量比依存性が確かめられた。そのため、これらのパラメータを用いてデータ保持特性の評価が可能なことが予想される。
つぎに、実際に、屈折率ｎあるいは消光係数ｋとデータ保持特性（閾値電圧変化）との関係を調べた。
図１３に、紫外吸収端の屈折率ｎまたは消光係数ｋとデータ保持特性、とくに閾値電圧差ΔＶｔｈとの相関を示す。ここでは波長２４０ｎｍでの評価結果を示すが、波長２３０ｎｍでもほぼ同様な結果が得られた。
データ保持特性、初期の閾値電圧Ｖｔｈからの閾値電圧差（低下量）ΔＶｔｈは、紫外吸収端の屈折率ｎまたは消光係数ｋと相関を持ち、紫外吸収端の屈折率ｎと消光係数ｋが増大するにつれて、閾値電圧差ΔＶｔｈが増大しデータ保持特性が低下することがわかる。
以上より、ＭＯＮＯＳ用積層絶縁膜（ＯＮＯ膜）中の窒化膜を評価する膜質評価パラメータとして、第１の実施の形態で述べたＳｉ−Ｈボンド密度のほかに、紫外吸収端近傍での屈折率ｎ、消光係数ｋあるいは吸収係数αが有用であることが判明した。これら屈折率ｎ、消光係数ｋあるいは吸収係数αは、データ保持特性に及ぼす臨界点の急峻性がＳｉ−Ｈボンド密度ほどではないが、その測定波長が短く測定精度が高いという利点がある。このうち、とくに消光係数ｋあるいは吸収係数αは、屈折率ｎに比べると変化の度合いが大きく、より膜質評価パラメータとして適している。
本実施の形態では、電荷保持層（窒化膜）を構成する物質の紫外吸収端付近、すなわち測定波長が２４０ｎｍにおける消光係数ｋは、データ保持特性を低下させない範囲として、検出限界の０．００１以上で０．１以下が望ましい。
また、測定波長が２３０ｎｍにおける消光係数ｋは、データ保持特性を低下させない範囲として、検出限界の０．００１以上で０．１４以下が望ましい。
本実施の形態では、この膜質評価を不揮発性メモリデバイスの製造方法における成膜条件の選択に利用する。ここでは、まず不揮発性メモリデバイスの製造方法の概略を記述し、本実施の特徴部分である膜質評価ステップについて、図２を参照して述べる。
用意した半導体基板１１に対し素子分離絶縁層（不図示）およびＰウェルを形成する。また、閾値電圧調整用のイオン注入を行う。
つぎに、Ｐウェルおよび素子分離絶縁層が形成された半導体基板１１の上に積層絶縁膜１２を形成する。
より詳細に、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの熱処理を行い、酸化シリコン膜（第１酸化膜１２Ａ）を形成する。
第１酸化膜１２Ａ上にＬＰ−ＣＶＤ法により窒化シリコン膜（電荷保持層としての窒化膜１２Ｂ）を、最終膜厚が８〜２０ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７５０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば４ｎｍの酸化シリコン膜（第２酸化膜１２Ｃ）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気、炉温度９５０℃で４０分程度行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化シリコン膜（窒化膜１２Ｂ）が１ｎｍに対し熱酸化シリコン膜（第２酸化膜１２Ｃ）が１．５ｎｍ形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化シリコン膜が最終膜厚となる。
ゲート電極１３（ワード線ＷＬ、図４参照）となる導電膜を堆積し、この導電膜と、その下の積層絶縁膜１２とを一括して同一パターンにて加工する。その後、斜めイオン注入法などによりＰ型不純物を導入し、ポケット領域１５を形成する。続いてＮ型不純物をイオン注入し、ＬＤＤ領域１４Ｓと１４Ｄを形成する。
つぎに、絶縁体からなるスペーサ１６Ｓと１８Ｄを形成し、さらにＮ型不純物をイオン注入して、ソース領域１７Ｓとドレイン領域１７Ｄを形成する。
その後は、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程等を経て、当該不揮発性メモリトランジスタを完成させる。
本実施の形態の製造方法は上記メモリトランジスタの製造の途中、すなわち窒化膜１２Ｂの形成に際して、その膜質評価を行うための諸ステップを有する。
より詳細には、窒化膜１２Ｂの成膜より前の段階で、図２に示す窒化膜１２ＢのＳｉ−Ｈボンドの密度と、当該窒化膜１２Ｂを構成する物質の紫外吸収端近傍での波長における消光係数ｋ（または吸収係数α）との相関を予め求める相関設定ステップを有する。つぎに、製造過程で窒化膜１２Ｂの成膜条件を決める際に測定ステップにおいて、作製条件が異なる窒化膜ごとに、この消光係数ｋ（または吸収係数α）を測定する。そして、測定した消光係数とＳｉ−Ｈボンド密度との相関から、Ｓｉ−Ｈボンド密度が所定範囲内、すなわち１×１０２１ｃｍ−３以下となる作製条件を特定する。
この特定した作製条件、たとえば流量比Ｒを用いて窒化膜１２Ｂを成膜すると、所望のＳｉ−Ｈボンド密度範囲に入り膜質が良い窒化膜１２Ｂの作製が可能となる。
なお、消光係数ｋ（または吸収係数α）とＳｉ−Ｈボンド密度との相関を求めることなく、消光係数ｋ（または吸収係数α）の値を上記測定ステップで測定してもよい。この測定値は、膜質評価のパラメータとして予め蓄積され、これにより適正範囲が決められる。この場合、上記作製条件の特定ステップでは、その適正範囲に入るか否かを膜質判断の基準とする。
［第３の実施の形態］
本実施の形態においては、データ保持特性を決める窒化膜のパラメータとして、上記第１および第２の実施の形態において用いたＳｉ−Ｈボンド密度、消光係数ｋまたは吸収係数αに代えて、光学的バンドギャップを用いることを提案する。また、このパラメータを用いた膜質評価方法、ならびに、膜質評価ステップを含む不揮発性メモリデバイスの製造方法を述べる。
本発明者はデータ保持特性と窒化膜の光学特性との関係を詳細に調べ、その結果、窒化膜１２Ｂ内に局所的に注入されている電荷の拡散を抑止するためには、窒化膜１２Ｂ中の光学的バンドギャップに下限を設けるとよいとの知見を得た。
そして、窒化膜の吸収係数αより導出した光学的バンドギャップにより、データ保持特性の良否をモニタすることが可能なことを実験的に見出した。
窒化膜の吸収係数αは、第２の実施の形態と同様な方法により求めることができる。
本例では、まず、第２の実施の形態において図１０と同様に窒化膜１２Ｂ（図２参照）の吸収係数αを２.６×１０５ｃｍ−３程度まで測定し、その横軸の波長をフォトンエネルギー単位（以下、単にエネルギーという）Ｅに変換した。
この変換後のグラフを図１４（Ａ）に示す。
つぎに、図１４（Ｂ）に示すように、吸収端付近でＴａｕｃのプロット法(the Tauc- plot method)を行なうことにより、窒化膜の光学的なバンドギャップＥｔを導出した。
Ｔａｕｃの理論によれば、フォトンエネルギー単位Ｅ、定数（フィッティング係数）Ｂ、光学的バンドキャップＥｔを用いて、(αＥ)・1/2＝Ｂ(Ｅ−Ｅｔ)の式で吸収係数αと光学的バンドギャップＥｔとの関係が決まる。図１４（Ｂ）は、縦軸に(αＥ)・1/2、横軸にエネルギーＥをとって、図１４（Ａ）に示す各データをプロットし直したものである。上記Ｔａｕｃの理論式から明らかなように、この図１４（Ｂ）上のデータ曲線の高エネルギー側での接線が横軸と交わる点のエネルギーＥが光学的エネルギーバンドＥｔ、すなわちトラップ密度重心の価電子帯からのエネルギーに相当する。
ＤＣＳとアンモニアとの流量比（ＤＣＳ／ＮＨ４）を変えて作製したサンプルに対し上記方法を繰り返し、流量比Ｒごとに光学的エネルギーEtを求めた。
図１５に、光学的バンドギャップの流量比依存性を示す。
このグラフから、光学的バンドギャップＥｔは流量比Ｒが大きくなるほど、小さくなることがわかる。
つぎに、データ保持特性と光学的バンドギャップの関係を検討した。
図１５を求める際の測定に用いた、流量比Ｒが異なり書き込み状態の閾値電圧Ｖｔｈを有する４つのメモリトランジスタに対し、１５０℃の温度で１０年間保持した場合に相当する加速試験を行い、加速試験の前後での閾値電圧Ｖｔｈを測定することにより、データ保持特性を求めた。
図１６に、データ保持特性の光学的バンドギャップ依存性を示す。ここで図１６（Ａ）は、加速試験後の閾値電圧Ｖｔｈを縦軸とし、光学的エネルギーバンドＥｔを縦軸とするグラフである。また、図１６（Ｂ）は、図１６（Ａ）に示すグラフを、加速試験の前後における閾値電圧差ΔＶｔｈを縦軸とするグラフに変換したものである。
図１６に示すように、光学的バンドギャップＥｔが減少するにつれて、書き込み状態のメモリトランジスタにおける１０年後の閾値電圧Ｖｔｈが低下している。書き込み状態閾値電圧Ｖｔｈが低下すると、読み出し時の閾値電圧余裕（Ｖｔｈマージン）が減少することから、データの読み出しが困難になる。
その閾値電圧Ｖｔｈの低下は、図１６から明らかなように、光学的バンドギャップが５．１５ｅＶの点を境に、その低下レートが大きくなるように変化している。つまり、光学的バンドギャップ５．１５ｅＶで閾値電圧変化が臨界点を有し、これより光学的バンドギャップＥｔが大きいと良好なデータ保持特性が得られない。したがって、良好なデータ保持特性を得るためには、光学的バンドギャップが５．１５ｅＶより大きいことが必要である。
本実施の形態においては、この光学的バンドギャップが５．１５ｅＶ以上という規格を、窒化膜評価の指標とする。
具体的な評価手順は、第２の実施の形態で述べた相関設定ステップにおいて、データ保持特性と光学的バンドギャップＥｔとの相関を予め求めておく。前述した測定ステップにおいて、膜質（材質を含む）および作製条件が異なる窒化膜ごとに、吸収係数αを測定し、これを基に上記した方法により光学的バンドギャップＥｔを求める。そして、光学的バンドギャップＥｔが５．１５ｅＶ以上となる窒化膜の材料および作製条件を特定する。
本実施の形態におけるメモリトランジスタの製造方法では、この窒化膜の作製条件を特定する方法と、この特定された作製条件を用いて窒化膜の成膜を行うことが第２実施の形態と異なる。その他の点は前述した第２の実施の形態におけるメモリトランジスタの形成方法と共通することから、ここでの記述は省略する。
以上のように、本実施の形態では、データ保持特性と光学的バンドギャップは相関を持ち、その相関関係において、メモリトランジスタの書き込み状態での閾値電圧の臨界点が存在することがわかった。このため本実施の形態では、この光学的バンドギャップの臨界点を指標に、窒化膜膜質および作製条件の選択が可能である。
［第４の実施の形態］
本実施の形態では、高精度な電荷保持層（窒化膜）の評価パラメータを新たに提案し、それを用いた膜質評価方法、ならびに、膜質評価ステップを含む不揮発性メモリデバイスの製造方法を説明する。
本発明者は、窒化膜の組成比に応じて、窒化膜の発光スペクトルのピーク波長が変化することを見出し、この発光スペクトルのピーク波長により、窒化膜の膜質をモニタできることを実験的に検討した。
また、窒化膜の発光スペクトルのピーク波長により、トラップ密度をモニタすることが可能なことを実験的に見出した。
図１７のグラフに、流量比を変えて測定した４つの発光スペクトルを重ねて示す。
これらの測定においては分光光度計を用い、その励起波長は２５０ｎｍである。図１７に示すグラフの縦軸は、測定の結果得られた発光スペクトルの強度（任意単位：ａ.ｕ.）、その横軸は測定波長である。
図１７より、発光スペクトルは流量比Ｒによって異なっていることがわかる。また、各発光スペクトルはピークを有し、流量比Ｒを大きくするにしたがってピーク波長も増大することが判明した。
図１８に、発光スペクトルのピーク波長の流量比依存性を示す。
このグラフから、流量比Ｒが大きくなるにつれて発光スペクトルのピーク波長λｐは大きくなる（長波長側にシフトしていく）ことがわかる。
つぎに、データ保持特性と発光スペクトルのピーク波長の関係を検討した。
図１８を求める際の測定に用いた、流量比Ｒが異なり書き込み状態の閾値電圧Ｖｔｈを有する４つのメモリトランジスタに対し、１５０℃の温度で１０年間保持した場合に相当する加速試験を行い、加速試験の前後での閾値電圧Ｖｔｈを測定することにより、データ保持特性を求めた。
図１９に、データ保持特性の、発光スペクトルのピーク波長依存性を示す。このグラフは、加速試験後の閾値電圧Ｖｔｈを縦軸とし、発光スペクトルのピーク波長λｐを縦軸としている。
このグラフより、発光ピーク波長λｐが大きくなる（長波長側にシフトする）につれて、書き込み状態のメモリトランジスタにおける１０年後のＶｔｈは減少していることがわかる。書き込み状態閾値電圧Ｖｔｈが低下すると、読み出し時の閾値電圧余裕（Ｖｔｈマージン）が減少することから、データの読み出しが困難になる。
その閾値電圧Ｖｔｈの低下において、図１９から明らかなように、発光スペクトルのピーク波長λｐが５００ｎｍ付近を境に、その低下レートが急激に大きくなっている。つまり、発光スペクトルのピーク波長λｐ＝５００ｎｍで閾値電圧変化が臨界点を有し、これよりピーク波長λｐが大きいと良好なデータ保持特性が得られない。したがって、良好なデータ保持特性を得るためには、発光スペクトルのピーク波長λｐが５００ｎｍ以下であることが必要である。
つぎに、データ保持特性と光学的バンドギャップの関係を検討した。
図２０に、上記図１９の横軸のピーク波長をフォトンエネルギー単位（ｅＶ）に変換したグラフを示す。この変換後のエネルギーは、発光スペクトルのピークエネルギーを表す。
このグラフより、発光スペクトルのピークエネルギーＥｐが減少するにつれて、書き込み状態のメモリトランジスタにおける１０年後のＶｔｈは減少していることがわかる。
その閾値電圧Ｖｔｈの低下において、図２０から明らかなように、発光スペクトルのピークエネルギーＥｐが２．５ｅＶ付近を境に、その低下レートが急激に大きくなっている。つまり、発光スペクトルのピークエネルギーＥｐ＝２．５ｅＶで閾値電圧変化が臨界点を有し、これよりピークエネルギーＥｐが小さいと良好なデータ保持特性が得られない。したがって、良好なデータ保持特性を得るためには、発光スペクトルのピークエネルギーＥｐが２．５ｅＶ以上であることが必要である。
本実施の形態においては、この発光スペクトルのピーク波長λｐが５００ｎｍ以下という規格、または、ピークエネルギーＥｐが２．５ｅＶ以上という規格を、窒化膜評価の指標とする。
具体的な評価手順は、第２の実施の形態で述べた相関設定ステップにおいて、データ保持特性とピーク波長λｐまたはピークエネルギーＥｐとの相関を予め求めておく。前述した測定ステップにおいて、膜質（材質を含む）および作製条件が異なる窒化膜ごとに、ピーク波長λｐまたはピークエネルギーＥｐを測定する。そして、ピーク波長λｐが５００ｎｍ以下、または、ピークエネルギーＥｐが２．５ｅＶ以上となる窒化膜の材料および作製条件を特定する。
本実施の形態におけるメモリトランジスタの製造方法では、この窒化膜の作製条件を特定する方法と、この特定された作製条件を用いて窒化膜の成膜を行うことが第２実施の形態と異なる。その他の点は前述した第２の実施の形態におけるメモリトランジスタの形成方法と共通することから、ここでの記述は省略する。
以上のように、本実施の形態では、データ保持特性と、窒化膜に対する発光スペクトルのピーク波長またはピークエネルギーとは相関を持ち、その相関関係において、メモリトランジスタの書き込み状態での閾値電圧の臨界点が存在することがわかった。このため本実施の形態では、この発光スペクトルのピーク波長またはピークエネルギーの臨界点を指標に、窒化膜膜質および作製条件の選択が可能である。これら発光スペクトルに関する指標は、データ保持特性に及ぼす臨界点に急峻性があるという利点があり、窒化膜の良否を判定する基準として極めて有用である。
［第５の実施の形態］
本実施形態は、電荷保持特性のさらなる向上を目的として、ボトム絶縁膜と窒化膜のバルク層との間に意図的に構造遷移層を形成しているＭＯＮＯＳ型メモリトランジスタに関する。この実施の形態は、前述した第１〜第４の実施の形態の何れに対しても重複適用可能である。
図２１に、このＭＯＮＯＳ型メモリトランジスタの断面構造において、図２の破線部Ａの拡大図を示す。
このメモリトランジスタは、ボトム絶縁膜である第１の酸化膜１２Ａと電荷保持層として窒化膜１２のバルク層（ＳｉＮｘ膜）１２Ｂ２との間に、構造遷移層１２Ｂ１、たとえばＳｉＯＮ膜を有する。このような構造遷移層１２Ｂ１は、多少なりとも異なる組成の膜間には必然的にできるのであるが、本実施の形態では、窒化膜１２Ｂの膜質改善のために意図的に、この構造遷移層１２Ｂ１を設けている。
図２２に、積層絶縁膜（ＯＮＯ膜）１２の窒化膜１２Ｂより基板側の領域を、ＨＲＢＳ（高解像度ラザフォード・バックスキャッタリング）法より解析し、その解析による組成（濃度分布プロファイル）を示す。
第１の酸化膜１２Ａと、窒化膜１２Ｂのバルク層１２Ｂ２との間に、構造遷移層１２Ｂ１が存在することが明確にわかる。この構造遷移層（ＳｉＯＮ膜）１２Ｂ１は、図２３に示すように、屈折率で見ると連続的に組成を有することがわかる。つまり、第１の酸化膜１２Ａに接するＳｉＯＮ膜（構造遷移層１２Ｂ１）の屈折率は１．４５であり、窒化膜のバルク層（ＳｉＮ膜）１２Ｂ２の屈折率は２．１０であり、両者の間を連続的に屈折率が変化するように構造遷移層（ＳｉＯＮ膜）１２Ｂ１が形成されている。
また、通常、酸化膜上に窒化膜を形成する場合、酸化膜表面を窒素化した後に窒化膜を形成する。この理由は酸化膜上に直接窒化膜を形成した場合、インキュベーション時間が発生し、酸化膜表面への窒化膜の成膜初期過程において、核成長が表面で均一に起こらず、界面のモルフォロジーが劣化するためである。表面をアンモニア処理することにより、表面にＳｉ−ＨボンドまたはＮ−Ｈボンドが発生しインキュベーション時間の発生が抑止される。
しかしながら、窒化処理を例えばアンモニアで行った場合には、酸化膜中に窒素以外に水素も導入され、第１の酸化膜１２Ａ中にＳｉ−Ｈボンドが増大し、これが熱処理によってＳｉのダングリングボンドを発生させ、電子またはホールトラップを形成し、その結果、ホール注入耐性が劣化してしまう。これはデータ保持特性につながる。
一方、酸化膜表面にＳｉＯＮ膜が構造遷移層１２Ｂ１として形成された場合は、窒化膜１２Ｂ形成時のインキュベーション時間は減少し、場合によっては窒化処理を行わない場合でも、良質な窒化膜１２Ｂの形成が可能となる。これは、窒化膜１２Ｂの初期の核形成が、表面にＳｉ−ＨボンドまたはＮ−Ｈボンドが存在する場合に容易に行うことができるからである。
本実施の形態では、構造遷移層１２Ｂ１を意図的に必要な厚さ形成し、第１の酸化膜１２Ａを、アンモニア（ＮＨ３）処理をせずに済むため、第１の酸化膜１２Ａ中には電荷トラップが少なくデータ保持特性が高い高品質な積層絶縁膜（ＯＮＯ膜）１２を実現することができるという利点がある。
以下、ＯＮＯ膜の作製方法例を、詳細に説明する。ここでの成膜装置は急速昇温、冷却方式のＬＰ−ＣＶＤ装置を用いる。
まず、ドライ酸化方法により、９００℃にて、第１の酸化膜１２Ａを８ｎｍ形成する。その後、ガスタイミングを制御することによってＳｉＯＮ膜（構造遷移層１２Ｂ１）を形成する。より詳細には７５０℃にて、第１の酸化膜１２Ａ上にまず、ＳｉＨ２Ｃｌ２（ＤＣＳ）とＮ２Ｏの混合ガスを流し、数ミリ秒から数分の遅延時間を保持した後、アンモニア（ＮＨ３）ガスをチャンバ内に流す。
この操作により、酸化膜表面にスムーズに構造遷移層１２Ｂ１（ＳｉＯＮ膜）を成膜することが可能になる。なお、遅延時間はＯＮＯ膜の仕様により異なる。
このとき、好適には、これらの膜形成を空気中にウェハをさらすことなく連続して行う。
また、構造遷移層１２Ｂ１となるＳｉＯＮ膜の組成を２種類で、２層構造としてもよい。あるいは、構造遷移層１２Ｂ１となるＳｉＯＮ膜の組成を３種類以上とし、第１と第２のＳｉＯＮ膜の間に両者の中間の組成を有する第３のＳｉＯＮ膜を形成してもよい。これら複数の層の同定は単層膜の屈折率等を評価し、その屈折率等を目安に行えば可能であり、これにより屈折率または他の膜質評価パラメータが段階的に変化する積層絶縁膜１２が得られる。
図２４は、屈折率を連続的に変化させる場合を例として、より詳細にガスの導入タイミング例を示す図である。
ここでは第１の酸化膜１２Ａをシリコン酸化膜、構造遷移層１２Ｂ１をＳｉＯＮ膜、窒化膜１２Ｂのバルク層１２Ｂ２をＤＣＳ系ガスとＨＨ３ガスとの反応で形成した窒化シリコン膜とする。構造遷移層１２Ｂ１となるＳｉＯＮ膜はＤＣＳ、ＮＨ３、Ｎ２Ｏより形成する。
まず、ＤＣＳ系ガスとＮ２Ｏガスを導入し、数ミリ秒より数分の後、ＮＨ３ガスを導入する。その後、所定のタイミングでＮ２Ｏガスの流量を絞ってゆく。なお、屈折率をステップ状に変化させる場合は、ＮＨ３ガスおよびＮ２Ｏガスの流量をステップ状に切り替える。
その後、窒化膜１２のバルク層１２Ｂ２を別のガス系で積み増すことができる。
電荷保持層の主体となるバルク層１２Ｂ２の形成では、モノシラン（ＳｉＨ４），ジクロロシラン（ＳｉＣｌ２Ｈ２），トリクロロシラン（ＳｉＣｌ３Ｈ），テトラクロロシラン（ＳｉＣｌ４）などシリコンＳｉを含むガス、および、Ｎ２またはＮＨ３など窒素原子を含むガスを原料としたＣＶＤ法によりＳｉＮｘを１ｎｍから１５ｎｍ堆積する。
このように窒化膜１２Ｂのバルク層１２Ｂ２が窒化珪素ＳｉＮｘ（ｘ＞０）からなる場合、好ましくは、そのゲート電極１３側の上方領域に、基板側の下方領域より高い密度のＳｉ−Ｈボンドを含有するようにする。電荷トラップ中心は基板からの距離が遠いほうが電荷保持のためには好ましいからである。
より詳細には、このＳｉＮｘ成膜時に、たとえば、基板に近い層はＮＨ３／ＳｉＣｌ２Ｈ２の分圧比が小さい条件でＣＶＤし、その後、ＮＨ３／ＳｉＣｌ２Ｈ２の分圧比が大きな条件でＣＶＤすることが望ましい。これにより、チャネル形成領域に近い領域ではＳｉ−Ｈボンド密度を低く抑え、チャネル形成領域から遠い第２の絶縁膜１２Ｃ側にＳｉ−Ｈボンドを高密度とすることができる。
Ｓｉ−Ｈボンドは結合エネルギーが約３ｅＶと比較的小さいために、水素が脱離反応を起こし、Ｓｉダングリングボンドを形成するため、その密度が電荷トラップの分布に関与する。したがって、このようにして形成されたＳｉＮｘは第２の絶縁膜１２Ｃ形成後にチャネルＣＨの形成領域に遠い側に高密度の電荷トラップが形成されやすい。したがって、電荷トラップに一旦捕獲された電荷は基板側に戻りにくく、その分、電荷保持特性が向上する。
同様の効果を得るための、他の望ましいＣＶＤ条件の切り換え方法としては、ＳｉＮｘ成膜時に、基板に近い層はＮＨ３／ＳｉＣｌ４の混合ガスによりＣＶＤし、その後、ＮＨ３／ＳｉＣｌ２Ｈ２の混合ガスに切り換えてＣＶＤする。この方法によっても、チャネル形成領域に近い領域にＳｉ−Ｈボンド数が少なく、チャネル形成領域から遠い領域にＳｉ−Ｈボンド数が多くなり、その結果、電荷保持特性が向上する。
このような方法を用いてＭＯＮＯＳ型のメモリトランジスタ１０を作製し、データ書き換え特性、データ保持特性、プログラム、リードティスタープ特性などの信頼性が改善されていることがわかった。
とくに、データ保持特性では１５０℃、１０年を達成することができた。
［変形例］
本発明の実施の形態は上記説明に限定されず、種々の変更が可能である。
本発明は、いわゆるＭＯＮＯＳ型、ＭＮＯＳ型など窒化珪素系の絶縁膜を電荷保持層とするもの、窒化珪素系以外で電荷トラップを多数含む絶縁膜を電荷保持層とするもの、いわゆるナノ結晶型などのように微細な多結晶珪素または金属粒子を絶縁物質で埋め込んだものを電荷保持層とするものの何れにも適用される。
電荷保持手段を多結晶シリコンまたは金属などからなる小粒径導電体から構成する場合、電荷保持層としては、たとえばボトム絶縁膜上に分散して形成された小粒径導電体と、その小粒径導電体間のスペースを埋める絶縁膜あるいは、その上層に窒化膜を形成する。この場合、この窒化膜の膜質評価パラメータの規格値を上述した第１〜第３の実施の形態の何れかに対応して規定する。つまり、Ｓｉ−Ｈボンド密度を１×１０２１ｃｍ−３以下、そのボンド密度範囲が得られるような屈折率または消光係数（あるいは吸収係数）の範囲、発光スペクトルピークエネルギーが２．５Ｖ以上、発光スペクトルのピーク波長が５００ｎｍ以上、発光スペクトルのピークエネルギーが２．５ｅＶ以下の中から任意に基準を設定し、その基準にしたがって窒化膜を形成する。
たとえば、小粒径導電体としてＳｉｘＧｅ１−ｘの微結晶を形成する場合、モノシラン（ＳｉＨ４），ジクロロシラン（ＳｉＣｌ２Ｈ２），トリクロロシラン（ＳｉＣｌ３Ｈ），テトラクロロシラン（ＳｉＣｌ４）などシリコンＳｉを含むガスに、ゲルマニウムＧｅを添加するためにはゲルマン（ＧｅＨ４）を加えたガスを原料ガスとして、たとえば基板温度６５０°ＣでＣＶＤを行う。そして、成長の初期過程に生じる島状成長の過程でＣＶＤを止めると、ボトム絶縁膜ＢＴＭ上に無数のＳｉｘＧｅ１−ｘの微結晶を分散して形成することができる。その後は、たとえば酸化珪素膜をＣＶＤにより堆積し、その上に、上記設定した基準を満足する膜質を有する窒化膜を、この基準が満足できる作製方法によって形成する。
本発明の実施の形態によれば、第１〜第４の実施の形態により示した窒化膜の膜質評価パラメータの規格、すなわち窒化膜１２ＢのＳｉ−Ｈボンド密度、紫外吸収端付近の屈折率、消光係数（あるいは吸収係数）、光学的エネルギーバンド、発光スペクトルのピーク波長、または、そのピークエネルギーの規格を適用する。これにより、最大電圧が６Ｖ以下の注入において、注入された電荷が高温で長時間保持されたときに窒化膜内の保持電荷が容易に拡散しにくくなる。したがって、保持電荷（たとえば電子）と逆極性の電荷（たとえばホール）の注入によるデータの書き込みまたは消去が確実に行え、また、その後に高温で長時間の保持させた場合でも、電子とホールとの中和による閾値電圧の変化（低下）がない。
なお、最大電圧が６Ｖ以下というのが現行のデバイスにおいて閾値電圧が変化しにくい電荷注入を実現するための電圧範囲の目安であるが、より一般的な条件として、ゲート電圧Ｖｇがドレイン電圧Ｖｄ以下であるという規格を満足するようにバイアス電圧を設定するとよい。この条件ではインパクトイオン化が十分に生じ、より高効率に電荷の注入が可能だからである。あるいは、ゲート電圧Ｖｇから、ビットデータの記憶状態を規定する２つの閾値電圧のうち、より低い方の閾値電圧（たとえば、消去状態の閾値電圧）Ｖｔｈｌを引いた電圧値が、ドレイン電圧Ｖｄ以下であるという規格を満足するようにバイアス電圧を設定するとよい。（Ｖｇ−Ｖｔｈｌ）＝Ｖｄはピンチオフ条件を規定している。つまり、ピンチオフ条件と同じか、それよりドレイン電圧Ｖｄを大きくすると、横方向のドレインの電界が相対的に高くなりインパクトイオン化率が急に高まる。このためゲート電圧Ｖｇの低減は、最低でも、Ｖｇ−Ｖｔｈｌ≦Ｖｄを満足するようになるまで行うことが望ましい。
以上より、本発明の適用によって、データ保持特性が殆ど低下しない、信頼性が高いメモリトランジスタを実現することが可能となる。
これに加え、第５の実施の形態に述べたように、構造遷移層１２Ｂ１を第１の絶縁膜１２Ａと窒化膜１２Ｂのバルク層１２Ｂ２との間に挿入し、上記窒化膜の膜質評価のパラメータを最適化するとよい。これにより、１５０℃で１０年のデータ保持が可能で高い信頼性を実現することができる。また、６Ｖ以下の低電圧でのホットエレクトロン注入を書き込みまたは消去に用いた不揮発性メモリ、低コストＭＯＮＯＳ不揮発性メモリを、さらに容易に実現することができる。
本発明は、チャネルが形成される半導体領域とゲート電極との間の複数の絶縁膜に窒化膜を含む不揮発性メモリデバイス、これを用いたＩＣ製品、さらに、このメモリデバイスまたはＩＣ製品を用いた各種電子装置の用途に適用できる。
本実施の形態における不揮発性メモリデバイスの概略構成を示すブロック図である。 ＭＯＮＯＳ型メモリトランジスタの断面図である。 （Ａ）は書き込み時、（Ｂ）は消去時について、その動作を説明するための図である。 動作時のバイアス設定例を示すメモリセルアレイの一部を示す回路である。 図４に示す等価回路図に対応したメモリセルアレイ領域の概略的な平面図である。 第１の実施の形態に関するものであり、流量比をパラメータとして、Ｓｉ−Ｈボンド体積密度とＮ−Ｈボンド体積密度との関係を示すグラフである。 データ保持特性の流量比依存性を示すグラフである。 （Ａ）は、高温（１５０℃）保持の１０年後の閾値電圧とＳｉ−Ｈボンド密度との関係を示すグラフである。（Ｂ）は、閾値電圧差を縦軸にとって（Ａ）を再表示したグラフである。 第２の実施の形態に関するものであり、（Ａ）は紫外吸収端の屈折率について、（Ｂ）は消光係数について、それぞれ流量比をパラメータとした波長依存性のグラフである。 吸収端吸収係数の流量比をパラメータとした波長依存性を示すグラフである。 紫外吸収端における屈折率の流量比依存性を示すグラフである。 吸収端消光係数の流量比依存性を示すグラフである。 （Ａ）は紫外吸収端の屈折率について、（Ｂ）は消光係数について、それぞれデータ保持特性、とくに閾値電圧差との相関を示すグラフである。 第３の実施の形態に関するものであり、（Ａ）は、図１０と同様な吸収係数αの波長依存性を示すグラフの横軸をフォトンエネルギー単位に変換したグラフであり、（Ｂ）は、Ｔａｕｃのプロット法を適用するために（Ａ）の縦軸を(αＥ)・1/2に変換したグラフである。 光学的バンドギャップの流量比依存性を示すグラフである。 データ保持特性の光学的バンドギャップ依存性を示すグラフであり、（Ａ）は加速試験後の閾値電圧を縦軸とし、（Ｂ）は、加速試験の前後における閾値電圧差を縦軸としている。 第４の実施の形態に関するものであり、流量比が異なる４つのメモリトランジスタから発光スペクトルを測定し、その結果を重ねて示すグラフである。 発光スペクトルのピーク波長の流量比依存性を示すグラフである。 データ保持特性の、発光スペクトルのピーク波長依存性を示すグラフである。 図１９の横軸のピーク波長をフォトンエネルギー単位に変換したグラフである。 第５の実施の形態に係るＭＯＮＯＳ型メモリトランジスタの断面構造に関し、図２の破線部Ａの拡大図である。 積層絶縁膜の窒化膜より基板側の領域をＨＲＢＳ法より解析し、その解析による組成（濃度分布プロファイル）を示す図である。 構造遷移層の屈折率変化を示すグラフである。 ガスの導入タイミング例を示す図である。
符号の説明
１…メモリセルアレイ、１０…メモリトランジスタ、１１…半導体基板またはウェル、１１Ａ…活性領域、１２…積層絶縁膜、１２Ｂ…第１の酸化膜、１２Ｂ１…構造遷移層、１２Ｂ２…バルク層、１２Ｃ…第２の酸化膜、１３…ゲート電極、１７Ｓ…ソース領域、１７Ｄ…ドレイン領域、ＢＬ１等…ビット線、ＳＬ１等…ソース線、ＷＬ１等…ワード線

Claims (8)

  1. 半導体基板に形成されている２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域間でチャネルが形成される半導体領域とゲート電極との間に積層され内部に電荷を保持する窒化膜を含む複数の絶縁膜と、をメモリトランジスタごとに備える不揮発性メモリデバイスの製造に際し、前記窒化膜の消光係数、光学的バンドギャップ、または、発光スペクトルのピーク波長を測定するステップと、
    測定した前記消光係数の値、前記光学的バンドギャップの値、または、前記発光スペクトルのピーク波長から作製条件を特定するステップと、
    特定した作製条件を用いて前記窒化膜を成膜するステップと、
    を含む不揮発性メモリデバイスの製造方法。
  2. 前記消光係数の値から前記作製条件を求めるときの当該消光係数の値の規格が、波長２４０ｎｍの紫外領域での複素屈折率の虚数部である消光係数が０．００１以上で０．１０以下、または、波長２３０ｎｍの紫外領域での前記消光係数が０．００１以上で０．１４以下である
    請求項１に記載の不揮発性メモリデバイスの製造方法。
  3. 前記光学的バンドギャップから前記作製条件を決めるときの当該光学的バンドギャップの規格が５．１５ｅＶ以上である
    請求項１に記載の不揮発性メモリデバイスの製造方法。
  4. 前記発光スペクトルのピーク波長から前記作製条件を決めるときの当該スペクトルのピーク波長の規格が５００ｎｍ以下である
    請求項１に記載の不揮発性メモリデバイスの製造方法。
  5. 半導体基板に形成されている２つのソース・ドレイン領域と、当該２つのソース・ドレイン領域間でチャネルが形成される半導体領域とゲート電極との間に積層され内部に電荷を保持する窒化膜を含む複数の絶縁膜と、をメモリトランジスタごとに備え、一方または双方の前記ソース・ドレイン領域側で前記窒化膜の局部に高エネルギー電荷を注入することにより前記メモリトランジスタのデータ記憶状態を変化させる不揮発性メモリデバイスの製造方法であって、
    前記窒化膜の膜特性として、波長２４０ｎｍの紫外領域での複素屈折率の虚数部である消光係数が０．００１以上で０．１０以下、または、波長２３０ｎｍの紫外領域での前記消光係数が０．００１以上で０．１４以下となる、ジクロルシラン（ＤＣＳ）とアンモニアのガス混合比を用いた化学的気相堆積を行うことで、Ｓｉ−Ｈボンド密度が１×１０ ２１ ｃｍ −３ 以下の前記窒化膜を形成する、
    不揮発性メモリデバイスの製造方法。
  6. 前記窒化膜は、窒化膜のバルク層と、当該窒化膜のバルク層と前記チャネルが形成される半導体領域上のボトム絶縁膜との間の組成を有し、前記窒化膜のバルク層のＳｉ−Ｈボンド密度より低いＳｉ−Ｈボンド密度を有する構造遷移層と、を含み、
    前記構造遷移層を形成した後に、
    前記バルク層の膜特性として、波長２４０ｎｍの紫外領域での複素屈折率の虚数部である消光係数が０．００１以上で０．１０以下、または、波長２３０ｎｍの紫外領域での前記消光係数が０．００１以上で０．１４以下となる、ジクロルシラン（ＤＣＳ）とアンモニアのガス混合比を用いた化学的気相堆積を行うことで、Ｓｉ−Ｈボンド密度が１×１０ ２１ ｃｍ −３ 以下の前記窒化膜のバルク層を形成する
    請求項５に記載の不揮発性メモリデバイスの製造方法。
  7. 前記構造遷移層の組成を、前記ボトム絶縁膜に相対的に近い組成から前記窒化膜のバルク層に相対的に近い組成に次第に変化させる
    請求項６に記載の不揮発性メモリデバイスの製造方法。
  8. 前記構造遷移層は、酸化窒化珪素ＳｉＯｘＮｙ（ｘ，ｙ＞０）を主構成物質から作製する
    請求項６に記載の不揮発性メモリデバイスの製造方法。
JP2005028909A 2004-09-29 2005-02-04 不揮発性メモリデバイスおよびその製造方法 Expired - Fee Related JP4951861B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005028909A JP4951861B2 (ja) 2004-09-29 2005-02-04 不揮発性メモリデバイスおよびその製造方法
US11/229,409 US7521751B2 (en) 2004-09-29 2005-09-16 Nonvolatile memory device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004284037 2004-09-29
JP2004284037 2004-09-29
JP2005028909A JP4951861B2 (ja) 2004-09-29 2005-02-04 不揮発性メモリデバイスおよびその製造方法

Publications (2)

Publication Number Publication Date
JP2006128593A JP2006128593A (ja) 2006-05-18
JP4951861B2 true JP4951861B2 (ja) 2012-06-13

Family

ID=36098037

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005028909A Expired - Fee Related JP4951861B2 (ja) 2004-09-29 2005-02-04 不揮発性メモリデバイスおよびその製造方法

Country Status (2)

Country Link
US (1) US7521751B2 (ja)
JP (1) JP4951861B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718150B1 (ko) * 2006-02-11 2007-05-14 삼성전자주식회사 이중 트랩층을 구비한 비휘발성 메모리 소자
US7595204B2 (en) * 2006-03-07 2009-09-29 Sematech, Inc. Methods and systems for determining trapped charge density in films
US20080173985A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Dielectric cap having material with optical band gap to substantially block uv radiation during curing treatment, and related methods
KR101402103B1 (ko) * 2007-03-23 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP2008277530A (ja) 2007-04-27 2008-11-13 Renesas Technology Corp 不揮発性半導体記憶装置
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8063434B1 (en) 2007-05-25 2011-11-22 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US20100178758A1 (en) * 2009-01-15 2010-07-15 Macronix International Co., Ltd. Methods for fabricating dielectric layer and non-volatile memory
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
CN106449515B (zh) * 2016-11-30 2019-09-13 上海集成电路研发中心有限公司 一种消除有源区中自间隙硅原子的方法
CN111209949B (zh) * 2020-01-02 2023-08-01 长江存储科技有限责任公司 样本密度分布的相似判定方法、装置、电子设备及存储介质

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02186641A (ja) * 1989-01-12 1990-07-20 Nec Corp 薄膜電界効果型トランジスタ素子の製造方法
TW437099B (en) * 1997-09-26 2001-05-28 Matsushita Electronics Corp Non-volatile semiconductor memory device and the manufacturing method thereof
JP2001210729A (ja) * 2000-01-24 2001-08-03 Nec Corp 半導体記憶装置及びその製造方法
JP4617574B2 (ja) * 2001-01-16 2011-01-26 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
DE10228768A1 (de) * 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
JP4734799B2 (ja) * 2001-08-24 2011-07-27 ソニー株式会社 不揮発性半導体メモリ装置の製造方法
JP3637332B2 (ja) * 2002-05-29 2005-04-13 株式会社東芝 半導体装置及びその製造方法
US20060019502A1 (en) * 2004-07-23 2006-01-26 Park Beom S Method of controlling the film properties of a CVD-deposited silicon nitride film
JP2006060138A (ja) * 2004-08-23 2006-03-02 Toshiba Corp 半導体集積回路装置

Also Published As

Publication number Publication date
US7521751B2 (en) 2009-04-21
JP2006128593A (ja) 2006-05-18
US20060065919A1 (en) 2006-03-30

Similar Documents

Publication Publication Date Title
JP4951861B2 (ja) 不揮発性メモリデバイスおよびその製造方法
KR100697755B1 (ko) 불 휘발성 반도체 메모리 장치의 소거 방법 및 불 휘발성반도체 메모리 장치
KR100386611B1 (ko) 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
JP4834897B2 (ja) 不揮発性半導体記憶装置およびその動作方法
EP1677311B1 (en) Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
JP4997872B2 (ja) 不揮発性半導体メモリデバイスおよびその製造方法
US7642585B2 (en) Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7315474B2 (en) Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8264028B2 (en) Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
JP4810712B2 (ja) 不揮発性半導体記憶装置及びその読み出し方法
EP1677312B1 (en) Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8125012B2 (en) Non-volatile memory device with a silicon nitride charge holding film having an excess of silicon
US20100176438A1 (en) Depletion-mode charge-trapping flash device
US20060198189A1 (en) Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7719047B2 (en) Non-volatile memory device and fabrication method thereof and memory apparatus including thereof
JP2008277530A (ja) 不揮発性半導体記憶装置
JP4572500B2 (ja) 不揮発性半導体メモリ装置およびその動作方法
KR100706071B1 (ko) 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법
JP5406479B2 (ja) 半導体装置の製造方法
JP4770061B2 (ja) 不揮発性半導体記憶装置、および、その製造方法
JP2002289708A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2003078048A (ja) 不揮発性半導体メモリ装置およびその動作方法
JP2010016067A (ja) 不揮発性半導体メモリデバイス、その製造方法および動作方法
US7550823B2 (en) Nonvolatile memory cell, array thereof, fabrication methods thereof and device comprising the same
JP2006236424A (ja) 不揮発性メモリデバイス、および、その電荷注入方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120214

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150323

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees