JP2008124056A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】分離用トレンチ形成に必要な積層膜の膜厚を薄くして、トレンチ形成を容易にできるとともに、トレンチ形成に際してウエットエッチングを使用せずに済む半導体装置の製造方法を提供する。
【解決手段】レジストマスクＲＭ１をエッチングマスクとして、ポリシリコン層１２、シリコン窒化膜５、ポリシリコン層１０およびシリコン酸化膜４をドライエッチングにより選択的に除去し、さらにＳＯＩ層３の上層部を所定厚さ除去して、開口部ＯＰ１に対応する部分に分離用トレンチ２１を形成する。この一連のドライエッチングに際しては、各層のエッチングにおいてレジストマスクＲＭ１を共通のエッチングマスクとして使用し、共通のエッチング装置を用いて実行する。
【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特に、ＳＯＩ構造の半導体装置の製造方法および半導体装置に関する。

ＳＯＩ(Silicon-On-Insulator)デバイスと呼ばれる半導体装置は、高速・低消費デバイスとして最近注目されている。

このＳＯＩデバイスは、ＳＯＩ層とシリコン基板との間に埋め込み酸化膜をはさんだＳＯＩ構造のＳＯＩ基板に作られる。従来、ＳＯＩ素子（ＳＯＩ構造のＳＯＩ層に形成されるトランジスタ等の半導体素子）は、ＳＯＩ層のＳｉ（シリコン）を貫通し、埋め込み酸化膜にかけて形成される素子分離酸化膜（完全分離絶縁膜）によって分離されていた。

この完全分離(ＦＴＩ：Full Trench Isolation)技術は、素子が他の素子から電気的に完全に分離されているため、ラッチアップフリー（ラッチアップが生じない）、ノイズに強い等の特長がある。しかし、トランジスタが電気的にフローティングな状態で動作するため、遅延時間に周波数依存性が生じたり、ドレイン電流−ドレイン電圧特性でハンプが生じるキンク効果等といった基板フローティング効果が生じてしまう問題があった。

この基板フローティング効果を抑制するため、素子分離酸化膜（部分分離絶縁膜）を埋め込み酸化膜に接しないようＳＯＩ層の上層部に形成し、下層部のＳＯＩ層を介して基板電位（ボディ電位）を固定できる部分分離(ＰＴＩ：Partial Trench Isolation)技術が実用化されている。この部分分離技術を開示した文献として例えば非特許文献１がある。

ところが部分分離技術では、完全分離技術のメリットであったラッチアップフリーというメリットをこの部分分離技術では失ってしまうという問題点があった。そこで、部分分離技術および完全分離技術双方のメリットを合わせもつ部分分離・完全分離併用(ＨＴＩ：Hybrid Trench Isolation)技術が開発され、当該技術によって形成された、部分分離絶縁膜および完全分離絶縁膜の構造を併用した併用分離絶縁膜が実用化されている。この部分・完全分離併用技術を開示した文献として例えば非特許文献２が挙げられる。

Y.Hirano et.al,"Bulk-Layout-Compatible 0.18um SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI),1999 IEEE International SOI Confernce",Oct.1999,p.131-132 S.Maeda et.al,"Impact of 0.18um SOI CMOS Technology using Hybrid Trench Isolation with High Resistivity Substrate on Embedded RF/Anarog Applicaion" 2000 Symposium on VLSI Technology Digest of Technical Papers,p.154-155

しかしながら、部分・完全分離併用技術を用いてＳＯＩ構造の半導体装置を製造すると、分離酸化膜の膜厚に生じるバラツキや、絶縁分離されたＳＯＩ層のエッジ部に急峻度合等の影響により、ＳＯＩ層に形成されるトランジスタ等の半導体素子の特性が低下してしまうという問題点があった。

この発明は上記問題点を解決するためになされたもので、部分・完全分離併用技術を用いて素子分離する絶縁分離構造を製造しても、絶縁分離されたＳＯＩ層に形成される半導体素子として良好な特性が得られる半導体装置を得るとができる半導体装置の製造方法を提供する。また、分離用トレンチ形成に必要な積層膜の膜厚を薄くして、トレンチ形成を容易にできるとともに、トレンチ形成に際してウエットエッチングを使用せずに済む半導体装置の製造方法を提供することを目的とする。

本発明に係る１の実施の形態においては、以下の製造方法が提示されている。すなわち、第１のレジストマスクをエッチングマスクとして、第２のポリシリコン層、シリコン窒化膜、第１のポリシリコン層およびシリコン酸化膜をドライエッチングにより選択的に除去し、さらにＳＯＩ層の上層部を所定厚さ除去して、開口部に対応する部分に分離用トレンチを形成する。次に、第１のレジストマスクを除去した後、熱酸化処理により、ＳＯＩ層の露出面および第１のポリシリコン層の露出側面に内壁酸化膜をそれぞれ形成するとともに、第２のポリシリコン層の上面および側面にも内壁酸化膜を形成する。次に、ＳＯＩ基板上を有機膜であるＢＡＲＣ膜で覆った後、写真製版により第２のレジストマスクをパターニングする。その後、第２のレジストマスクをエッチングマスクとして、ＢＡＲＣ膜、内壁酸化膜およびＳＯＩ層に対するエッチングを行い、埋め込み絶縁膜の表面を露出させた完全分離用トレンチを形成する。

上記実施の形態によれば、一括エッチングにより分離用トレンチを形成するので、ポリシリコン層あるいは窒化膜等のハードマスクをエッチングマスクとして使用する場合に比べて、全体の膜厚を低減することができる。また、完全分離用トレンチの形成に際して、第２のポリシリコン層を覆う内壁酸化膜の一部がエッチングされるが、第２のポリシリコン層の側面には内壁酸化膜の一部が残渣として残る場合がある。この場合、第２のポリシリコン層の厚さを薄くすることで、内壁酸化膜の残渣を小さくすることができる。また、一括エッチングを行うことで、下敷き絶縁膜となるシリコン酸化膜の除去にウエットエッチングを使用しないので、残存するシリコン酸化膜の端縁部が、ウエットエッチングにより削られて隙間が生じることを防止でき、分離酸化膜の堆積に際して当該隙間がボイドとして残ることが防止できるので、当該ボイドに起因した不良の発生を防止できる。また、シリコン酸化膜のエッチングにウエットエッチングを用いないので、ハードマスクとしての第２のポリシリコン層の代わりに、シリコン酸化膜を使用することも可能となる。

＜Ａ．実施の形態１＞
＜Ａ−１．製造方法＞
本発明に係る実施の形態１の半導体装置の製造方法について、製造工程を順に示す断面図である図１〜図７を用いて説明する。

まず、図１に示すように、半導体基板１、埋め込み絶縁膜２およびＳＯＩ層３で構成されるＳＯＩ基板のＳＯＩ層３上全面に下敷き絶縁膜となるシリコン酸化膜４を形成し、さらに、ポリシリコン層１０（第１のマスク層）、シリコン窒化膜５（研磨ストッパ膜）およびポリシリコン層１２（第２のマスク層）を順次堆積して積層マスクを形成する。

ここで、一例として、ＳＯＩ層３、シリコン酸化膜４、ポリシリコン層１０、シリコン窒化膜５およびポリシリコン層１２の厚さは、それぞれ例えば、８０ｎｍ、１０ｎｍ、３０ｎｍ、５０ｎｍおよび４０ｎｍである。

次に、ポリシリコン膜１２上に写真製版によりレジストマスクＲＭ１（第１のレジストマスク）をパターニングする。なお、レジストマスクＲＭ１は、部分分離絶縁膜および併用分離絶縁膜を形成する部分に開口部ＯＰ１が設けられるようにパターニングされている。

次に、図２に示す工程において、レジストマスクＲＭ１をエッチングマスクとして、ポリシリコン層１２、シリコン窒化膜５、ポリシリコン層１０およびシリコン酸化膜４をドライエッチングにより選択的に除去し、さらにＳＯＩ層３の上層部を所定厚さ（４５ｎｍ程度）除去して、開口部ＯＰ１に対応する部分に分離用トレンチ２１を形成する。

この一連のドライエッチングに際しては、各層のエッチングにおいてレジストマスクＲＭ１を共通のエッチングマスクとして使用し、共通のエッチング装置（エッチャ）を用いて実行するので、一括エッチングと呼称する。

なお、従来は、ポリシリコンのエッチング装置では、低密度プラズマの形成が困難で、シリコン酸化膜のエッチングが難しいとされていたが、最近のポリシリコンのエッチング装置ではシリコン酸化膜のエッチングも可能となっており、上述した一括エッチングが可能となっている。

次に、レジストマスクＲＭ１を除去した後、図３に示す工程において、熱酸化処理により、ＳＯＩ層３の露出面およびポリシリコン層１０の露出側面に内壁酸化膜１１をそれぞれ形成する。この際、ポリシリコン層１２の上面および側面にも内壁酸化膜１３が形成される。内壁酸化膜１１および１３の膜厚は１０ｎｍ程度であり、この結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。

次に、図４に示す工程において、ＳＯＩ基板上を有機膜であるＢＡＲＣ（Bottom Anti Reflection Coating）膜ＢＡで覆った後、写真製版によりレジストマスクＲＭ２（第２のレジストマスク）をパターニングする。なお、レジストマスクＲＭ２は、完全分離絶縁膜を形成する部分に開口部ＯＰ２が設けられるようにパターニングされている。

ＢＡＲＣ膜ＢＡは、少なくとも分離用トレンチ２１を完全に埋め込み、望ましくはポリシリコン層１２上の内壁酸化膜１３を越える高さを有するように形成される。

ＢＡＲＣ膜ＢＡを形成することで段差が軽減されるので、レジストマスクＲＭ２の形成を容易に行うことができる。

その後、図５に示すように、レジストマスクＲＭ２をエッチングマスクとして、ＢＡＲＣ膜ＢＡ、内壁酸化膜１１およびＳＯＩ層３に対するエッチングを行い、埋め込み絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジストマスクＲＭ２が形成されていない内壁酸化膜１３およびポリシリコン層１２の一部が除去されるが、ポリシリコン層１２下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。

このとき、積層マスクの一部上方にも開口部ＯＰ１が位置するようにレジストマスクＲＭ２をパターニングすることで、完全分離用トレンチ２２と分離用トレンチ２１とがずれて、併用分離絶縁膜に適したトレンチを形成することができる。

ここで、ＢＡＲＣ膜ＢＡのエッチングに際しては、シリコン酸化膜とのエッチング選択比を確保するため、例えば、シリコン酸化膜をエッチングしにくい塩素（Ｃｌ₂）と酸素（Ｏ₂）との混合ガスをエッチングガスとして用いる。また、他のエッチングガスとしては、ＣＯ、Ｈ₂およびＣＯ₂の使用も可能である。また、寸法トリミングのためにフッ素（Ｆ）を混入する場合は、Ｏ₂の比率を多くしてと混合したガスを用いることで、エッチング選択比を高めることができる。また、エッチング時に基板に与える高周波（ＲＦ）バイアスを低下させてスパッタリング効果を低減することでシリコン酸化膜のエッチングを抑制することもできる。

ＳＯＩ層３のエッチングに際しては、シリコン窒化膜５とのエッチング選択比を確保するため、例えば、シリコン窒化膜をエッチングしにくいＣｌ₂やＨＢｒとＯ₂との混合ガスををエッチングガスとして用いる。なお、Ｏ₂の比率を多くすれば、シリコンとの選択比を大きくできる。また、エッチング時に基板に与えるＲＦバイアスを低下させてスパッタリング効果を低減することでシリコン窒化膜のエッチングを抑制することもできる。

次に、レジストマスクＲＭ２を除去する工程で、ＢＡＲＣ膜ＢＡも併せて除去した後、図６に示す工程において、例えばＨＤＰ（High Density Plasma）−ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積する。その後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ（Cemical Mechanical Polishing）処理を施すことにより、シリコン窒化膜５の膜厚で規定される厚さの範囲でシリコン酸化膜を平坦化して、分離酸化膜９を形成する。このとき、シリコン窒化膜５の膜厚は均一に保たれているため、研磨ストッパとして有効に働き、分離酸化膜９は膜厚が均一に保たれる。

その後、シリコン窒化膜５およびポリシリコン層１０を除去した後、分離酸化膜９とＳＯＩ層３の表面との段差を調整するためのフッ酸による酸化膜エッチングを行うことで、図７に示すように、併用分離絶縁膜によって素子分離する絶縁分離構造が完成する。

上記絶縁分離構造において、部分分離領域４１における分離酸化膜９の膜厚は分離酸化膜厚ｄ１で均一に保たれ、完全分離領域４２における分離酸化膜９の膜厚は分離酸化膜厚ｄ２で均一に保たれるとともに、部分分離領域４１における分離酸化膜９の底面下並びに部分分離領域４１および完全分離領域４２における分離酸化膜９とＳＯＩ層３との間には、内壁酸化膜１１の残存酸化膜１１ａが残存する。

図７に示す絶縁分離構造は、図８に示されるように、例えばＳＲＡＭ（Static Random Acces Memory）におけるメモリセルのＰチャネルＭＯＳトランジスタの配設領域ＰＲとＮチャネルＭＯＳトランジスタの配設領域ＮＲとの間に設けられる。

図８においては、ストライプ状の複数の活性領域ＡＲとゲート電極ＧＴとが平面視的に直交するように配設されている。活性領域ＡＲには、Ｎチャネル型のソース・ドレイン領域ＳＤＮおよびＰチャネル型のソース・ドレイン領域ＳＤＰが形成され、ゲート電極ＧＴには、ソース・ドレイン領域ＳＤＮとＰチャネル型のソース・ドレイン領域ＳＤＰの両方に共通して設けられるものと、複数のソース・ドレイン領域ＳＤＮのみ、あるいは複数のソース・ドレイン領域ＳＤＰのみに共通して設けられるものとが存在する。

図８におけるＡ−Ａ線での断面に相当する構成が図７に示す構成（ソース・ドレイン構造は省略）であり、ソース・ドレイン領域ＳＤＮとＳＤＰとの間に併用分離絶縁膜が配設され、同じ導電型のソース・ドレイン領域間には部分分離絶縁膜が配設される。

＜Ａ−２．効果＞
図３７〜図３９は実施の形態１の効果を比較説明するための、従来的な製造方法を説明する図であり、図３７〜図３９は実施の形態１の図５〜図７で示す工程に対応する。なお、図１〜図７に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。

従来は、トレンチマスクとしてシリコン窒化膜５のみを用いることが一般的であり、図３７に示すように、シリコン窒化膜５をトレンチマスクとして分離用トレンチを形成した後、熱酸化処理により、ＳＯＩ層３の露出面に内壁酸化膜７を形成する。

その後、パターニングしたレジストマスク８およびシリコン窒化膜５をマスクとして、内壁酸化膜７およびＳＯＩ層３に対するエッチングを行い、埋込絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジストマスク８が形成されていないシリコン窒化膜５の一部が除去され、膜厚の均一性が失われる。

その後、図３８に示すように、レジストマスク８を除去し、全面にシリコン酸化膜を堆積した後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理を施すことにより、シリコン窒化膜５の膜厚で規定される高さでシリコン酸化膜を平坦化して、分離酸化膜９を形成する。このとき、シリコン窒化膜５の一部が除去された断面形状を呈しているため、オーバー研磨量ｐ１を最大値としたオーバー研磨領域４４が形成されてしまい、分離酸化膜９の膜厚の均一性が阻害される。

その後、図３９に示すように、分離酸化膜９とＳＯＩ層３の表面との段差を調整する酸化膜エッチングを行った後、シリコン窒化膜５を除去する。その結果、オーバー研磨領域４４における部分分離領域４１の分離酸化膜９の膜厚は分離酸化膜厚ｄ５１であるのに対し、オーバー研磨領域４４外の部分分離領域４１における分離酸化膜９の膜厚は分離酸化膜厚ｄ５２（＞ｄ５１）となり、均一性が阻害される。さらに、オーバー研磨領域４４内のＳＯＩ層端部近傍領域２７と、オーバー研磨領域４４外のＳＯＩ層端部近傍領域２８とでは、ＳＯＩ層３のエッジ部の分離酸化膜９の形状が異なってしまう。このように、分離酸化膜９の膜厚，形状に不均一性が生じると、ＳＯＩ層３に例えばトランジスタを形成した場合、トランジスタ特性にバラツキが生じる結果となる。

さらに、オーバー研磨領域４４において、分離酸化膜９間のＳＯＩ層３のエッジ部が完全に露出してしまうため、図３９で示すＳＯＩ層３の横方向の幅をチャネル幅とするＭＯＳＦＥＴを形成した場合、ＳＯＩ層３のエッジ部はゲート電界集中により局所的にトランジスタの閾値電圧の低下をもたらすという、寄生ＭＯＳＦＥＴ現象が生じる。このような寄生ＭＯＳＦＥＴ現象が生じると、ＭＯＳトランジスタ特性のバラツキとともに、狭チャネル効果によってトランジスタの閾値電圧の制御性を劣化させてしまう。

一方、実施の形態１の半導体装置の製造方法によれば、図７に示すように、部分分離領域４１における分離酸化膜９の膜厚は分離酸化膜厚ｄ１で均一に保たれ、完全分離領域４２における分離酸化膜９の膜厚は分離酸化膜厚ｄ２で均一に保たれる。従って、図７で示すＳＯＩ層３の横方向の幅をチャネル幅とするＭＯＳＦＥＴを形成しても、上記した寄生ＭＯＳＦＥＴ現象や狭チャネル効果は生じないため、トランジスタ特性のバラツキを大幅に減少させることができる。

さらに、図７に示すように、ＳＯＩ層３，分離酸化膜９間のＳＯＩ層端部近傍領域３３において、残存酸化膜１１ａがＳＯＩ層３の形成高さと同程度にまで形成されるため、ＳＯＩ層３のエッジ部での露出状態が改善され、ＳＯＩ層３内にトランジスタを形成した場合において良好なトランジスタ特性のトランジスタを得ることができるという効果も奏する。

また、実施の形態１の製造方法では、レジストマスクＲＭ１をエッチングマスクとして、ポリシリコン層１２、窒化膜５、ポリシリコン層１０、シリコン酸化膜４およびＳＯＩ層３を一括エッチングにより除去して分離用トレンチ２１を形成するので、ポリシリコン層１２あるいは窒化膜５等のハードマスクをエッチングマスクとして使用する場合に比べて、全体の膜厚を低減することができる。すなわち、ハードマスクを用いたエッチングでは、エッチング時にハードマスクの膜減りが起きるので、初期の膜厚を厚くしておく必要があるため、分離用トレンチ形成に必要な積層膜の膜厚が厚くなり、エッチングに要する時間が長くなるが、実施の形態１の製造方法ではそれを防止することができる。

また、完全分離用トレンチ２２の形成に際して、ポリシリコン層１２を覆う内壁酸化膜１３の一部がエッチングされるが、ポリシリコン層１２の側面には内壁酸化膜１３の一部が残渣として残る場合がある。この場合、ポリシリコン層１２の厚さを薄くすることで、内壁酸化膜１３の残渣を小さくすることができる。

また、一括エッチングを行うことで、下敷き絶縁膜となるシリコン酸化膜４の除去にウエットエッチングを使用しないので、残存するシリコン酸化膜４の端縁部が、ウエットエッチングにより削られて隙間が生じることを防止でき、分離酸化膜９の堆積に際して当該隙間がボイドとして残ることが防止できるので、当該ボイドに起因した不良の発生を防止できる。

また、シリコン酸化膜４のエッチングにウエットエッチングを用いないので、ハードマスクとしてのポリシリコン層１２の代わりに、ＴＥＯＳ(tetraethyl orthosilicate)酸化膜を使用することも可能となる。すなわち、ウエットエッチングではＴＥＯＳ酸化膜もエッチングされてしまうが、ウエットエッチングを用いないのでそれが防止され、ＣＭＰ処理の際の研磨ストッパとなるシリコン窒化膜５の膜減りを防止できる。

また、ハードマスクとしてのポリシリコン層１２を内壁酸化膜１３が覆うので、完全分離用トレンチ２２の形成に際してＢＡＲＣプロセスを適用することができ、レジストマスクのパターニングを容易にできる。

すなわち、完全分離用トレンチ２２の形成に際しては、ＢＡＲＣ膜ＢＡもエッチングにより除去するが、ＢＡＲＣ膜ＢＡのエッチングステップでは、シリコン酸化膜とのエッチング選択比を大きく設定できるので、ポリシリコン層１２を覆う内壁酸化膜１３が削れにくく、その結果、ポリシリコン層１２を保護することができる。

また、ハードマスクとしてのポリシリコン層１２は、ＣＭＰ処理の際に、シリコン酸化膜やシリコン窒化膜に比べて研磨レートを大きくすることができるので、シリコン窒化膜をストッパとしてオーバー研磨することで完全に除去することができ、分離酸化膜の厚さに与える影響は小さい。

＜Ｂ．実施の形態２＞
＜Ｂ−１．製造方法＞
本発明に係る実施の形態２の半導体装置の製造方法について、製造工程を順に示す断面図である図９〜図１３を用いて説明する。なお、図１〜図７に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。

まず、図９に示すように、半導体基板１、埋め込み絶縁膜２およびＳＯＩ層３で構成されるＳＯＩ基板のＳＯＩ層３上全面に下敷き絶縁膜となるシリコン酸化膜４を形成し、さらに、ポリシリコン層１０、シリコン窒化膜５およびポリシリコン層１２Ａを順次堆積する。

ここで、ポリシリコン層１２Ａ以外の他の層の厚さは実施の形態１と同じであるが、ポリシリコン層１２Ａの厚さは３５ｎｍ程度とする。

次に、ポリシリコン膜１２Ａ上に写真製版によりレジストマスクＲＭ１をパターニングする。

次に、図１０に示す工程において、レジストマスクＲＭ１をエッチングマスクとして、一括エッチングによりポリシリコン層１２Ａ、シリコン窒化膜５、ポリシリコン層１０およびシリコン酸化膜４を選択的に除去し、さらにＳＯＩ層３を所定厚さ（４５ｎｍ程度）除去して、開口部ＯＰ１に対応する部分に分離用トレンチ２１を形成する。

次に、レジストマスクＲＭ１を除去した後、図１１に示す工程において、熱酸化処理により、ＳＯＩ層３の露出面およびポリシリコン層１０の露出側面に内壁酸化膜１１をそれぞれ形成する。この際、ポリシリコン層１２Ａの上面および側面にも内壁酸化膜１３が形成される。内壁酸化膜１１および１３の膜厚は１０ｎｍ程度であり、この結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。

次に、図１２に示す工程において、ＳＯＩ基板上をＢＡＲＣ膜ＢＡで覆った後、写真製版によりレジストマスクＲＭ２をパターニングする。

その後、図１３に示すように、レジストマスクＲＭ２をエッチングマスクとして、ＢＡＲＣ膜ＢＡ、内壁酸化膜１１およびＳＯＩ層３に対するエッチングを行い、埋め込み絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジストマスクＲＭ２が形成されていない内壁酸化膜１３およびポリシリコン層１２Ａの一部が除去されるが、ポリシリコン層１２Ａ下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。

また、ポリシリコン層１２Ａの厚さが３５ｎｍ程度に設定されているが、内壁酸化膜１３形成後は３０ｎｍ程度となり、分離用トレンチ２１下の膜厚３０ｎｍのＳＯＩ層３を除去する際に、レジストマスクＲＭ２で覆われない部分のポリシリコン層１２Ａが殆ど除去されてしまう。

以後の工程は、図６および図７を用いて説明した工程と同じであるので、図示および説明は省略する。

＜Ｂ−２．効果＞
以上説明したように、実施の形態２の半導体装置の製造方法においては、シリコン窒化膜５上のポリシリコン層１２Ａの厚さを、分離用トレンチ２１下のＳＯＩ層３の厚さと同程度に設定しておくことで、完全分離用トレンチ２２の形成時に、レジストマスクＲＭ２で覆われない部分のポリシリコン層１２Ａが殆ど除去され、当該部分には内壁酸化膜１３の残渣が生じることが防止される。従って、内壁酸化膜１３の残渣が剥離して異物となって、不具合の原因となることを防止できる。

また、レジストマスクＲＭ２で覆われない部分のポリシリコン層１２Ａが除去されてしまうので、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理に際してのポリシリコン層のエッチング量が低減し、分離絶縁膜のばらつきが低減するという効果も奏する。

なお、その他、実施の形態１の半導体装置の製造方法によって得られる効果と同じ効果も奏することは言うまでもない。

＜Ｃ．実施の形態３＞
＜Ｃ−１．製造方法＞
本発明に係る実施の形態３の半導体装置の製造方法について、製造工程を順に示す断面図である図１４〜図１８を用いて説明する。なお、図１〜図７に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。

まず、図１４に示すように、半導体基板１、埋め込み絶縁膜２およびＳＯＩ層３で構成されるＳＯＩ基板のＳＯＩ層３上全面に下敷き絶縁膜となるシリコン酸化膜４を形成し、さらに、ポリシリコン層１０、シリコン窒化膜５およびポリシリコン層１２Ｂを順次堆積する。

ここで、ポリシリコン層１２Ｂ以外の他の層の厚さは実施の形態１と同じであるが、ポリシリコン層１２Ｂの厚さは６ｎｍ以下（０は含まず）とする。

次に、ポリシリコン膜１２Ｂ上に写真製版によりレジストマスクＲＭ１をパターニングする。

次に、図１５に示す工程において、レジストマスクＲＭ１をエッチングマスクとして、一括エッチングによりポリシリコン層１２Ｂ、シリコン窒化膜５、ポリシリコン層１０およびシリコン酸化膜４を選択的に除去し、さらにＳＯＩ層３を所定厚さ（４５ｎｍ程度）除去して、開口部ＯＰ１に対応する部分に分離用トレンチ２１を形成する。

次に、レジストマスクＲＭ１を除去した後、図１６に示す工程において、熱酸化処理により、ＳＯＩ層３の露出面およびポリシリコン層１０の露出側面に内壁酸化膜１１をそれぞれ形成する。この際、ポリシリコン層１２Ｂ全体が酸化されて内壁酸化膜１３１が形成される。ここで、酸化においては、シリコンよりポリシリコンの方が反応が早いので、ＳＯＩ層２上に形成される内壁酸化膜１１より内壁酸化膜１３１の方が厚く形成され、内壁酸化膜１３１の膜厚は１２ｎｍ程度、内壁酸化膜１１の膜厚は１０ｎｍ程度となり、この結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。

次に、図１７に示す工程において、ＳＯＩ基板上をＢＡＲＣ膜ＢＡで覆った後、写真製版によりレジストマスクＲＭ２をパターニングする。

その後、図１８に示すように、レジストマスクＲＭ２をエッチングマスクとして、ＢＡＲＣ膜ＢＡ、内壁酸化膜１１およびＳＯＩ層３に対するエッチングを行い、埋め込み絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジストマスクＲＭ２が形成されていない内壁酸化膜１３１の一部が除去されるが、内壁酸化膜１３１下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。

以後の工程は、図６および図７を用いて説明した工程と同じであるので、図示および説明は省略する。

＜Ｃ−２．効果＞
以上説明したように、実施の形態３の半導体装置の製造方法においては、シリコン窒化膜５上のポリシリコン層１２Ｂの厚さが、熱酸化処理によって全て酸化される膜厚に設定されているので、完全分離用トレンチ２２の形成時に内壁酸化膜１１を除去する際に、レジストマスクＲＭ２で覆われない部分の内壁酸化膜１３１が殆ど除去されてしまう。

また、シリコン窒化膜５のエッチングは、主に内壁酸化膜１１のエッチング時に発生するが、内壁酸化膜１３１の膜厚が内壁酸化膜１１より厚いため、完全分離用トレンチ２２の形成時にシリコン窒化膜５がエッチングされることが防止される。

また、シリコン窒化膜５上には比較的薄い内壁酸化膜１３１しか存在しないので、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理に際して内壁酸化膜１３１が障害となることがなく、分離絶縁膜のばらつきが低減するという効果も奏する。

なお、その他、実施の形態１の半導体装置の製造方法によって得られる効果と同じ効果も奏することは言うまでもない。

＜Ｄ．実施の形態４＞
＜Ｄ−１．製造方法＞
本発明に係る実施の形態４の半導体装置の製造方法について、平面レイアウトを示す図１９および製造工程を順に示す断面図である図２０〜図２７を用いて説明する。

図１９は、例えばＳＲＡＭにおけるメモリセルの周辺回路におけるＮチャネルＭＯＳトランジスタの配設領域（ＮＭＯＳ領域）ＮＲおよびウエルコンタクト領域ＷＣを示す図である。なお、ウエルコンタクト領域ＷＣは、後に隣接して設けられるＮチャネルＭＯＳトランジスタのウエル電位を固定するための領域である。

図１９に示すように活性領域で構成されるＮＭＯＳ領域ＮＲとウエルコンタクト領域ＷＣとが間隔を開けて平行して配設され、ＮＭＯＳ領域ＮＲ上に跨るように、複数のゲート電極ＧＴが間隔を開けて平行して配設される構成となっている。なお、ゲート電極ＧＴは分離絶縁膜を形成して活性領域を画定した後に形成されるので、破線で示している。

また、ＮＭＯＳ領域ＮＲにおいては、ゲート電極ＧＴの両側面外方がＮチャネル型のソース・ドレイン領域ＳＤＮとなり、ウエルコンタクト領域ＷＣにおいてはＮチャネルＭＯＳトランジスタのウエル領域と同じＰ型の不純物領域となるが、これらもゲート電極ＧＴの形成後に形成されることは言うまでもない。

ＮＭＯＳ領域ＮＲおよびウエルコンタクト領域ＷＣには完全分離絶縁膜で囲まれているが、両領域間のゲート電極ＧＴの下方だけは部分分絶縁膜が配設されている。

このような構成を得るためには、従来はＮＭＯＳ領域ＮＲ上全面およびウエルコンタクト領域ＷＣ上全面と、両領域間のゲート電極ＧＴの下方となる部分をレジストマスクで覆う必要があった。すなわち、図３７〜図３９を用いて説明したように、従来は、完全分離用トレンチ２２の形成に際しては、シリコン窒化膜５上をレジストマスク８で覆わないとシリコン窒化膜５が除去されてしまい、膜厚の均一性が失われてしまう。この結果、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理において研磨状態が不均一になって、最終的に得られる分離酸化膜の厚さが不均一になってしまうからである。

しかし、このように活性領域領域上もレジストマスクで覆うと、ＮＭＯＳ領域ＮＲとウエルコンタクト領域ＷＣとの間のゲート電極ＧＴに挟まれた狭小部分だけがレジストマスクで覆われないこととなり、ゲート電極ＧＴの配設間隔が狭い場合には、当該狭小部分にレジストマスクを形成しないようにすることが困難という問題があった。

しかし、本発明に係る実施の形態１〜３においては、ＣＭＰ処理における研磨ストッパとなるシリコン窒化膜５の上に、ポリシリコン層１２および内壁酸化膜１３が積層されている構造や、シリコン窒化膜５上に内壁酸化膜１３１が積層されている構造を採るので、完全分離用トレンチ２２の形成に際して活性領域上であってもレジストマスクを形成せずとも済む。逆に、活性領域上にはレジストマスクを形成しないことで、活性領域となる部分の上方のポリシリコン層１２や内壁酸化膜１３、あるいは内壁酸化膜１３１を除去することができ、後のＣＭＰ処理において有利となる。

そこで、図１９に示すように、ＮＭＯＳ領域ＮＲとウエルコンタクト領域ＷＣとの間のゲート電極ＧＴの下方部分となる領域だけにレジストマスクＲＭ２を形成する。

以下、図１９におけるＢ−Ｂ線での断面部分の製造工程を示す図２０〜図２５を用いて、メモリセルの周辺回路における本発明の適用例を説明する。なお、図１〜図７に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。

まず、図２０に示すように、半導体基板１、埋め込み絶縁膜２およびＳＯＩ層３で構成されるＳＯＩ基板のＳＯＩ層３上全面に下敷き絶縁膜となるシリコン酸化膜４を形成し、さらに、ポリシリコン層１０、シリコン窒化膜５およびポリシリコン層１２を順次堆積する。

次に、ポリシリコン膜１２上に写真製版によりレジストマスクＲＭ１をパターニングする。この工程は、図１を用いて説明した工程に対応する。

次に、図２１に示す工程において、レジストマスクＲＭ１をエッチングマスクとして、一括エッチングによりポリシリコン層１２、シリコン窒化膜５、ポリシリコン層１０およびシリコン酸化膜４を選択的に除去し、さらにＳＯＩ層３を所定厚さ（４５ｎｍ程度）除去して、開口部ＯＰ１に対応する部分に分離用トレンチ２１を形成する。この工程は、図２を用いて説明した工程に対応する。

次に、レジストマスクＲＭ１を除去した後、図２２に示す工程において、熱酸化処理により、ＳＯＩ層３の露出面およびポリシリコン層１０の露出側面に内壁酸化膜１１をそれぞれ形成する。この際、ポリシリコン層１２の上面および側面にも内壁酸化膜１３が形成される。内壁酸化膜１１および１３の膜厚は１０ｎｍ程度であり、この結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。この工程は、図３を用いて説明した工程に対応する。

次に、図２３に示す工程において、ＳＯＩ基板上をＢＡＲＣ膜ＢＡで覆った後、写真製版によりレジストマスクＲＭ２をパターニングする。このとき、レジストマスクＲＭ２で覆われる領域は、図１９に示したＮＭＯＳ領域ＮＲとウエルコンタクト領域ＷＣとの間のゲート電極ＧＴの下方部分となる領域である。この工程は、図４を用いて説明した工程に対応する。

その後、図２４に示すように、レジストマスクＲＭ２をエッチングマスクとして、ＢＡＲＣ膜ＢＡ、内壁酸化膜１１およびＳＯＩ層３に対するエッチングを行い、埋め込み絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、上部にレジストマスクＲＭ２が形成されていない内壁酸化膜１３およびポリシリコン層１２の一部が除去されるが、ポリシリコン層１２下のシリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。この工程は、図５を用いて説明した工程に対応する。

次に、レジストマスクＲＭ２を除去する工程で、ＢＡＲＣ膜ＢＡも併せて除去した後、図２５に示す工程において、例えばＨＤＰ−ＣＶＤ法によりシリコン酸化膜を堆積した後、シリコン窒化膜５を研磨ストッパとしたＣＭＰ処理を施すことにより、シリコン窒化膜５の膜厚で規定される高さでシリコン酸化膜を平坦化して、分離酸化膜９を形成する。この工程は、図６を用いて説明した工程に対応する。

図２５において、２つのシリコン窒化膜５の下方のＳＯＩ層３が活性領域となり、右側の活性領域をＮＭＯＳ領域ＮＲとして示し、左側の活性領域をウエルコンタクト領域ＷＣとして示し、両領域の間に部分分離絶縁膜が配設されている。

また、図２６および図２７には、図１９におけるＣ−Ｃ線での断面部分の製造工程を示す。図２６は、図２３を用いて説明した工程に対応する図であり、図２７は、図２４を用いて説明した工程に対応する図である。

なお、以上の説明においては、実施の形態１で説明したシリコン窒化膜５の上にポリシリコン層１２および内壁酸化膜１３が積層された構成を前提としたが、これに限定されるものではなく、実施の形態２で説明したシリコン窒化膜５の上にポリシリコン層１２Ａおよび内壁酸化膜１３が積層された構成、あるいは実施の形態３で説明したシリコン窒化膜５の上に内壁酸化膜１３１が積層された構成を前提としても良い。

＜Ｄ−２．効果＞
以上説明したように、実施の形態４の半導体装置の製造方法では、周辺回路等のメモリセル以外の部分では、完全分離用トレンチの形成に際して、活性領域となる部分の上方はレジストマスクで覆わず、部分分離絶縁膜を形成する部分のみをレジストマスクで覆うようにすることで、活性領域となる部分の上方の内壁酸化膜１３を完全に除去するとともに、ポリシリコン層１２については厚さを低減することができる。従って、後に、ＣＭＰ処理を施す際に、これらが存在することにより、ＣＭＰ処理を均一に施すことができないという問題を防止できる。

また、活性領域領域上もレジストマスクで覆う場合に比べてレジストパターンが単純化されるので、ゲート電極ＧＴの配設間隔が狭い場合にも、そこにレジストマスクを形成しないようにすることが容易になるという利点もある。

＜Ｅ．実施の形態５＞
ＳＲＡＭ等の半導体装置においては、メモリセルや周辺回路などが形成される回路領域の他に、半導体素子が形成されない領域も存在する。通常、このような領域には分離絶縁膜を形成するが、広い領域に渡る分離絶縁膜を形成する際には、ＣＭＰ処理においてディッシングが生じる可能性がある。そこで該当領域にはダミー活性領域を複数形成することでディッシングを防止している。本発明に係る実施の形態５は、ダミー活性領域の形成方法に本発明を適用する例を示すものである。

＜Ｅ−１．製造方法＞
本発明に係る実施の形態５の半導体装置の製造方法について、製造工程を順に示す断面図である図２８〜図３４を用いて説明する。なお、以下の説明では、平面視形状が正方形のダミー活性領域を形成するものとし、図９〜図１３に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。

まず、図２８に示すように、半導体基板１、埋め込み絶縁膜２およびＳＯＩ層３で構成されるＳＯＩ基板のＳＯＩ層３上全面に下敷き絶縁膜となるシリコン酸化膜４を形成し、さらに、ポリシリコン層１０、シリコン窒化膜５およびポリシリコン層１２Ａを順次堆積する。ここで、ポリシリコン層１２Ａの厚さは３５ｎｍ程度とする。

次に、ポリシリコン膜１２Ａ上に写真製版によりレジストマスクＲＭ１をパターニングする。ここで、レジストマスクＲＭ１は平面視形状が正方形となっており、レジストマスクＲＭ１が形成された領域の下方のＳＯＩ層３がダミー活性領域となる。この工程は、図９を用いて説明した工程に対応する。

次に、図２９に示す工程において、レジストマスクＲＭ１をエッチングマスクとして、一括エッチングによりポリシリコン層１２Ａ、シリコン窒化膜５、ポリシリコン層１０およびシリコン酸化膜４を選択的に除去し、さらにＳＯＩ層３を所定厚さ（４５ｎｍ程度）除去して、開口部ＯＰ１に対応する部分に分離用トレンチ２１を形成する。この工程は、図１０を用いて説明した工程に対応する。

次に、レジストマスクＲＭ１を除去した後、図３０に示す工程において、熱酸化処理により、ＳＯＩ層３の露出面およびポリシリコン層１０の露出側面に内壁酸化膜１１をそれぞれ形成する。この際、ポリシリコン層１２Ａの上面および側面にも内壁酸化膜１３が形成される。内壁酸化膜１１および１３の膜厚は１０ｎｍ程度であり、この結果、分離用トレンチ２１下のＳＯＩ層３の膜厚は３０ｎｍ程度となる。この工程は、図１１を用いて説明した工程に対応する。

次に、図３１に示す工程において、ＳＯＩ基板上をＢＡＲＣ膜ＢＡで覆った後、写真製版によりレジストマスクＲＭ２をパターニングする。このレジストマスクＲＭ２の平面視形状は正方形のループ形状となっており、中央部分が正方形の開口部ＯＰ３となっている。そして、レジストマスクＲＭ２は平面視形状が正方形となっている内壁酸化膜１３の端縁部上方も覆うように設けられている。この工程は、図１２を用いて説明した工程に対応する。

その後、図３２に示すように、レジストマスクＲＭ２をエッチングマスクとして、ＢＡＲＣ膜ＢＡ、内壁酸化膜１１およびＳＯＩ層３に対するエッチングを行い、埋め込み絶縁膜２の表面を露出させた完全分離用トレンチ２２を形成する。このとき、開口部ＯＰ３に対応する部分の内壁酸化膜１３およびポリシリコン層１２Ａが除去されて開口部４３が形成されるが、シリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。この工程は、図１３を用いて説明した工程に対応する。

この後、レジストマスクＲＭ２を除去する工程で、ＢＡＲＣ膜ＢＡも併せて除去すると、正方形のシリコン窒化膜５の端縁部上に、ポリシリコン層１２Ａおよび内壁酸化膜１３の積層膜が残った構成が得られる。

また、この場合のＳＯＩ層３、すなわちダミー活性領域の断面形状は、下層部が両側面外方に広がった逆Ｔ字形状となっている。これは、形成マージンを考慮してレジストマスクＲＭ２を広く配設したためである。

なお、図３２に示すような逆Ｔ字形状のダミー活性領域は、完全分離絶縁膜を配設する領域に適した形状である。

次に、図３３および図３４を用いて、部分分離絶縁膜を配設する領域に適したダミー活性領域の形成方法について説明する。

図２８〜図３０を用いて説明した工程を経た後、図３３に示す工程において、ＳＯＩ基板上をＢＡＲＣ膜ＢＡで覆った後、写真製版によりレジストマスクＲＭ２をパターニングする。このレジストマスクＲＭ２は、ダミー活性領域となるＳＯＩ層３の上方に対応する部分のみが正方形の開口部ＯＰ３となったパターンを有しており、開口部ＯＰ３は、平面視形状が正方形となっている内壁酸化膜１３の中央部に対応する部分に設けられ、内壁酸化膜１３の端縁部上方はレジストマスクＲＭ２で覆われている。この工程は、図１２を用いて説明した工程に対応する。

その後、図３４に示すように、レジストマスクＲＭ２をエッチングマスクとして、開口部ＯＰ３内のＢＡＲＣ膜ＢＡ、その下方の内壁酸化膜１３およびポリシリコン層１２Ａに対するエッチングを行う。このとき、開口部ＯＰ３に対応する部分の内壁酸化膜１３およびポリシリコン層１２Ａが除去されて開口部４３が形成されるが、シリコン窒化膜５までは除去されないため、シリコン窒化膜５の膜厚は一定に保たれる。この工程は、図１３を用いて説明した工程に対応する。

この後、レジストマスクＲＭ２を除去する工程で、ＢＡＲＣ膜ＢＡも併せて除去すると、正方形のシリコン窒化膜５の端縁部上に、ポリシリコン層１２Ａおよび内壁酸化膜１３の積層膜が残った構成が得られる。この積層膜の平面視形状および断面形状は、図３２に示した積層膜と同一となる。

また、この場合のＳＯＩ層３、すなわちダミー活性領域の断面形状は、下層部が部分分離絶縁膜下に残るＳＯＩ層３と連続した形状となっている。

図３５に、図３２に示す逆Ｔ字形状のダミー活性領域を形成するためのレジストマスクＲＭ２の平面パターンを示す。

図３５に示すように、ダミー活性領域ＤＰは複数の領域が規則的に配設されるように構成されている。この例では一辺が０．８μｍの正方形のダミー活性領域が１．２μｍ間隔で配設される場合を示しており、開口部ＯＰ３は一辺が０．６μｍ、レジストマスクＲＭ２は一辺が１．０μｍに設定され、隣り合うレジストマスクＲＭ２との間の距離は０．２μｍに設定されている。

また、図３５におけるＤ−Ｄ線での断面に対応するＳＯＩ基板の断面図を図３６に示す。図３６は、図３２に示す工程の後、図６および図７を用いて説明した工程を経て、分離酸化膜９を形成した状態の断面図を示しており、分離酸化膜９の形状は併用分離絶縁膜に相当する形状となっている。

＜Ｅ−２．効果＞
以上説明したように、実施の形態５の半導体装置の製造方法では、完全分離絶縁膜を配設する領域および部分分離絶縁膜を配設する領域のそれぞれにおけるダミー活性領域の形成において、ＣＭＰ処理の研磨ストッパとなるシリコン窒化膜５の上部に形成されるハードマスクの平面視形状および断面形状が同じとなるように構成した。

このため、ＣＭＰ処理時に、ダミー活性領域を形成する場所によって当該ハードマスクの形状が異なることで、場所によってＣＭＰ処理が不均一となることを防止できる。

また、ダミー活性領域の断面形状が逆Ｔ字形状となるように形成することで、完全分離絶縁膜を配設する領域に適したダミー活性領域となる。

本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する平面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する平面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態５の半導体装置の製造方法を説明する平面図である。 本発明に係る実施の形態５の半導体装置の製造方法によって得られた半導体装置の説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法の効果を説明するための比較用の製造方法を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造方法の効果を説明するための比較用の製造方法を示す断面図である。 本発明に係る実施の形態１の半導体装置の製造方法の効果を説明するための比較用の製造方法を示す断面図である。

符号の説明

１ 半導体基板、２ 埋め込み絶縁膜、３ ＳＯＩ層、４ シリコン酸化膜、５ シリコン窒化膜、９ 分離酸化膜、１０，１２，１２Ａ，１２Ｂ ポリシリコン層、１１，１３，１３１ 内壁酸化膜、２１ 分離用トレンチ、２２ 完全分離用トレンチ、ＢＡ ＢＡＲＣ膜、ＲＭ１，ＲＭ２ レジストマスク、ＯＰ１，ＯＰ２ 開口部。

Claims (9)

1. 半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層の表面内に、活性領域を規定する分離絶縁膜を備えた半導体装置の製造方法であって、
   (ａ)前記ＳＯＩ層上に下敷き絶縁膜を形成し、前記下敷き絶縁膜上に熱酸化可能な第１のマスク層、研磨ストッパ膜および熱酸化可能な第２のマスク層を積層して積層マスクを形成する工程と、
   (ｂ)前記第２のマスク層上に第１のレジストマスクをパターニングし、前記第１のレジストマスクをエッチングマスクとして、前記第２のマスク層、前記研磨ストッパ膜、前記第１のマスク層、前記下敷き絶縁膜および前記ＳＯＩ層の上層部をドライエッチングにより選択的に除去して所定数の第１のトレンチを形成する工程と、
   (ｃ)熱酸化処理により、前記所定数の第１のトレンチの底面および側面に第１の内壁酸化膜を形成するとともに、前記第２のマスク層の露出表面または全体を酸化して第２の内壁酸化膜を形成する工程と、
   (ｄ)前記工程(ｃ)の後、前記ＳＯＩ基板の上方に第２のレジストマスクをパターニングし、前記第２のレジストマスクをエッチングマスクとして、前記所定数の第１のトレンチのうちの少なくとも一つの下方の前記第１の内壁酸化膜および前記ＳＯＩ層を貫通させることにより、前記埋め込み絶縁膜に到達する少なくとも１つの第２のトレンチを形成する工程と、
   (ｅ)前記第１および第２のトレンチ内に絶縁膜を埋め込んだ後、前記研磨ストッパ膜を研磨ストッパとしてＣＭＰ処理を施し、前記研磨ストッパ膜の膜厚で規定される厚さの範囲で前記絶縁膜を平坦化するとともに、前記第２のマスク層を除去する工程と、
   (ｆ) 前記工程(ｅ)の後に、前記絶縁膜の形成高さが前記ＳＯＩ層の高さと同程度になるように前記絶縁膜を一部除去して前記分離絶縁膜を形成する工程と、を備える半導体装置の製造方法。
2. 前記工程(ａ)は、
   前記第１および第２のマスク層をポリシリコン層で形成し、前記研磨ストッパ膜をシリコン窒化膜で形成する工程を含む、請求項１記載の半導体装置の製造方法。
3. 前記工程(ｄ)は、
   前記工程(ｃ)の後、前記ＳＯＩ基板上に少なくとも前記第１のトレンチを埋め込む厚さに反射防止膜を形成し、前記反射防止膜上に前記第２のレジストマスクをパターニングする工程を含む、請求項２記載の半導体装置の製造方法。
4. 前記工程(ｄ)は、
   前記少なくとも１つの第２のトレンチを形成するための開口部が、前記第２の内壁酸化膜の一部上部にも位置するように前記第２のレジストマスクをパターニングする工程を含む、請求項３記載の半導体装置の製造方法。
5. 前記工程(ａ)は、
   前記第２のマスク層の厚さを、前記工程(ｃ)における前記第１のトレンチの形成後に、前記第１のトレンチ下に残る前記ＳＯＩ層の厚さと同程度に設定する工程を含む、請求項２記載の半導体装置の製造方法。
6. 前記工程(ａ)は、
   前記第２のマスク層の厚さを、前記工程(ｃ)における熱酸化処理により前記第２のマスク層全体が熱酸化される厚さに設定する工程を含む、請求項２記載の半導体装置の製造方法。
7. 前記工程(ｄ)は、
   前記積層マスクが残る前記ＳＯＩ層の上方を覆わないように前記第２のレジストマスクをパターニングする、請求項１記載の半導体装置の製造方法。
8. 前記工程(ａ)〜（ｆ）は、前記ＳＯＩ基板上において半導体素子が形成されないダミー領域に配設される、複数のダミー活性領域の形成に適用され、
   前記工程(ｂ)は、
   前記所定数の第１のトレンチを形成するための開口部が、前記複数のダミー活性領域を規定するように前記第１のレジストマスクをパターニングする工程を含み、
   前記工程(ｄ)は、
   前記複数のダミー活性領域が、前記ＳＯＩ層の表面から前記ＳＯＩ層を貫通して前記埋め込み絶縁膜に達するように配設された完全分離絶縁膜によって互いに隔てられる領域においては、
   前記ＳＯＩ層上に残る前記積層マスクの中央部が開口部となり、前記開口部外縁からその周囲の外方上にかけての部分がマスクされるように前記第２のレジストマスクをパターニングする工程を含み、
   前記複数のダミー活性領域が、前記ＳＯＩ層の上層部に配設され、その下部に前記ＳＯＩ層を有する部分分離絶縁膜によって互いに隔てられる領域においては、
   前記ＳＯＩ層上に残る前記積層マスクの中央部のみが開口部となるように前記第２のレジストマスクをパターニングする工程を含み、
   前記少なくとも１つの第２のトレンチを形成する際に、前記開口部内の前記第２の内壁酸化膜を除去するとともに、前記第２のマスクの少なくとも一部を除去する工程を含む、請求項１記載の半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法によって製造される半導体装置であって、
   前記複数のダミー活性領域が、前記完全分離絶縁膜によって互いに隔てられる領域においては、前記複数のダミー活性領域のそれぞれの前記ＳＯＩ層の断面形状が、下層部が両側面外方に広がった逆Ｔ字形状をなす、半導体装置。

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