JPS60150672A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60150672A JPS60150672A JP554784A JP554784A JPS60150672A JP S60150672 A JPS60150672 A JP S60150672A JP 554784 A JP554784 A JP 554784A JP 554784 A JP554784 A JP 554784A JP S60150672 A JPS60150672 A JP S60150672A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＮｉｏｓ形ト２ンジスタの製造《二適用する半
導体装置の製造方法にＩＡする。
導体装置の製造方法にＩＡする。
従来，ＭＱＳ形トランジスタの製造においては次の様な
方法が知られている。即ち，弟１図口おいて、先ずシリ
コン基板（１）（ニフィールド鍍化膜（２）を形成後（
ＷＩｌ図ａ）、ゲート酸化膜（３）を介してリンを拡赦
したチ結晶シリコンＪｌｍ ｔ４）をブートとして形成
する。次いで、ｎ型不純物例えばＡｓ をイオン注入（
５）する（Ｎ４１図ｂ）。この後、酸化性雰囲気中で熱
処理して圧入不純物をドシイブインさせソース，ドレイ
ン領域（６）を形成すると共（二全体《二熱戚化膜（７
）（８）を成長させる。この熱酸化膜は、その後堆積す
る絶縁膜中（＝含まれる可動イオン等《二よシゲートと
ソース，ドレインがリークするのを防ぐバリアーとする
為のものである。例えば８ｏＯ℃の水蒸気雰囲気で４０
分加熱ｊればシリコン基板（二は４００Ａの熱酸化膜が
成長ｒる。しかしながらゲート４・ｉは不純物がドーグ
された多結晶シリコンにより形成されているために戚化
速１庇が大きく上記条件ではゲート表面のｆＡ酸化膜（
７）は２００ＯＡ にも達ｒる。従って、（！３Ｂ ＋
−示すゲート絶縁膜（３）にくちばし状の其い込みが生
じた９、四（二示すオーバー−／グが生ずる。前者はゲ
ート磁極の実効長を液化させ、ｍＯ８形トランジスタの
スイッチング特注を変化させ、政細化する程問題となる
。又、後者はその仮、絶縁膜μυを被せ、金属−−−勿
設けた時（＝その部分鳩西で配ｌ銀が薄くなったり断線
の原因となる。
方法が知られている。即ち，弟１図口おいて、先ずシリ
コン基板（１）（ニフィールド鍍化膜（２）を形成後（
ＷＩｌ図ａ）、ゲート酸化膜（３）を介してリンを拡赦
したチ結晶シリコンＪｌｍ ｔ４）をブートとして形成
する。次いで、ｎ型不純物例えばＡｓ をイオン注入（
５）する（Ｎ４１図ｂ）。この後、酸化性雰囲気中で熱
処理して圧入不純物をドシイブインさせソース，ドレイ
ン領域（６）を形成すると共（二全体《二熱戚化膜（７
）（８）を成長させる。この熱酸化膜は、その後堆積す
る絶縁膜中（＝含まれる可動イオン等《二よシゲートと
ソース，ドレインがリークするのを防ぐバリアーとする
為のものである。例えば８ｏＯ℃の水蒸気雰囲気で４０
分加熱ｊればシリコン基板（二は４００Ａの熱酸化膜が
成長ｒる。しかしながらゲート４・ｉは不純物がドーグ
された多結晶シリコンにより形成されているために戚化
速１庇が大きく上記条件ではゲート表面のｆＡ酸化膜（
７）は２００ＯＡ にも達ｒる。従って、（！３Ｂ ＋
−示すゲート絶縁膜（３）にくちばし状の其い込みが生
じた９、四（二示すオーバー−／グが生ずる。前者はゲ
ート磁極の実効長を液化させ、ｍＯ８形トランジスタの
スイッチング特注を変化させ、政細化する程問題となる
。又、後者はその仮、絶縁膜μυを被せ、金属−−−勿
設けた時（＝その部分鳩西で配ｌ銀が薄くなったり断線
の原因となる。
又、ソース、ドレイン風域上４二形成される熱酸化膜は
、Ａ８ のドーズ蔗と加速電圧によｐ、＆化し。
、Ａ８ のドーズ蔗と加速電圧によｐ、＆化し。
膜厚１ｕ１１ ｍが極めて困難Ｃ必った。
〔発１刃の目的〕
本発明は、信頼性艮＜ＩＶ１０Ｓ形トランジスタの光面
（二熱酸化膜からなる保護換金形成し得る製法を提供す
る事を目的とｒる。
（二熱酸化膜からなる保護換金形成し得る製法を提供す
る事を目的とｒる。
即ち本発明は、ＭＯ８形トランジスタを製造する（二心
たシ、ソース、ドレインを形成後、一旦戚化膜を全面に
堆積して被覆し、これ全水蒸気雰囲気中で熱処理し、ソ
ース、ドレイン領域及びゲート心極表ｍｌに熱ポ化）換
金形成する様にした事を骨子とする。かかる工程を経る
事により、従来直（二熱酸化する際（二生じていた該他
剤成分が気相雰囲気から無制限（二供給される手（−よ
るソース、ドレイン狐域とゲート表面の材料差に基づく
熱酸化成長膜の膜厚差の光生が緩４０δれる。好ましく
は堆積酸化膜を十分口厚く形成して熱酸化膜の成長速反
を堆積酸化膜自体が廟する水蒸気〆囲気中の酸化剤成分
（ｆｆ２０ ）拡欣速度（＝よって律速させる様（ニす
る事である。
たシ、ソース、ドレインを形成後、一旦戚化膜を全面に
堆積して被覆し、これ全水蒸気雰囲気中で熱処理し、ソ
ース、ドレイン領域及びゲート心極表ｍｌに熱ポ化）換
金形成する様にした事を骨子とする。かかる工程を経る
事により、従来直（二熱酸化する際（二生じていた該他
剤成分が気相雰囲気から無制限（二供給される手（−よ
るソース、ドレイン狐域とゲート表面の材料差に基づく
熱酸化成長膜の膜厚差の光生が緩４０δれる。好ましく
は堆積酸化膜を十分口厚く形成して熱酸化膜の成長速反
を堆積酸化膜自体が廟する水蒸気〆囲気中の酸化剤成分
（ｆｆ２０ ）拡欣速度（＝よって律速させる様（ニす
る事である。
即ち、熱酸化膜の形成は、堆積酸化膜自体が有ｒる峨化
剤成分拡散速匿と、下地材料１例えば不純物をドーグレ
だ多結晶シリコン自体が水蒸気雰囲気と反応する際（−
起きる酸化速度によ少決足されるが、前者は後者（ニル
べて非常（二緩浸で必るために、堆積酸化膜を十分厚く
してｈ−けは前者（二より酸化速度が支配され界面反応
は前口己拡孜速度Ｃ二よる律速状態となる。尚、乾譲ポ
素雰囲気中で熱酸化した’Ｍ ＆ には、界…１での浦
化ＪＩＡＩＡｃが遅く、十分な厚さの熱酸化膜は成長し
ない。
剤成分拡散速匿と、下地材料１例えば不純物をドーグレ
だ多結晶シリコン自体が水蒸気雰囲気と反応する際（−
起きる酸化速度によ少決足されるが、前者は後者（ニル
べて非常（二緩浸で必るために、堆積酸化膜を十分厚く
してｈ−けは前者（二より酸化速度が支配され界面反応
は前口己拡孜速度Ｃ二よる律速状態となる。尚、乾譲ポ
素雰囲気中で熱酸化した’Ｍ ＆ には、界…１での浦
化ＪＩＡＩＡｃが遅く、十分な厚さの熱酸化膜は成長し
ない。
本発明（−よれば、ソース、ドレイン・呟域、ゲート磁
億の材料差（二基づく熱ば化膜のｐＡ＃左発生が緩和乃
至防止され、その結果熱酸化膜厚が〜−化さＪＬゲート
とソース、ドレインのリークｔ１δ頼性良く防止する墨
ができる。又、ゲート絶縁膜の食い込み等をなくし曖れ
だ１−性のＭＯ８形トランジスタ（ｆ−得る事ができる
。
億の材料差（二基づく熱ば化膜のｐＡ＃左発生が緩和乃
至防止され、その結果熱酸化膜厚が〜−化さＪＬゲート
とソース、ドレインのリークｔ１δ頼性良く防止する墨
ができる。又、ゲート絶縁膜の食い込み等をなくし曖れ
だ１−性のＭＯ８形トランジスタ（ｆ−得る事ができる
。
これは、ゲート電極が先述多結晶シリコンのみならずｈ
やＭｏ Ｓ ｉ寺の材料で４１成されている揚台も同様
である。即ち、上記材料はシリコン１：比べて酸化速度
が遅く、その表面４二十分な熱酸化膜を成長する（二は
従来法では基板が過度（ニー化され同様の問題を生じる
ものとなるが本発明ではこれが防止されるからである。
やＭｏ Ｓ ｉ寺の材料で４１成されている揚台も同様
である。即ち、上記材料はシリコン１：比べて酸化速度
が遅く、その表面４二十分な熱酸化膜を成長する（二は
従来法では基板が過度（ニー化され同様の問題を生じる
ものとなるが本発明ではこれが防止されるからである。
又、後述するＬＤＤ等への適用（＝おいては、加えてゲ
ート側壁の堆積酸化膜から成る自己整合膜の目ベクが解
消される。
ート側壁の堆積酸化膜から成る自己整合膜の目ベクが解
消される。
以下、本発明の実施例を図面を参照して説明する。
（実施例１）
第２図ｉａｌ〜ｔｅｌ １＝示す様（二、先ず５〜５ｏ
Ω・儂のｐ型（１００）シリコン単結晶ｉ板シＩ）１：
ｌ−フィールド威化膜し榎を、基板に凹部形成後そこを
熱酸化するか或いは酸化膜を堆積して埋め込む事ｌ：よ
多形成する。
Ω・儂のｐ型（１００）シリコン単結晶ｉ板シＩ）１：
ｌ−フィールド威化膜し榎を、基板に凹部形成後そこを
熱酸化するか或いは酸化膜を堆積して埋め込む事ｌ：よ
多形成する。
次いで１００〜３００Ａのゲートａ化ａ（ハ）を熱酸化
により形成し、次いでリンを１０″−ｍ−” ｍ度ドー
プしたｎ＋多多結晶シリコフリ→を堆積し、両者をゲー
ト形状にエツチングする。そして、ゲート４極（至）を
マスクとしてソース、ドレイン領域にＡ８＋を５０ＫＶ
で２．５ ｘ １ｏ”ｆｆ１−” 楊腿イオン注入（ハ
）する（第２図ａ）。
により形成し、次いでリンを１０″−ｍ−” ｍ度ドー
プしたｎ＋多多結晶シリコフリ→を堆積し、両者をゲー
ト形状にエツチングする。そして、ゲート４極（至）を
マスクとしてソース、ドレイン領域にＡ８＋を５０ＫＶ
で２．５ ｘ １ｏ”ｆｆ１−” 楊腿イオン注入（ハ
）する（第２図ａ）。
次（＝全面（二〇ｖＤ法、例えばテトラエトキシシラン
８１ （ＯＣｔＨｓ）４の熱分解（二よｊ）３０００Ａ
の厚さくニクリコン酸化膜（至）を堆積する。そして、
この状態でド２イブインを兼ねた９５０℃の水蒸気雰囲
気中でＷ分の加熱処理をｒる。この様（＝して上記律運
状態分実現する事（二よりソース、ドレイン直載しηか
らゲート引０養表面（二亘って連続的にほぼ４００Ａ厚
の熱酸化膜（四を成長する事がＣきた（第２図ｂ）。
８１ （ＯＣｔＨｓ）４の熱分解（二よｊ）３０００Ａ
の厚さくニクリコン酸化膜（至）を堆積する。そして、
この状態でド２イブインを兼ねた９５０℃の水蒸気雰囲
気中でＷ分の加熱処理をｒる。この様（＝して上記律運
状態分実現する事（二よりソース、ドレイン直載しηか
らゲート引０養表面（二亘って連続的にほぼ４００Ａ厚
の熱酸化膜（四を成長する事がＣきた（第２図ｂ）。
熱酸化膜は２００八以上とするＩが好ましい。上記蒸気
雰囲気中の熱処理工程（＝おいて、シリコン酸化膜ｅ６
）の膜厚が２５００ Ａ以下（二なると、ソースドレイ
ン領域１．Ｉｉ力からゲート峨億し４表面に亘る醸化が
上日己律速状態で行われなくなるため、ゲート屯憾表面
上（＝形成される熱酸化膜がソースドレイン′畝域すη
上に形成される熱酸化膜より２〜３倍厚く形成されてし
まうのでシリコン酸化膜は充分厚く形成する。しかる後
、絶縁膜１．！ｉをしてＣＶＤ ５ｉ０２膜を形成し、
これ（−コンタクト穴を形成して金属配線−をＡｌ蒸Ｍ
？？形成した。
雰囲気中の熱処理工程（＝おいて、シリコン酸化膜ｅ６
）の膜厚が２５００ Ａ以下（二なると、ソースドレイ
ン領域１．Ｉｉ力からゲート峨億し４表面に亘る醸化が
上日己律速状態で行われなくなるため、ゲート屯憾表面
上（＝形成される熱酸化膜がソースドレイン′畝域すη
上に形成される熱酸化膜より２〜３倍厚く形成されてし
まうのでシリコン酸化膜は充分厚く形成する。しかる後
、絶縁膜１．！ｉをしてＣＶＤ ５ｉ０２膜を形成し、
これ（−コンタクト穴を形成して金属配線−をＡｌ蒸Ｍ
？？形成した。
本実施例（＝おいては、ノース。ドレイン領域からゲー
ト峨極表面（二亘って均一な厚さの膜質に曖れた熱酸化
膜が形成される。又、先述リークもなく、ゲート絶縁膜
の食い込みやオーバーハングに（実施例２） ４３図Ｈａｌ〜ｔｅｌは第２の実施例を示すものである
。
ト峨極表面（二亘って均一な厚さの膜質に曖れた熱酸化
膜が形成される。又、先述リークもなく、ゲート絶縁膜
の食い込みやオーバーハングに（実施例２） ４３図Ｈａｌ〜ｔｅｌは第２の実施例を示すものである
。
多結晶シリコン層及びゲート酸化膜をゲート形状にエツ
チングする迄は実施例１と同じである。この後、ソース
、ドレイン領域１ニー Ａｓ＋を浅く低磯度ｌＸｌ０１
８〜Ｉ Ｘ １．０”ｃ雇−３イオン注入し、実施例１
と同じ方法でシリコン酸化ｊμ（４０，熱酸化膜は印形
成を行なった。（第３図ａ） 次（二 １５０ Ｗ ＨＣＦ４ ＋ ２４ ｃｃ／ｍｉ
ｎ ＋ Ｈ２： １２ ｃｃ／ｍｉｎ ＋ １０ ＋ｎ
ｌｒ ｒｏｒｒの条件で反応性イオンエツチングを行な
いゲート籠ａ（４４の側壁（ニシリコン酸化膜（４９）
を自己整合して残置させた。その後、弗酸系の溶液でシ
リコン基板茨面をエツチングし、反応性イオンエツチン
グ時（二ポリマーの付層等で生じた汚染や、ダメージ（
−よる結ル欠陥層を除去した。この後側壁Ｌ４ （＋’
ｌをマスクとして再度Ａｓ （ｉ−深く高礒度（二ソー
ス、ドレイン領域（二対しイオン注入した（弗３図ｂ）
。そして最後（二絶縁膜いυを被せ平坦化処理を施して
金属配線の罎を形成した。（第３図この実施例（＝よっ
ても先述と同様の効果が得られた。この例においては、
第３図中）の工程後全面（二ＭｏやＷをスパッタ形成し
、こオしを加熱してシリコンとの接触面を合釡化し、弗
酸系エツチング液で合金化しないで残ったＭｏやＷを除
去する様Ｃ二し、しかるのち第３図（ｃｌの工（呈（二
移ってもよい。この様にすればシリサイドの形成により
ゲート、ソース、ドレイン表面にメタル貼ｐ付けが為δ
れ動作速度が向上する。
チングする迄は実施例１と同じである。この後、ソース
、ドレイン領域１ニー Ａｓ＋を浅く低磯度ｌＸｌ０１
８〜Ｉ Ｘ １．０”ｃ雇−３イオン注入し、実施例１
と同じ方法でシリコン酸化ｊμ（４０，熱酸化膜は印形
成を行なった。（第３図ａ） 次（二 １５０ Ｗ ＨＣＦ４ ＋ ２４ ｃｃ／ｍｉ
ｎ ＋ Ｈ２： １２ ｃｃ／ｍｉｎ ＋ １０ ＋ｎ
ｌｒ ｒｏｒｒの条件で反応性イオンエツチングを行な
いゲート籠ａ（４４の側壁（ニシリコン酸化膜（４９）
を自己整合して残置させた。その後、弗酸系の溶液でシ
リコン基板茨面をエツチングし、反応性イオンエツチン
グ時（二ポリマーの付層等で生じた汚染や、ダメージ（
−よる結ル欠陥層を除去した。この後側壁Ｌ４ （＋’
ｌをマスクとして再度Ａｓ （ｉ−深く高礒度（二ソー
ス、ドレイン領域（二対しイオン注入した（弗３図ｂ）
。そして最後（二絶縁膜いυを被せ平坦化処理を施して
金属配線の罎を形成した。（第３図この実施例（＝よっ
ても先述と同様の効果が得られた。この例においては、
第３図中）の工程後全面（二ＭｏやＷをスパッタ形成し
、こオしを加熱してシリコンとの接触面を合釡化し、弗
酸系エツチング液で合金化しないで残ったＭｏやＷを除
去する様Ｃ二し、しかるのち第３図（ｃｌの工（呈（二
移ってもよい。この様にすればシリサイドの形成により
ゲート、ソース、ドレイン表面にメタル貼ｐ付けが為δ
れ動作速度が向上する。
尚、この第２の実施例（二おいては、前記水蒸気雰囲気
中で熱処理さＡ’したシリコン酸化１罠は、通常のＣＶ
ｌ）膜が熱酸化膜（＝比べて２倍程匝速くエツチングさ
れていたのが熱酸化膜のそれに近いものとなる。従って
＠記反応性イオンエツチング後の表面エッチングエ楊や
、不要なＭｏ 、 Ｗ除去工程（二おける側壁膜の目ベ
シが防止される。前者は浅い拡畝層幅制御、後者はゲー
ト１１１＃蕗出防止（二とって！要である。尚、水蒸気
は化は第３回１．１））の工程で自己整合膜を残置し、
それ（二引続い′Ｃ実施してもよい。
中で熱処理さＡ’したシリコン酸化１罠は、通常のＣＶ
ｌ）膜が熱酸化膜（＝比べて２倍程匝速くエツチングさ
れていたのが熱酸化膜のそれに近いものとなる。従って
＠記反応性イオンエツチング後の表面エッチングエ楊や
、不要なＭｏ 、 Ｗ除去工程（二おける側壁膜の目ベ
シが防止される。前者は浅い拡畝層幅制御、後者はゲー
ト１１１＃蕗出防止（二とって！要である。尚、水蒸気
は化は第３回１．１））の工程で自己整合膜を残置し、
それ（二引続い′Ｃ実施してもよい。
以上、本発明を実施例をもと（−説明したが本発明は仁
れ（：限足されるものではない。例えば、ゲート成極は
高融点金属やそのシリサイドで６つでもよいし、ゲート
絶縁膜はシリコン菫化膜等であってもよい。その他本発
明の土旨を逸脱しない限り種々変形して実施する碩がで
きる。
れ（：限足されるものではない。例えば、ゲート成極は
高融点金属やそのシリサイドで６つでもよいし、ゲート
絶縁膜はシリコン菫化膜等であってもよい。その他本発
明の土旨を逸脱しない限り種々変形して実施する碩がで
きる。
第１図Ｂａｌ〜ｔｄｌは従来例を説明する断面図、第２
図Ｈａｌ〜ｔｅｌ及び第３図、ａ）〜ｔｃ）は本発明の
詳細な説明ｒる為の断面図である。 図において、 １ 、２１．、 、４１・・・シリコン基板、３．２３
．４３・・・ゲート絶縁膜、 ４．２４．４４・・・ゲート嘔極・ 局゛、４６・・・堆積酸化膜、 ６．２７，４７．５０・・・ソース、ドレイン領域、あ
、４８・・・熱酸化膜。 代理人 弁理士 則 近 憲 佑（ほか１名）第 １
図 ＪＪ！ＩＪＩ 第 ２ 図 ２２＋ ↓
図Ｈａｌ〜ｔｅｌ及び第３図、ａ）〜ｔｃ）は本発明の
詳細な説明ｒる為の断面図である。 図において、 １ 、２１．、 、４１・・・シリコン基板、３．２３
．４３・・・ゲート絶縁膜、 ４．２４．４４・・・ゲート嘔極・ 局゛、４６・・・堆積酸化膜、 ６．２７，４７．５０・・・ソース、ドレイン領域、あ
、４８・・・熱酸化膜。 代理人 弁理士 則 近 憲 佑（ほか１名）第 １
図 ＪＪ！ＩＪＩ 第 ２ 図 ２２＋ ↓
Claims (1)
- 【特許請求の範囲】 １１） 半導体基板の一土面にゲート結縁ｇを介してゲ
ート磁極を形成する工程と、 このゲート４他と自己整合してソース、ドレイン領域を
形成する工程と、 この全体を准槓戚化膜でｄｔｌｌｆする工程と、この４
積戚化屓を水蒸気雰囲気中で熱処理してソース、ドレイ
ン−域２及びゲート磁・１表面にｌ＃！Ｒ赦化膜全化膜
する工程とｔ−１えた事を（Ｉｆ徴とする半導体装置の
製造方法。 風２） 半導体基板として単結晶シリコン、ゲート磁極
として多結晶シリコンを用いた事ｔ−峙ｄｉとする前ｍ
ｌ特許請求の範囲第１項記載の半導体装置の製造方法。 （３）熱酸化膜の成長速度を、 堆積酸化膜自体が（ｒる水蒸気イー気中の酸郷剤成分拡
散速度によυ律速するよう（二した事を特徴とする特許 半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP554784A JPS60150672A (ja) | 1984-01-18 | 1984-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP554784A JPS60150672A (ja) | 1984-01-18 | 1984-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60150672A true JPS60150672A (ja) | 1985-08-08 |
Family
ID=11614211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP554784A Pending JPS60150672A (ja) | 1984-01-18 | 1984-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645069A (en) * | 1987-06-29 | 1989-01-10 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPH0732150B2 (ja) * | 1989-11-13 | 1995-04-10 | フラウンホファー―ゲゼルシャフト ツアフェルデルング デア アンゲバンテン フォルシュング アインゲトラゲナー フェライン | 集積回路のシリケート層の製造方法 |
-
1984
- 1984-01-18 JP JP554784A patent/JPS60150672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645069A (en) * | 1987-06-29 | 1989-01-10 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPH0732150B2 (ja) * | 1989-11-13 | 1995-04-10 | フラウンホファー―ゲゼルシャフト ツアフェルデルング デア アンゲバンテン フォルシュング アインゲトラゲナー フェライン | 集積回路のシリケート層の製造方法 |
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