JPS5976420A - 半導体装置作製方法 - Google Patents
半導体装置作製方法Info
- Publication number
- JPS5976420A JPS5976420A JP18805482A JP18805482A JPS5976420A JP S5976420 A JPS5976420 A JP S5976420A JP 18805482 A JP18805482 A JP 18805482A JP 18805482 A JP18805482 A JP 18805482A JP S5976420 A JPS5976420 A JP S5976420A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- plasma
- impurity region
- conductor
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02546—Arsenides
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体内に選択的にプラズマイオン注入法
（以下Ｐ１工という）ＫよりＩ価または７価の不純物を
添加するとともに、この添加された開穴部上およびそれ
以外の絶縁物上に半導体または導体の膜またはリードを
プラズマ気相法（以下ＰＣＶＤという）Ｋより形成せし
めることを目的とする半導体装置およびその作製方法に
関する。
（以下Ｐ１工という）ＫよりＩ価または７価の不純物を
添加するとともに、この添加された開穴部上およびそれ
以外の絶縁物上に半導体または導体の膜またはリードを
プラズマ気相法（以下ＰＣＶＤという）Ｋより形成せし
めることを目的とする半導体装置およびその作製方法に
関する。
この発明は特に開穴部の側面に対しても、平面部と同様
の膜厚に均一に形成せしめるため、段差部（ステップカ
バレッジ）Ｋ対し、信頼性低下の可能性が全くなく、特
にこの穴の大きさを２μ寸たはｌ。５μとし被膜の膜厚
が０゜お−１μであっても十分な段差部での半導体また
は導体膜を作ることができる。その結果０．５〜１μの
程巾のリード線を±０．２μの公差で作ることができた
。そのため、ＶＬＳＩ（超ＬＳＩ）Ｋとってきわめてす
ぐれた特性を有する。
の膜厚に均一に形成せしめるため、段差部（ステップカ
バレッジ）Ｋ対し、信頼性低下の可能性が全くなく、特
にこの穴の大きさを２μ寸たはｌ。５μとし被膜の膜厚
が０゜お−１μであっても十分な段差部での半導体また
は導体膜を作ることができる。その結果０．５〜１μの
程巾のリード線を±０．２μの公差で作ることができた
。そのため、ＶＬＳＩ（超ＬＳＩ）Ｋとってきわめてす
ぐれた特性を有する。
さらにこの発明は、下側リードまたは不純物領域とその
上のリードとが、マスク合ゎぜ精度においてズレを生じ
ても、その間Ｋ Ｐエエによる不純物領域を設けて電気
的に連結させることができ、さらにこの不純物領域によ
υ手導体とリードとが直接接して接合リークを発生させ
てしまうことがな゛い。そのためリードの合せ特にコン
タクト部での合せ精度が実質的にセルファライン構成を
有せしめることができ、従来の如く３±。。５μの精度
ではなく、１十０．５μでも２層配ａ間のコンタクトを
十分なオーム接触をさせて有せしめることができるとい
う特徴を有する。
上のリードとが、マスク合ゎぜ精度においてズレを生じ
ても、その間Ｋ Ｐエエによる不純物領域を設けて電気
的に連結させることができ、さらにこの不純物領域によ
υ手導体とリードとが直接接して接合リークを発生させ
てしまうことがな゛い。そのためリードの合せ特にコン
タクト部での合せ精度が実質的にセルファライン構成を
有せしめることができ、従来の如く３±。。５μの精度
ではなく、１十０．５μでも２層配ａ間のコンタクトを
十分なオーム接触をさせて有せしめることができるとい
う特徴を有する。
第１図に従来例のたて断面図を示す。
半導体（１）上にフィールド絶縁物（２）を設け、開穴
部（９人（１０）を構成させ、この穴部にて半導体中の
不純物領域（６）、（７）とコンタクトを構成させよう
としていた。しかしかかる構成において、開穴部００）
の穴の位置は不純物領域（６）の中央部にあシ、かつ穴
の大きさは小さくなければならず、良好なオームコンタ
クトが保証されなかった。
部（９人（１０）を構成させ、この穴部にて半導体中の
不純物領域（６）、（７）とコンタクトを構成させよう
としていた。しかしかかる構成において、開穴部００）
の穴の位置は不純物領域（６）の中央部にあシ、かつ穴
の大きさは小さくなければならず、良好なオームコンタ
クトが保証されなかった。
例えば第１図（３″７）においては、リード（３）と基
板半導体（１）が短絡してしまい、逆方向バイヤスでの
リークがおきてしまった。さらにリードはフィールド絶
縁物（２）の側部（８）、（４）において、このリード
をアルミニュームの真空蒸着法で作る時十分な厚さとな
らず、その結果かかる側部での段差部での断線がおきや
すく、結果として１〜２μの杖巾の十分な細線を有する
コンタクト領域を構成させることができ々かった。特に
かかる（８）のリードの側部に形成されない傾【は、真
空蒸着法によシリード用導体層（５）の形成およびフィ
ールド絶縁物（２）が１〜２．５μを有し、かつ穴径が
１〜３μの時著しかった。
板半導体（１）が短絡してしまい、逆方向バイヤスでの
リークがおきてしまった。さらにリードはフィールド絶
縁物（２）の側部（８）、（４）において、このリード
をアルミニュームの真空蒸着法で作る時十分な厚さとな
らず、その結果かかる側部での段差部での断線がおきや
すく、結果として１〜２μの杖巾の十分な細線を有する
コンタクト領域を構成させることができ々かった。特に
かかる（８）のリードの側部に形成されない傾【は、真
空蒸着法によシリード用導体層（５）の形成およびフィ
ールド絶縁物（２）が１〜２．５μを有し、かつ穴径が
１〜３μの時著しかった。
本発明はかかるコンタクト部でのオーム接触をさらに助
長させるための半導体装置およびその製造方法に関する
ものである。
長させるための半導体装置およびその製造方法に関する
ものである。
以下に図面に従ってその詳細を説明する。
第２図は本発明の製造工程を示したものである。
図面において、半導体として例えば単結晶珪素またけヒ
化ガリュームの如き化合物半導体（Ｐ型）を用いた。さ
らにこの上面に絶縁物（２）をＬＰＣＶＤ（減圧気相法
）またｌｄ ＰＯＶＤ法によシ、例えば酸化珪素、窒化
珪素を０．５−２μの厚さに形成した。
化ガリュームの如き化合物半導体（Ｐ型）を用いた。さ
らにこの上面に絶縁物（２）をＬＰＣＶＤ（減圧気相法
）またｌｄ ＰＯＶＤ法によシ、例えば酸化珪素、窒化
珪素を０．５−２μの厚さに形成した。
さらにフォトリソグラフィー技術によ）開穴部（１０）
、（９）を設けた。（１０） ハ１ｐ”、（９）ｉｄ
５μ”ｆ ｈ ル。
、（９）を設けた。（１０） ハ１ｐ”、（９）ｉｄ
５μ”ｆ ｈ ル。
次に第２図（Ａ）に示される如く、逆導電型の不純物領
域（ここではＮ型）を作るため、Ｐエエ工程を行なった
。
域（ここではＮ型）を作るため、Ｐエエ工程を行なった
。
即ちかかる半導体をプラズマ装置に配設し、真空引をし
、１０ ｔｏｒｒまで真空引をした。さらにかかる半導
体を２００〜３ｏ♂ＯＫ加熱し、吸着物を除去した。こ
の後水素またはへリュームにょシ１００〜３０００ＰＰ
Ｍ Ｋ希釈された反応性気体であるフォスヒンまたはア
ルシンを導入し、加えて１００ＫＨ２〜１３、５６ＭＨ
２の高周波、まλは’ｉ’、 ４５ＧＨｚのマイクロ波
の電気エネルギを加えてプラズマ化した。反応はプラズ
マ反応装置（ｓ５７゜９゜２５出願ｇｏｇ：ｒｙ−／（
りＬｇＯ／／（７Ｌｇ／ ン／＝ ＋ ７．ｌ’Ｅ。
、１０ ｔｏｒｒまで真空引をした。さらにかかる半導
体を２００〜３ｏ♂ＯＫ加熱し、吸着物を除去した。こ
の後水素またはへリュームにょシ１００〜３０００ＰＰ
Ｍ Ｋ希釈された反応性気体であるフォスヒンまたはア
ルシンを導入し、加えて１００ＫＨ２〜１３、５６ＭＨ
２の高周波、まλは’ｉ’、 ４５ＧＨｚのマイクロ波
の電気エネルギを加えてプラズマ化した。反応はプラズ
マ反応装置（ｓ５７゜９゜２５出願ｇｏｇ：ｒｙ−／（
りＬｇＯ／／（７Ｌｇ／ ン／＝ ＋ ７．ｌ’Ｅ。
するとプラズマ化したリンまたはヒ素が半導体中Ｋ ２
００−２０００＾の濃さにイオン注入され、このＰ工■
は基板にリンまたはヒ素イオンを多量に注入きせるから
、）バイアスを加えておい°てもよい。
００−２０００＾の濃さにイオン注入され、このＰ工■
は基板にリンまたはヒ素イオンを多量に注入きせるから
、）バイアスを加えておい°てもよい。
かくの如きＰエエを５−３０分間行なった後、プラズマ
放電を中止し、反応性気体の導入も中止して、さらに水
素によし再度プラズマ放電を行ない、半導体中に注入さ
せればよい。吸着物も気相エッチをして除去した。
放電を中止し、反応性気体の導入も中止して、さらに水
素によし再度プラズマ放電を行ない、半導体中に注入さ
せればよい。吸着物も気相エッチをして除去した。
次に第２図に示される如く、この上面に半導体また１は
導体を形成させた。
導体を形成させた。
具体例１
非単結晶シリコン膜を形成させる場合、シラン（１００
％）を同一プラズマ反応装置に導入し、同様に高周波を
２０〜３０Ｗ加えて、プラズマＣＶＤを行ない、たはＡ
ｓＨ３）／５ｉＨ４＝ ０ 、５〜１係として導入して
導電性を向上させてもよい。
％）を同一プラズマ反応装置に導入し、同様に高周波を
２０〜３０Ｗ加えて、プラズマＣＶＤを行ない、たはＡ
ｓＨ３）／５ｉＨ４＝ ０ 、５〜１係として導入して
導電性を向上させてもよい。
かくして半導体膜を形成した。この後通常のフォトリゾ
グラフィー技術によシ、第２図（Ｂ）に示されるように
エツチングをしリード（３）、（５）を形成せしめた。
グラフィー技術によシ、第２図（Ｂ）に示されるように
エツチングをしリード（３）、（５）を形成せしめた。
具体例２
具体例１と同様に、第２図（ｃ） Ｉｔｃ示される如く
、同一反応炉にて半導体膜を形成させた０但しこの場合
半導体膜の厚さを２００〜１０００＾とした。しかしく
０） Ｋ示される如く、段差部において伺ら断線をする
ことなく形成さすることかできた。
、同一反応炉にて半導体膜を形成させた０但しこの場合
半導体膜の厚さを２００〜１０００＾とした。しかしく
０） Ｋ示される如く、段差部において伺ら断線をする
ことなく形成さすることかできた。
第２図（Ｂ） においてＴＭＡ （Ａｌ （Ｏ繞）を用
いてアルミニュームをＰＯＶＤ法により ０．５−２μ
の厚さに形成上面と同じ厚さの導体膜を得ることができ
た。
いてアルミニュームをＰＯＶＤ法により ０．５−２μ
の厚さに形成上面と同じ厚さの導体膜を得ることができ
た。
具体例４
第２図（Ｂ） において、、ＴＭＡＫ加えてＰ馬／ＴＭ
Ａ戎、１〜１％の値で加えた。さらにシランをＳｉＩＭ
Ａ・１〜５係として加えた。かかる場合この導体中には
珪素が１〜５係添加され、かつリンが０．１〜１％添加
されている。かかる導体は、その後の加熱処理において
も、その下のＰ１工での接合部を１００−２０．００入
と減らしても、全く金属部のスパイクを発生させること
がなく、甘た珪素半導体を食ってしまうことがなく、い
わゆるシアロー接合を作ることができた。
Ａ戎、１〜１％の値で加えた。さらにシランをＳｉＩＭ
Ａ・１〜５係として加えた。かかる場合この導体中には
珪素が１〜５係添加され、かつリンが０．１〜１％添加
されている。かかる導体は、その後の加熱処理において
も、その下のＰ１工での接合部を１００−２０．００入
と減らしても、全く金属部のスパイクを発生させること
がなく、甘た珪素半導体を食ってしまうことがなく、い
わゆるシアロー接合を作ることができた。
これを電子ビーム蒸着法ですると、珪素とアルミニュー
ムの差があるため、流量制御が困難であｈが伺らの制御
性の困難さを生じることなく作ることができた。
ムの差があるため、流量制御が困難であｈが伺らの制御
性の困難さを生じることなく作ることができた。
具体例５
ゝｒ−−−′
第２図（Ｂ） において、ＷＦ、とＳ１〜とを水素のキ
ャ〜３００′ＯＫて作ることができた。
ャ〜３００′ＯＫて作ることができた。
Ｐ工工１−イｆ ’ｒ＾フｚ不純物領域とはきわめて浅
い（１００〜２００λ）のオーム接触接合を作ることが
できた。
い（１００〜２００λ）のオーム接触接合を作ることが
できた。
具体例６
第２図（Ｂ） においてＭｂ ｉＨ，ｌを水素をキャリ
アガスとして導入し、具体例１と同様Ｋ ＰＯＶＤＮｏ
したイ を行なった。するＴｑｎＭｏｙなる耐イ、カ性導体を作
ることができた。特性は具体例５と同様であった。
アガスとして導入し、具体例１と同様Ｋ ＰＯＶＤＮｏ
したイ を行なった。するＴｑｎＭｏｙなる耐イ、カ性導体を作
ることができた。特性は具体例５と同様であった。
具体例７
第２図（Ｂ） において、ｗｔ、とＳｉ馬にＰＨ，をＰ
Ｈ，昨、ｉＨ２二〇、５チにて導入し、Ｗｑ／Ｓ：ＬＨ
４二Ｇ１〜１：３にて導入ＰＨ，とによる半導体層を積
層して０．１−０．３μ形成させた。
Ｈ，昨、ｉＨ２二〇、５チにて導入し、Ｗｑ／Ｓ：ＬＨ
４二Ｇ１〜１：３にて導入ＰＨ，とによる半導体層を積
層して０．１−０．３μ形成させた。
具体例８
具体例１−Ｊ７のうちさらに同一プラズマ０ＶＤ装置お
よび異なったプラズマ０ＶＤ装置によシ、この上（ｒニ
ーゝ 面１１Ｃ８ＩＨ４＋Ｎ仮の反応による酸化珪素、または
Ｓｉ現＋ＮＨ５の反応による窒化珪素よりなる絶縁物を
積層した。これらの絶縁物はフォトエツチング工程にお
けるマスクとして用いることが可能である０以上の如く
具体例１−８により、導体または半導体をＰ１工の後Ｐ
ＯＶＤ法によシ形成させた０かくすることによｐ、０．
５μ？〜５μ０のコンタクト穴（開穴部）の側面に対し
ても、自由に導体または半導体を形成させることができ
たＱ さらにフォトリゾグラフィーの後、オーム接触をシ表さ
せるため１．３０ド００°Ｃの温度にて加熱処理をして
ＰＩ工によりできた損傷を防ぎ、さらにコンタクト抵抗
を下げるのに有効であった。
よび異なったプラズマ０ＶＤ装置によシ、この上（ｒニ
ーゝ 面１１Ｃ８ＩＨ４＋Ｎ仮の反応による酸化珪素、または
Ｓｉ現＋ＮＨ５の反応による窒化珪素よりなる絶縁物を
積層した。これらの絶縁物はフォトエツチング工程にお
けるマスクとして用いることが可能である０以上の如く
具体例１−８により、導体または半導体をＰ１工の後Ｐ
ＯＶＤ法によシ形成させた０かくすることによｐ、０．
５μ？〜５μ０のコンタクト穴（開穴部）の側面に対し
ても、自由に導体または半導体を形成させることができ
たＱ さらにフォトリゾグラフィーの後、オーム接触をシ表さ
せるため１．３０ド００°Ｃの温度にて加熱処理をして
ＰＩ工によりできた損傷を防ぎ、さらにコンタクト抵抗
を下げるのに有効であった。
第３図は本発明の他のたて断面図を示す。
第２図と同じく具体例１〜８が有効である。さらに図面
においては、半導体（１）上ＩＦ−＄４４導電型の第１
の不純物領域（３８）が００１−０．５μの深さに設け
られておシ、さらにこれらの上面に絶縁物（２）か設け
られ、その絶縁物に開穴部（９）、（］−０）、（３９
）が設けられている。さらにＰＩＩ’により設けられた
第２の不純物領域（６人（鱈Ｇ！１）が第１の不純物領
域と同一導電型にて２００−２０００λの深さにて設け
られている。またこのＰ１工の不純物領域に接して、コ
ンタクト部には半導体装たは導体のリード（５）、（３
）、（２０）が設けられている。
においては、半導体（１）上ＩＦ−＄４４導電型の第１
の不純物領域（３８）が００１−０．５μの深さに設け
られておシ、さらにこれらの上面に絶縁物（２）か設け
られ、その絶縁物に開穴部（９）、（］−０）、（３９
）が設けられている。さらにＰＩＩ’により設けられた
第２の不純物領域（６人（鱈Ｇ！１）が第１の不純物領
域と同一導電型にて２００−２０００λの深さにて設け
られている。またこのＰ１工の不純物領域に接して、コ
ンタクト部には半導体装たは導体のリード（５）、（３
）、（２０）が設けられている。
図面において開穴部錆液おいてはごく一般的な（開穴で
あり、第１の不純物領域０匂よシ小さい第２の不純物領
域（ハ）が穴と同一形状にて設けられ、またこの穴すべ
てをおおってリード（イ）が設けられた２層配線のコン
タクト部である。
あり、第１の不純物領域０匂よシ小さい第２の不純物領
域（ハ）が穴と同一形状にて設けられ、またこの穴すべ
てをおおってリード（イ）が設けられた２層配線のコン
タクト部である。
第３図開穴部（９）は本発明Ｋ特に開示したものである
。即ち第１の不純物領域０８）は穴（９）の一部に露呈
してお９、Ｐ１工によシ設けられた第２の不純物領域（
７）とその一部（１カにおいてのみ接触している。
。即ち第１の不純物領域０８）は穴（９）の一部に露呈
してお９、Ｐ１工によシ設けられた第２の不純物領域（
７）とその一部（１カにおいてのみ接触している。
さらに半導体または導体のリード（３）はＰ１工の第２
の不純物領域（′７）とのみ接触し、第１の不純物領域
（１８）とは離間（１ユしている。即ちＰ１工の第１の
不純物領域（′７）がリード（３）と他の第１の不純物
領域によシ設けられたクロスアンダ−リードとの＠互右
４（食性なっていることである。
の不純物領域（′７）とのみ接触し、第１の不純物領域
（１８）とは離間（１ユしている。即ちＰ１工の第１の
不純物領域（′７）がリード（３）と他の第１の不純物
領域によシ設けられたクロスアンダ−リードとの＠互右
４（食性なっていることである。
即ち本発明に示す如く、リード（３）が開穴部の一部を
のみおおう場合においても、この穴の全面にＰ工ＩＮよ
り不純物を注入しているため、コンタクトを成就するの
に全く支障がない。即ち同一プラズマ装置により、ｐ１
工とＰＣＶＤを行なうため初めて可能となり、従来より
イオン濃度が２〜４倍にもなるイオン注入装置により成
就し、さらに装置を変えて真空蒸着法によシリードを得
るのではなく多層生成が低コストのプラズマ装置にょリ
一度テ可能になったという大きな特徴を有する。
のみおおう場合においても、この穴の全面にＰ工ＩＮよ
り不純物を注入しているため、コンタクトを成就するの
に全く支障がない。即ち同一プラズマ装置により、ｐ１
工とＰＣＶＤを行なうため初めて可能となり、従来より
イオン濃度が２〜４倍にもなるイオン注入装置により成
就し、さらに装置を変えて真空蒸着法によシリードを得
るのではなく多層生成が低コストのプラズマ装置にょリ
一度テ可能になったという大きな特徴を有する。
第３図開穴部０υけＰ工工の不純物領域（６）と第１の
不純物領域（埒とはイｌ慎り一部で接している。しかし
リード（５）は０■において開穴を十分うめていない。
不純物領域（埒とはイｌ慎り一部で接している。しかし
リード（５）は０■において開穴を十分うめていない。
かかるコンタクトであっても信頼性の低下を誘発させる
ことは全くないという特徴を有する。
ことは全くないという特徴を有する。
第４図は本発明を絶縁ゲイト型電界効果半導体装置に応
用したものである。
用したものである。
即ち図面において半導体（−１）には埋置したフィール
ド絶縁物０◇が設けられている。さらにゲイト絶縁物Ｑ
→とその上面にゲイト電極（ハ）が設けられている。リ
ード（ハ）をゲイト電極（ハ）と同一材料にょシリンを
導入して形成した後、Ｐ１工によりヒ素を注入してソー
ス（ハ）ドレイン（ハ）を積層シている。
ド絶縁物０◇が設けられている。さらにゲイト絶縁物Ｑ
→とその上面にゲイト電極（ハ）が設けられている。リ
ード（ハ）をゲイト電極（ハ）と同一材料にょシリンを
導入して形成した後、Ｐ１工によりヒ素を注入してソー
ス（ハ）ドレイン（ハ）を積層シている。
これＹ従来よシ知られたイオン注入法によっては高濃度
００″〜１０”ｃ留づの注入を１時間もかがってしまっ
ていた。しかし本発明によっては単にＡｓＨ，と水素ま
たはへリュームとのプラズマ雰囲気中Ｋ 〜１０分間浸
すのみで注入することが可能であシ、安価で多量生産が
可能であるという大きな特徴を有する。
００″〜１０”ｃ留づの注入を１時間もかがってしまっ
ていた。しかし本発明によっては単にＡｓＨ，と水素ま
たはへリュームとのプラズマ雰囲気中Ｋ 〜１０分間浸
すのみで注入することが可能であシ、安価で多量生産が
可能であるという大きな特徴を有する。
ソース、ドレインは反応炉内圧力０．１ｔＯｒｒ。
ＡＳＨＪ／Ｈ，＝１％、 ３００’Ｏ、高周波出力５０
Ｗ １０分子 １０’ｃｍ−のｔ ：ｔ＜のＰエエが可
能であった。特にゲイト絶縁物（イ）が２００〜５００
λの厚さで形成されていてもかがる高純度の不純物の注
入が可能であった。
Ｗ １０分子 １０’ｃｍ−のｔ ：ｔ＜のＰエエが可
能であった。特にゲイト絶縁物（イ）が２００〜５００
λの厚さで形成されていてもかがる高純度の不純物の注
入が可能であった。
図面ではＰ工Ｑ（３１）のコーティングを行ない、開穴
部を設け、他のＰエエによりコンタクト（３０）を喀す
、そのリード□□□を本発明方法により形成している０ かくして工ＧＦＥＴまたはその集積化されたＶＬＳＩに
おいても、チャネルを０．２−０．５μとし、接合深さ
２００−２０００＞の浅い接合を有せしめることが可能
となった。
部を設け、他のＰエエによりコンタクト（３０）を喀す
、そのリード□□□を本発明方法により形成している０ かくして工ＧＦＥＴまたはその集積化されたＶＬＳＩに
おいても、チャネルを０．２−０．５μとし、接合深さ
２００−２０００＞の浅い接合を有せしめることが可能
となった。
さらに本発明においては、半導体はシリコンだけではな
く、低温での勿壬が可能なため、ヒ化ガリューム、ヒ化
アルミニュームカリュームＫ 対しても可能であり、単
にメモリ用工Ｃでは々く、発光受光素子に対しても応用
可能である。
く、低温での勿壬が可能なため、ヒ化ガリューム、ヒ化
アルミニュームカリュームＫ 対しても可能であり、単
にメモリ用工Ｃでは々く、発光受光素子に対しても応用
可能である。
第１図は従来の半導体装置を示すたて断面図である。
第２図は本発明の半導体装置の製造工程を示す。
第３図および第４図は本発明の半導体装置のたて断面図
を示す。 茗１（２）
を示す。 茗１（２）
Claims (1)
- 【特許請求の範囲】 １、半導体と該半導体上に開穴部を有する絶縁物とを有
し、前記開穴部において前記半導体表面が露呈した半導
体装置を、プラズマ処理装置内に配設し、電気エネルギ
を与えて、プラズマ化した■価または７価の不純物の反
応性気体雰囲気に露呈せしめることによシ、前記開穴部
の前記半導体内ＫＮ価または７価の不純物をプラズマイ
オン注入して不純物領域を形成せしめる工程と、該工程
の後、導体まることによシ、前記絶縁物上および第→こ
開穴部の不純物領域上に形成せしめることを特徴とする
半導体装置作製方法。 ２、特許請求の範囲第ψ項において、導体または半導体
中にはプラズマイオン注入を行なって添加されたと同−
溝型の不純物が添加されたことを特徴とする半導体装置
作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18805482A JPS5976420A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18805482A JPS5976420A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5976420A true JPS5976420A (ja) | 1984-05-01 |
| JPH0257700B2 JPH0257700B2 (ja) | 1990-12-05 |
Family
ID=16216875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18805482A Granted JPS5976420A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224190A (ja) * | 1992-10-30 | 1994-08-12 | Hyundai Electron Ind Co Ltd | タングステンプラグの製造方法 |
| JP2006210558A (ja) * | 2005-01-27 | 2006-08-10 | Toppan Printing Co Ltd | 非単結晶太陽電池およびその製造方法並びに非単結晶太陽電池製造装置 |
-
1982
- 1982-10-25 JP JP18805482A patent/JPS5976420A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224190A (ja) * | 1992-10-30 | 1994-08-12 | Hyundai Electron Ind Co Ltd | タングステンプラグの製造方法 |
| JP2006210558A (ja) * | 2005-01-27 | 2006-08-10 | Toppan Printing Co Ltd | 非単結晶太陽電池およびその製造方法並びに非単結晶太陽電池製造装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0257700B2 (ja) | 1990-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4273805A (en) | Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer | |
| JP2978748B2 (ja) | 半導体装置の製造方法 | |
| US3461361A (en) | Complementary mos transistor integrated circuits with inversion layer formed by ionic discharge bombardment | |
| JPS61137367A (ja) | 半導体集積回路装置の製造方法 | |
| JPH09121024A (ja) | 半導体装置とその製造方法 | |
| Brown et al. | Refractory metal silicon device technology | |
| JPH0282629A (ja) | 多層レジストを利用した自己整合型砒化ガリウム（ＧａＡｓ）電界効果トランジスタの製造方法 | |
| US3544399A (en) | Insulated gate field-effect transistor (igfet) with semiconductor gate electrode | |
| US4668973A (en) | Semiconductor device passivated with phosphosilicate glass over silicon nitride | |
| US5801086A (en) | Process for formation of contact conductive layer in a semiconductor device | |
| US3700507A (en) | Method of making complementary insulated gate field effect transistors | |
| US3633078A (en) | Stable n-channel tetrode | |
| JPS5976420A (ja) | 半導体装置作製方法 | |
| US5319231A (en) | Insulated gate semiconductor device having an elevated plateau like portion | |
| JPH0361346B2 (ja) | ||
| KR100219102B1 (ko) | 신뢰성있는 반도체 소자를 제조하기 위한 방법 | |
| US3702790A (en) | Monolithic integrated circuit device and method of manufacturing the same | |
| KR19980070527A (ko) | 고저항막 상에 열질화막을 가지는 반도체 장치 및 그 제조 방법 | |
| JPH0368133A (ja) | 固相拡散方法 | |
| JPS5976468A (ja) | 半導体装置 | |
| US4668306A (en) | Method of manufacturing a semiconductor device having unhomogeneous distribution of impurity concentration | |
| JPH02177427A (ja) | 半導体装置の製造方法 | |
| JPS6292327A (ja) | 半導体装置及びその製造方法 | |
| USRE32351E (en) | Method of manufacturing a passivating composite comprising a silicon nitride (SI1 3N4) layer and a phosphosilicate glass (PSG) layer for a semiconductor device layer | |
| JPS6235539A (ja) | 半導体装置の製造方法 |