JPS6311786B2 - - Google Patents
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- Publication number
- JPS6311786B2 JPS6311786B2 JP59251599A JP25159984A JPS6311786B2 JP S6311786 B2 JPS6311786 B2 JP S6311786B2 JP 59251599 A JP59251599 A JP 59251599A JP 25159984 A JP25159984 A JP 25159984A JP S6311786 B2 JPS6311786 B2 JP S6311786B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- oxide film
- silicon layer
- control gate
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、不揮発性半導体記憶装置の製造方法
に関する。
に関する。
不揮発性半導体記憶装置としてEPROMを取り
上げてその製造方法について述べる。
上げてその製造方法について述べる。
第２図は従来の不揮発性半導体記憶装置の製造
工程断面図である。
工程断面図である。
第２図ａに示すように、単結晶シリコン基板２
１上にフイールド酸化膜２２を選択形成した後、
熱酸化法によりフローテイングゲート酸化膜２３
を形成する。その後、化学気相成長（CVD）法
により第１の多結晶シリコン層２４を成長させ必
要に応じて不純物の拡散又はイオン注入を行な
い、反応性イオンエツチング（RIE）を用いて所
定形状にパターニングする。次に第２図ｂに示す
ように、熱酸化法によりコントロールゲート酸化
膜２５を形成する。次に第２図ｃに示すように、
化学気相成長（CVD）法を用いて第２の多結晶
シリコン層２６を形成し、その上に熱酸化法によ
りコントロールゲート上のシリコン酸化膜２７を
形成する。その後、レジストをコントロールゲー
ト形状に形成し、これをマスクとしてフツ化アン
モニウム（NH4F）液を用いたウエツトエツチン
グによりコントロールゲート上のシリコン酸化膜
２７を、又反応性イオンエツチング（RIE）によ
り第２の多結晶シリコン層２６を順次パターニン
グする。
１上にフイールド酸化膜２２を選択形成した後、
熱酸化法によりフローテイングゲート酸化膜２３
を形成する。その後、化学気相成長（CVD）法
により第１の多結晶シリコン層２４を成長させ必
要に応じて不純物の拡散又はイオン注入を行な
い、反応性イオンエツチング（RIE）を用いて所
定形状にパターニングする。次に第２図ｂに示す
ように、熱酸化法によりコントロールゲート酸化
膜２５を形成する。次に第２図ｃに示すように、
化学気相成長（CVD）法を用いて第２の多結晶
シリコン層２６を形成し、その上に熱酸化法によ
りコントロールゲート上のシリコン酸化膜２７を
形成する。その後、レジストをコントロールゲー
ト形状に形成し、これをマスクとしてフツ化アン
モニウム（NH4F）液を用いたウエツトエツチン
グによりコントロールゲート上のシリコン酸化膜
２７を、又反応性イオンエツチング（RIE）によ
り第２の多結晶シリコン層２６を順次パターニン
グする。
次に第２図ｄに示すように、レジストをマスク
としてフツ化アンモニウム（NH4F）液を用いた
ウエツトエツチングによりコントロールゲート酸
化膜２５を、又反応性イオンエツチング（RIE）
により第１の多結晶シリコン層２４を順次パター
ニングする。その後レジストを除去し、フツ化ア
ンモニウム（NH4F）液ウエツトエツチングによ
りフローテイングゲート酸化膜２３の表出部とコ
ントロールゲート上のシリコン酸化膜２７を取り
除く。その後、コントロールゲート形状にパター
ニングした第２の多結晶シリコン層２６をマスク
としてソース・ドレイン領域を形成するために不
純物のイオン注入を行なう（図示せず）。第１の
多結晶シリコン層２４はフローテイングゲートと
して、第２の多結晶シリコン層２６はコントロー
ルゲートとして働く。
としてフツ化アンモニウム（NH4F）液を用いた
ウエツトエツチングによりコントロールゲート酸
化膜２５を、又反応性イオンエツチング（RIE）
により第１の多結晶シリコン層２４を順次パター
ニングする。その後レジストを除去し、フツ化ア
ンモニウム（NH4F）液ウエツトエツチングによ
りフローテイングゲート酸化膜２３の表出部とコ
ントロールゲート上のシリコン酸化膜２７を取り
除く。その後、コントロールゲート形状にパター
ニングした第２の多結晶シリコン層２６をマスク
としてソース・ドレイン領域を形成するために不
純物のイオン注入を行なう（図示せず）。第１の
多結晶シリコン層２４はフローテイングゲートと
して、第２の多結晶シリコン層２６はコントロー
ルゲートとして働く。
上述のように従来の不揮発性半導体記憶装置で
は、フローテイングゲートとなる第１の多結晶シ
リコン層２４を所定形状にパターニングした際、
第１の多結晶シリコンの端部２４Ａにおいて段差
部分が生じてしまう。第１の多結晶シリコン層２
４の表出部分にほぼ均一の膜厚のコントロールゲ
ート酸化膜２５が形成され、更にその上面にほぼ
均一の膜厚の第２の多結晶シリコン層２６が形成
されるので、第１の多結晶シリコン層の端部２４
Ａにおける段差部分はコントロールゲート酸化膜
２５と第２の多結晶シリコン層２６を介しても緩
和されず、コントロールゲート上のシリコン酸化
膜２７に段差部分が生じてしまう。第３図に示す
ように、マスクに用いるレジストは密着性に優れ
ているが、コントロールゲート上のシリコン酸化
膜２７に現われる段差部分の隅部分３１では密着
性が悪くなりレジスト３２の中に気胞３２が入り
込んでしまうことがある。気胞が生じると、エツ
チング液のしみ込みにより正常なエツチングがで
きない。
は、フローテイングゲートとなる第１の多結晶シ
リコン層２４を所定形状にパターニングした際、
第１の多結晶シリコンの端部２４Ａにおいて段差
部分が生じてしまう。第１の多結晶シリコン層２
４の表出部分にほぼ均一の膜厚のコントロールゲ
ート酸化膜２５が形成され、更にその上面にほぼ
均一の膜厚の第２の多結晶シリコン層２６が形成
されるので、第１の多結晶シリコン層の端部２４
Ａにおける段差部分はコントロールゲート酸化膜
２５と第２の多結晶シリコン層２６を介しても緩
和されず、コントロールゲート上のシリコン酸化
膜２７に段差部分が生じてしまう。第３図に示す
ように、マスクに用いるレジストは密着性に優れ
ているが、コントロールゲート上のシリコン酸化
膜２７に現われる段差部分の隅部分３１では密着
性が悪くなりレジスト３２の中に気胞３２が入り
込んでしまうことがある。気胞が生じると、エツ
チング液のしみ込みにより正常なエツチングがで
きない。
したがつて、コントロールゲート上のシリコン
酸化膜２７のレジスト３２でマスクされている部
分も横方向からエツチングしてしまう。更に、必
要以上にエツチングされたコントロールゲート上
のシリコン酸化膜のため、第２の多結晶シリコン
層２６のレジスト３２でマスクされている部分も
横方向からエツチングしてしまう。その結果、最
終的にエツチングした第１の多結晶シリコン層の
端部においてコントロールゲートの幅が狭くなつ
たり、ひどい場合は断線を生じてしまい半導体装
置としての動作をしない。又、レジスト３２をマ
スクとして反応性イオンエツチング（RIE）によ
り第２の多結晶シリコン層２６をパターニングす
る際、垂直方向成分の活性イオンが段差部分の底
で反射して水平方向成分が生じ第２の多結晶シリ
コン層２６のレジスト３２でマスクされている部
分も横方向からエツチングしてしまいさらに悪影
響を及ぼす。
酸化膜２７のレジスト３２でマスクされている部
分も横方向からエツチングしてしまう。更に、必
要以上にエツチングされたコントロールゲート上
のシリコン酸化膜のため、第２の多結晶シリコン
層２６のレジスト３２でマスクされている部分も
横方向からエツチングしてしまう。その結果、最
終的にエツチングした第１の多結晶シリコン層の
端部においてコントロールゲートの幅が狭くなつ
たり、ひどい場合は断線を生じてしまい半導体装
置としての動作をしない。又、レジスト３２をマ
スクとして反応性イオンエツチング（RIE）によ
り第２の多結晶シリコン層２６をパターニングす
る際、垂直方向成分の活性イオンが段差部分の底
で反射して水平方向成分が生じ第２の多結晶シリ
コン層２６のレジスト３２でマスクされている部
分も横方向からエツチングしてしまいさらに悪影
響を及ぼす。
又、洗浄工程において段差部分にナトリウム
（Na）や塩素（Cl）等の異物が付着してしまい、
そのため汚染された酸化膜が形成され悪影響を及
ぼす。
（Na）や塩素（Cl）等の異物が付着してしまい、
そのため汚染された酸化膜が形成され悪影響を及
ぼす。
又、他の従来例として第２の多結晶シリコン層
上に直接レジストを形成して第２の多結晶シリコ
ン層とコントロールゲート酸化膜と第１の多結晶
シリコン層をエツチングする不揮発性半導体記憶
装置の製造方法もあるが、フイールド酸化膜上の
段差部分においてレジストの密着性が悪くなり前
従来例と同様な問題が生じる。
上に直接レジストを形成して第２の多結晶シリコ
ン層とコントロールゲート酸化膜と第１の多結晶
シリコン層をエツチングする不揮発性半導体記憶
装置の製造方法もあるが、フイールド酸化膜上の
段差部分においてレジストの密着性が悪くなり前
従来例と同様な問題が生じる。
本発明の目的は、フローテイングゲートの端部
における段差部分を緩和したゲート間の絶縁構造
を採用することにより前記段差部分におけるコン
トロールゲートの段差を緩和した不揮発性半導体
記憶装置の製造方法を提供することにある。
における段差部分を緩和したゲート間の絶縁構造
を採用することにより前記段差部分におけるコン
トロールゲートの段差を緩和した不揮発性半導体
記憶装置の製造方法を提供することにある。
本発明は、フローテイングゲートとなる導電層
を所定形状にエツチングした後にその端部におけ
る段差部分を溶融可能な絶縁物質で被い熱処理に
よりこの絶縁物質の溶融とコントロールゲート酸
化膜の形成を同時に行なうことにより、段差部分
におけるコントロールゲートの段差の度合を緩和
した不揮発性半導体記憶装置の製造方法である。
を所定形状にエツチングした後にその端部におけ
る段差部分を溶融可能な絶縁物質で被い熱処理に
よりこの絶縁物質の溶融とコントロールゲート酸
化膜の形成を同時に行なうことにより、段差部分
におけるコントロールゲートの段差の度合を緩和
した不揮発性半導体記憶装置の製造方法である。
以下本発明の一実施例を第１図を用いて順次述
べる。
べる。
第１図は本発明の一実施例であるEPROMの製
造工程断面図である。
造工程断面図である。
第１図ａに示すように、単結晶シリコン基板１
１上に薄い酸化膜と窒化膜を成長させレジストを
用いて所定形状にパターニングし熱処理を行なう
ことにより膜厚1μのフイールド酸化膜１２を選
択形成した後、形成領域以外の基板表面を一旦露
出させドライ酸素雰囲気中で900℃の熱酸化によ
り膜厚500Åのフローテイングゲート酸化膜１３
を形成する。その後、化学気相成長（CVD）法
により膜厚4000Åの第１の多結晶シリコン層１４
を成長させ必要に応じて不純物の拡散又はイオン
注入を行ない、反応性イオンエツチング（RIE）
により所定形状にパターニングする。次に第１図
ｂに示すように、溶融可能な絶縁物として膜厚
8000ÅのBPSG（リンとホウ素を添加したガラス）
１７を付着させ、段差部分付近以外を取り除く。
１上に薄い酸化膜と窒化膜を成長させレジストを
用いて所定形状にパターニングし熱処理を行なう
ことにより膜厚1μのフイールド酸化膜１２を選
択形成した後、形成領域以外の基板表面を一旦露
出させドライ酸素雰囲気中で900℃の熱酸化によ
り膜厚500Åのフローテイングゲート酸化膜１３
を形成する。その後、化学気相成長（CVD）法
により膜厚4000Åの第１の多結晶シリコン層１４
を成長させ必要に応じて不純物の拡散又はイオン
注入を行ない、反応性イオンエツチング（RIE）
により所定形状にパターニングする。次に第１図
ｂに示すように、溶融可能な絶縁物として膜厚
8000ÅのBPSG（リンとホウ素を添加したガラス）
１７を付着させ、段差部分付近以外を取り除く。
次に第１図ｃに示すように、酸素雰囲気中で
1000℃で10分間の熱処理を行ないBPSG１７の溶
解を行なうと同時にBPSG１７が被覆していない
第１の多結晶シリコン層１４上にコントロールゲ
ート酸化膜１５を形成する。この場合コントロー
ルゲート酸化膜１５として約1000Aの十分な膜厚
が得られる。次に第１図ｄに示すように、化学気
相成長（CVD）法により第２の多結晶シリコン
層１６を成長させ必要に応じて不純物の拡散又は
イオン注入を行なう。その後、レジストをマスク
とした反応性イオンエツチング（RIE）により第
２の多結晶シリコン層１６と第１の多結晶シリコ
ン層１４を、又フツ化アンモニウム（NH4F）液
を用いたウエツトエツチングによりコントロール
ゲート酸化膜１５とフローテイングゲート酸化膜
１３を順次パターニングする。その後、コントロ
ールゲート形状にパターニングした第２の多結晶
シリコン層１６をマスクとしてソース・ドレイン
領域を形成するために不純物のイオン注入を行な
う（図示せず）。
1000℃で10分間の熱処理を行ないBPSG１７の溶
解を行なうと同時にBPSG１７が被覆していない
第１の多結晶シリコン層１４上にコントロールゲ
ート酸化膜１５を形成する。この場合コントロー
ルゲート酸化膜１５として約1000Aの十分な膜厚
が得られる。次に第１図ｄに示すように、化学気
相成長（CVD）法により第２の多結晶シリコン
層１６を成長させ必要に応じて不純物の拡散又は
イオン注入を行なう。その後、レジストをマスク
とした反応性イオンエツチング（RIE）により第
２の多結晶シリコン層１６と第１の多結晶シリコ
ン層１４を、又フツ化アンモニウム（NH4F）液
を用いたウエツトエツチングによりコントロール
ゲート酸化膜１５とフローテイングゲート酸化膜
１３を順次パターニングする。その後、コントロ
ールゲート形状にパターニングした第２の多結晶
シリコン層１６をマスクとしてソース・ドレイン
領域を形成するために不純物のイオン注入を行な
う（図示せず）。
以上のように、第１の多結晶シリコン層の端部
１４Ａにおける段差部分を緩和した絶縁膜を第１
の多結晶シリコン層１４と第２の多結晶シリコン
層１６の間に形成することにより、第２の多結晶
シリコン層１６の段差部分を緩和する。
１４Ａにおける段差部分を緩和した絶縁膜を第１
の多結晶シリコン層１４と第２の多結晶シリコン
層１６の間に形成することにより、第２の多結晶
シリコン層１６の段差部分を緩和する。
EPROMを製造する際、本発明を実施すること
により最終的にエツチングした第１の多結晶シリ
コンの端部上において第２の多結晶シリコン層１
６の異常エツチングや異物による異常酸化等を防
止することができる。
により最終的にエツチングした第１の多結晶シリ
コンの端部上において第２の多結晶シリコン層１
６の異常エツチングや異物による異常酸化等を防
止することができる。
本発明によれば、不揮発性半導体記憶装置の製
造方法において、フローテイングゲートの端部に
おける段差部分を緩和した絶縁膜をコントロール
ゲートとフローテイングゲートの間に形成するこ
とにより、不揮発性半導体記憶装置の歩留まり及
び信頼性を高めることができる。
造方法において、フローテイングゲートの端部に
おける段差部分を緩和した絶縁膜をコントロール
ゲートとフローテイングゲートの間に形成するこ
とにより、不揮発性半導体記憶装置の歩留まり及
び信頼性を高めることができる。
第１図は本発明の一実施例を示す不揮発性半導
体記憶装置の製造工程断面図、第２図は従来の一
例を示す不揮発性半導体記憶装置の製造工程断面
図、第３図は第２図ｃにおいてレジスト塗布後の
空胞が入り込む様子を示す断面図である。 １２，２２…フイールド酸化膜、１３，２３…
フローテイングゲート酸化膜、１４，２４…第１
の多結晶シリコン層、１４Ａ，２４Ａ…第１の多
結晶シリコン層の端部、１５，２５…コントロー
ルゲート酸化膜、１６，２６…第２の多結晶シリ
コン層、１７…BPSG。
体記憶装置の製造工程断面図、第２図は従来の一
例を示す不揮発性半導体記憶装置の製造工程断面
図、第３図は第２図ｃにおいてレジスト塗布後の
空胞が入り込む様子を示す断面図である。 １２，２２…フイールド酸化膜、１３，２３…
フローテイングゲート酸化膜、１４，２４…第１
の多結晶シリコン層、１４Ａ，２４Ａ…第１の多
結晶シリコン層の端部、１５，２５…コントロー
ルゲート酸化膜、１６，２６…第２の多結晶シリ
コン層、１７…BPSG。
Claims (1)
- １ フローテイングゲートとなる導電層を所定形
体にエツチングした後にその端部における段差部
分を覆うように溶融可能な絶縁物を形成し、次い
で熱処理によりこの絶縁物の溶融とコントロール
ゲート酸化膜の形成を同時に行なうことを特徴と
する不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251599A JPS61131482A (ja) | 1984-11-30 | 1984-11-30 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251599A JPS61131482A (ja) | 1984-11-30 | 1984-11-30 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131482A JPS61131482A (ja) | 1986-06-19 |
| JPS6311786B2 true JPS6311786B2 (ja) | 1988-03-16 |
Family
ID=17225212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251599A Granted JPS61131482A (ja) | 1984-11-30 | 1984-11-30 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131482A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830974A (en) * | 1988-01-11 | 1989-05-16 | Atmel Corporation | EPROM fabrication process |
| US4833096A (en) * | 1988-01-19 | 1989-05-23 | Atmel Corporation | EEPROM fabrication process |
-
1984
- 1984-11-30 JP JP59251599A patent/JPS61131482A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61131482A (ja) | 1986-06-19 |
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