JP3416930B2 - ＳｉＣ半導体装置の製造方法 - Google Patents
ＳｉＣ半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、ＳｉＣ半導体を
用いた半導体装置の製造方法に関するものである。
用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】発光ダイオードや半導体レーザ等の光半
導体素子用材料として開発が進んでいるＳｉＣ半導体
は、熱的、科学的に安定であり、耐放射線性に優れてい
ることから、耐環境デバイスや高出力デバイスの材料と
して注目を集めている。
導体素子用材料として開発が進んでいるＳｉＣ半導体
は、熱的、科学的に安定であり、耐放射線性に優れてい
ることから、耐環境デバイスや高出力デバイスの材料と
して注目を集めている。
【０００３】また、ＳｉＣ半導体は、ＧａＡｓ半導体に
比べて、電子移動度が約２から３倍大きいことから、高
周波半導体素子用材料としても開発が行われている。
比べて、電子移動度が約２から３倍大きいことから、高
周波半導体素子用材料としても開発が行われている。
【０００４】従来のＳｉＣ半導体電子デバイスに関して
は、ＳｉＣ ＭＥＳＦＥＴがＩＥＥＥ、ＧａＡｓ ＩＣ
Ｓｙｍｐｏｓｉｕｍ １９，１９９３等に提案されて
いる。
は、ＳｉＣ ＭＥＳＦＥＴがＩＥＥＥ、ＧａＡｓ ＩＣ
Ｓｙｍｐｏｓｉｕｍ １９，１９９３等に提案されて
いる。
【０００５】従来のＳｉＣ ＭＥＳＦＥＴの構造を図７
ないし図９に従い説明する。
ないし図９に従い説明する。
【０００６】図７ないし図９は、従来のＲＩＥ（リアク
ティブ・イオン・エッチング）法により、素子分離する
ためにＳｉＣ半導体層をエッチングした状態を示し、図
７は断面図、図８は同平面図、図９は図８のｃ−ｃ’線
断面図である。
ティブ・イオン・エッチング）法により、素子分離する
ためにＳｉＣ半導体層をエッチングした状態を示し、図
７は断面図、図８は同平面図、図９は図８のｃ−ｃ’線
断面図である。
【０００７】図７に示すように、ｎ型ＳｉＣ基板５４上
に、ｐ型ＳｉＣエピタキシャル層５５、更に、その上に
ｎ型ＳｉＣエピタキシャル層５６が順次成長させて形成
されている。このｎ型ＳｉＣエピタキシャル層５６上に
マスクとなるＮｉ蒸着膜５７をパターン形成した後、素
子分離のためにＣＦ4 ガスを用いたＲＩＥ法によって、
ｐ型ＳｉＣ層エピタキシャル５５に到達するようにドラ
イエッチングを施し、分離用溝が形成される。この分離
用溝により段差が形成される。
に、ｐ型ＳｉＣエピタキシャル層５５、更に、その上に
ｎ型ＳｉＣエピタキシャル層５６が順次成長させて形成
されている。このｎ型ＳｉＣエピタキシャル層５６上に
マスクとなるＮｉ蒸着膜５７をパターン形成した後、素
子分離のためにＣＦ4 ガスを用いたＲＩＥ法によって、
ｐ型ＳｉＣ層エピタキシャル５５に到達するようにドラ
イエッチングを施し、分離用溝が形成される。この分離
用溝により段差が形成される。
【０００８】次いで、図８に示すごとく、ニッケル（Ｎ
ｉ）を蒸着してパターニングすることによりソース電極
５８、ドレイン電極５９が形成されると共に、金（Ａ
ｕ）、白金（Ｐｔ）等のショットキー接合電極からなる
ゲート電極６０が形成される。
ｉ）を蒸着してパターニングすることによりソース電極
５８、ドレイン電極５９が形成されると共に、金（Ａ
ｕ）、白金（Ｐｔ）等のショットキー接合電極からなる
ゲート電極６０が形成される。
【０００９】ここで、ゲート電極６０の配線は、図９に
示すごとく、段差部を含んで形成されることになる。
示すごとく、段差部を含んで形成されることになる。
【００１０】
【発明が解決しようとする課題】上記した段差は、その
角度がほぼ９０°（８０〜９０°）、即ち、８０°以上
となることから、ステップカバレージが悪くなり、段差
部分でゲート電極用配線の断線が生じやすく、電子デバ
イス製造上及び信頼性の点などで大きな問題となってい
た。
角度がほぼ９０°（８０〜９０°）、即ち、８０°以上
となることから、ステップカバレージが悪くなり、段差
部分でゲート電極用配線の断線が生じやすく、電子デバ
イス製造上及び信頼性の点などで大きな問題となってい
た。
【００１１】また、段差部分での断線を防ぐためには、
ゲート配線の膜厚を厚くする方法もあるが、ゲート配線
を厚くするとこの上に設けられるパッシベーションが悪
くなる等の問題がある。
ゲート配線の膜厚を厚くする方法もあるが、ゲート配線
を厚くするとこの上に設けられるパッシベーションが悪
くなる等の問題がある。
【００１２】上記したように、従来の素子分離用の溝形
成により生じる段差は、その角度が８０°以上となるた
め、各種配線パターンを有するＩＣ化等は極めて困難で
あるという問題があった。
成により生じる段差は、その角度が８０°以上となるた
め、各種配線パターンを有するＩＣ化等は極めて困難で
あるという問題があった。
【００１３】この発明は、上述した従来の問題点を解決
するためになされたものにして、段差の角度を緩やかに
して、ゲート配線の断線等を解消し、ＩＣ化を図ること
ができるＳｉＣ半導体装置の製造方法を提供することを
その目的とする。
するためになされたものにして、段差の角度を緩やかに
して、ゲート配線の断線等を解消し、ＩＣ化を図ること
ができるＳｉＣ半導体装置の製造方法を提供することを
その目的とする。
【００１４】
【課題を解決するための手段】この発明の製造方法は、
ＳｉＣ半導体層上に、この半導体層以上のエッチング速
度を有する天然ゴム系フォトレジストからなるマスクを
設け、ドライエッチングにより前記ＳｉＣ半導体層をエ
ッチングして、ＳｉＣ半導体層をテーパー状にエッチン
グすることによりメサ形状を形成し、当該メサ形状の平
坦部からテーパー部に架けてゲート電極を形成すること
を特徴とする。
ＳｉＣ半導体層上に、この半導体層以上のエッチング速
度を有する天然ゴム系フォトレジストからなるマスクを
設け、ドライエッチングにより前記ＳｉＣ半導体層をエ
ッチングして、ＳｉＣ半導体層をテーパー状にエッチン
グすることによりメサ形状を形成し、当該メサ形状の平
坦部からテーパー部に架けてゲート電極を形成すること
を特徴とする。
【００１５】また、この発明の製造方法は、ＳｉＣ半導
体層上に、この半導体層以上のエッチング速度を有する
フェノールノボラックフォトレジストからなるマスクを
設け、ドライエッチングにより前記ＳｉＣ半導体層をエ
ッチングして、ＳｉＣ半導体層をテーパー状にエッチン
グすることによりメサ形状を形成し、当該メサ形状の平
坦部からテーパー部に架けて上にゲート電極を形成する
ことを特徴とする。
体層上に、この半導体層以上のエッチング速度を有する
フェノールノボラックフォトレジストからなるマスクを
設け、ドライエッチングにより前記ＳｉＣ半導体層をエ
ッチングして、ＳｉＣ半導体層をテーパー状にエッチン
グすることによりメサ形状を形成し、当該メサ形状の平
坦部からテーパー部に架けて上にゲート電極を形成する
ことを特徴とする。
【００１６】この発明は、ＳｉＣ半導体以上のエッチン
グ速度を有する材料でマスクを形成し、ＲＩＥ法でＳｉ
Ｃ半導体をエッチングすることにより、エッチング工程
中にマスクが縮退し、ＳｉＣ半導体表面が徐々に露出す
ることになり、ＳｉＣ半導体をテーパーを有した状態で
エッチングできる。
グ速度を有する材料でマスクを形成し、ＲＩＥ法でＳｉ
Ｃ半導体をエッチングすることにより、エッチング工程
中にマスクが縮退し、ＳｉＣ半導体表面が徐々に露出す
ることになり、ＳｉＣ半導体をテーパーを有した状態で
エッチングできる。
【００１７】例えば、ＲＩＥ条件、３００Ｗ、ＣＦ4 ガ
ス１０ＳＣＣＭで、ＳｉＣ半導体のエッチングレート
は、４００オングストローム／ｍｉｎである。また、天
然ゴム系フォトレジストやフェノールノボラック系フォ
トレジストのエッチングレートは８００オングストロー
ム／ｍｉｎである。
ス１０ＳＣＣＭで、ＳｉＣ半導体のエッチングレート
は、４００オングストローム／ｍｉｎである。また、天
然ゴム系フォトレジストやフェノールノボラック系フォ
トレジストのエッチングレートは８００オングストロー
ム／ｍｉｎである。
【００１８】ここで、ＳｉＣ半導体よりエッチング速度
が速い天然ゴム系フォトレジストをＲＩＥの選択マスク
として用いた場合、例えば、ＳｉＣ半導体に対するエッ
チングレート比が２倍であることから、ＲＩＥ法によっ
て約２６°のテーパー角度を有するメサエッチングが可
能になる。
が速い天然ゴム系フォトレジストをＲＩＥの選択マスク
として用いた場合、例えば、ＳｉＣ半導体に対するエッ
チングレート比が２倍であることから、ＲＩＥ法によっ
て約２６°のテーパー角度を有するメサエッチングが可
能になる。
【００１９】ＲＩＥによるエッチングのテーパー角度の
調整は、マスクの材料の選択やマスクにあらかじめテー
パーを形成するなどの方法により行うことができる。
調整は、マスクの材料の選択やマスクにあらかじめテー
パーを形成するなどの方法により行うことができる。
【００２０】
【発明の実施の形態】以下、この発明によるテーパーエ
ッチングのメサ形状を有して成るＳｉＣ半導体装置の実
施の形態につき説明する。
ッチングのメサ形状を有して成るＳｉＣ半導体装置の実
施の形態につき説明する。
【００２１】図１は、ＳｉＣ ＭＥＳＦＥＴの製造方法
の第１の実施の形態を工程別に示す断面図、図２は同平
面図である。
の第１の実施の形態を工程別に示す断面図、図２は同平
面図である。
【００２２】まず、図１（ａ）に示すように、ｎ型Ｓｉ
Ｃ基板１の主面に膜厚５．０μｍ程度のｐ型ＳｉＣエピ
タキシャル層２、膜厚０．２μｍ程度のｎ型ＳｉＣエピ
タキシャル層３を順次形成する。このウェハの主面に、
例えば、天然ゴム系フォトレジストからなるＲＩＥ選択
用マスクパターン４を形成する。この天然ゴム系フォト
レジスト４としては、この実施の形態では、東京応化株
式会社製の商品名「ＯＭＲ」を用いた。この際、プロキ
シミティー露光処理を施すことで、テーパー形状５を有
するマスクパターン４が形成される。尚、マスクパター
ン４におけるフォトレジストの厚さは約２μｍである。
Ｃ基板１の主面に膜厚５．０μｍ程度のｐ型ＳｉＣエピ
タキシャル層２、膜厚０．２μｍ程度のｎ型ＳｉＣエピ
タキシャル層３を順次形成する。このウェハの主面に、
例えば、天然ゴム系フォトレジストからなるＲＩＥ選択
用マスクパターン４を形成する。この天然ゴム系フォト
レジスト４としては、この実施の形態では、東京応化株
式会社製の商品名「ＯＭＲ」を用いた。この際、プロキ
シミティー露光処理を施すことで、テーパー形状５を有
するマスクパターン４が形成される。尚、マスクパター
ン４におけるフォトレジストの厚さは約２μｍである。
【００２３】次いで、図１（ｂ）に示すように、３００
Ｗ、ＣＦ4 ガス１０ＳＣＣＭの条件で、２０分のＲＩＥ
６の処理を行い、ｎ型ＳｉＣエピタキシャル層３及びｐ
型ＳｉＣエピタキシャル層２を約０．８μｍエッチング
する。このＲＩＥ条件におけるＳｉＣのエッチングレー
トは、４００オングストローム／ｍｉｎ、また、天然ゴ
ム系フォトレジストのエッチングレートは８００オング
ストローム／ｍｉｎである。
Ｗ、ＣＦ4 ガス１０ＳＣＣＭの条件で、２０分のＲＩＥ
６の処理を行い、ｎ型ＳｉＣエピタキシャル層３及びｐ
型ＳｉＣエピタキシャル層２を約０．８μｍエッチング
する。このＲＩＥ条件におけるＳｉＣのエッチングレー
トは、４００オングストローム／ｍｉｎ、また、天然ゴ
ム系フォトレジストのエッチングレートは８００オング
ストローム／ｍｉｎである。
【００２４】この結果、ＲＩＥ処理により、フォトレジ
ストからなるマスクパターン４は縮退しつつ、ＳｉＣの
エッチング処理が進むため、ＳｉＣ半導体膜はテーパー
状にエッチングされて、素子分離がなされる。
ストからなるマスクパターン４は縮退しつつ、ＳｉＣの
エッチング処理が進むため、ＳｉＣ半導体膜はテーパー
状にエッチングされて、素子分離がなされる。
【００２５】この工程で、約２０°程度のテーパー角度
を有するメサ形状７が形成される。
を有するメサ形状７が形成される。
【００２６】次いで、図１（ｃ）及び（ｄ）に示すよう
に、残フォトレジスト膜を除去し、表面の清浄化処理を
行った後、ソース電極８、ドレイン電極９をＮｉ蒸着及
びパターニングし、熱処理によって形成する。そして、
ショットキ接合電極としてゲート電極１０をＰｔのリフ
トオフ技術を用いて形成する。
に、残フォトレジスト膜を除去し、表面の清浄化処理を
行った後、ソース電極８、ドレイン電極９をＮｉ蒸着及
びパターニングし、熱処理によって形成する。そして、
ショットキ接合電極としてゲート電極１０をＰｔのリフ
トオフ技術を用いて形成する。
【００２７】このように、約２０°程度のテーパー角度
を有するメサ形状７の平坦部からテーパー部に架けてゲ
ート電極１０を形成することにより、図１（ｄ）及び図
２に示すように、ゲート電極１０のステップカバレージ
が良好となり、断線等の畏れがなくなる。
を有するメサ形状７の平坦部からテーパー部に架けてゲ
ート電極１０を形成することにより、図１（ｄ）及び図
２に示すように、ゲート電極１０のステップカバレージ
が良好となり、断線等の畏れがなくなる。
【００２８】次に、この発明の第２の実施の形態につき
図３に従い説明する。図３は、ＳｉＣ ＭＥＳＦＥＴの
製造方法の第２の実施の形態を工程別に示す断面図であ
る。
図３に従い説明する。図３は、ＳｉＣ ＭＥＳＦＥＴの
製造方法の第２の実施の形態を工程別に示す断面図であ
る。
【００２９】図３（ａ）に示すように、前述した第１の
実施の形態と同様に、ｎ型ＳｉＣ基板１の主面にｐ型Ｓ
ｉＣエピタキシャル層２、ｎ型エピタキシャル層３が順
次形成されたウェハの主面に、例えば、フェノールノボ
ラックフォトレジストを塗布して、露光現像し、マスク
パターン４ａを形成する。この実施の形態では、東京応
化株式会社製商品名「ＯＦＰＲ８６００」を用いた。
尚、マスクパターン４ａのフォトレジストの厚さは、約
２μｍである。
実施の形態と同様に、ｎ型ＳｉＣ基板１の主面にｐ型Ｓ
ｉＣエピタキシャル層２、ｎ型エピタキシャル層３が順
次形成されたウェハの主面に、例えば、フェノールノボ
ラックフォトレジストを塗布して、露光現像し、マスク
パターン４ａを形成する。この実施の形態では、東京応
化株式会社製商品名「ＯＦＰＲ８６００」を用いた。
尚、マスクパターン４ａのフォトレジストの厚さは、約
２μｍである。
【００３０】この第２の実施の形態が第１の実施の形態
と相違するところは、マスクパターン４ａにテーパーを
設けていないことである。
と相違するところは、マスクパターン４ａにテーパーを
設けていないことである。
【００３１】次いで、図３（ｂ）に示すように、３００
Ｗ、ＣＦ4 ガス１０ＳＣＣＭの条件で、２０分のＲＩＥ
６の処理を行い、ｎ型ＳｉＣエピタキシャル層３及びｐ
型ＳｉＣエピタキシャル層２を約０．８μｍエッチング
する。このＲＩＥ条件で、ＳｉＣのエッチングレート
は、４００オングストローム／ｍｉｎ、また、フェノー
ルノボラックフォトレジストのエッチングレートは８０
０オングストローム／ｍｉｎである。
Ｗ、ＣＦ4 ガス１０ＳＣＣＭの条件で、２０分のＲＩＥ
６の処理を行い、ｎ型ＳｉＣエピタキシャル層３及びｐ
型ＳｉＣエピタキシャル層２を約０．８μｍエッチング
する。このＲＩＥ条件で、ＳｉＣのエッチングレート
は、４００オングストローム／ｍｉｎ、また、フェノー
ルノボラックフォトレジストのエッチングレートは８０
０オングストローム／ｍｉｎである。
【００３２】この結果、ＲＩＥ処理により、フォトレジ
スト４ａは縮退しつつ、ＳｉＣのエッチング処理が進む
ため、ＳｉＣ半導体膜はテーパー状にエッチングされ
る。この時、このフォトレジストからなるマスクパター
ン４ａは、前述した第１の実施の形態のように、テーパ
ーを設けていないので、縮退によりレジスト端部のＳｉ
Ｃ半導体表面が露出する時間が第１の実施の形態よりは
時間がかかる。
スト４ａは縮退しつつ、ＳｉＣのエッチング処理が進む
ため、ＳｉＣ半導体膜はテーパー状にエッチングされ
る。この時、このフォトレジストからなるマスクパター
ン４ａは、前述した第１の実施の形態のように、テーパ
ーを設けていないので、縮退によりレジスト端部のＳｉ
Ｃ半導体表面が露出する時間が第１の実施の形態よりは
時間がかかる。
【００３３】従って、この実施の形態においては、この
工程で、約３０°程度のテーパー角度を有するメサ形状
７が形成される。
工程で、約３０°程度のテーパー角度を有するメサ形状
７が形成される。
【００３４】次いで、図３（ｃ）に示すように、残フォ
トレジスト膜を除去し、表面の清浄化処理を行った後、
ソース電極、ドレイン電極をＮｉ蒸着及びパターニング
し、熱処理によって形成する。そして、ショットキ接合
電極からなるゲート電極１０をＰｔのリフトオフ技術を
用いて形成する。
トレジスト膜を除去し、表面の清浄化処理を行った後、
ソース電極、ドレイン電極をＮｉ蒸着及びパターニング
し、熱処理によって形成する。そして、ショットキ接合
電極からなるゲート電極１０をＰｔのリフトオフ技術を
用いて形成する。
【００３５】尚、テーパー形状の角度をより大きくする
には、ＳｉＣ半導体とのエッチング速度の差を小さくす
ればよい。
には、ＳｉＣ半導体とのエッチング速度の差を小さくす
ればよい。
【００３６】図４は、この発明の技術をＳｉＣバイポー
ラトランジスタに用いた参考例を示す断面図である。
ラトランジスタに用いた参考例を示す断面図である。
【００３７】コレクター領域となるｎ型ＳｉＣ基板１０
の主面に、ベース領域となるｐ型ＳｉＣエピタキシャル
層１１を形成した後、動作電圧を下げるためにエミッタ
領域と接合する部分をエッチングにより除去して薄膜化
する。この薄膜化のためのエッチングを上述したこの発
明によるＲＩＥのエッチング方法を用いて動作層端部を
テーパー形状にする。即ち、薄膜化する部分を除いて、
ＳｉＣ半導体のエッチング速度以上のエッチング速度を
有する材料からなるマスクパターンを設け、ＲＩＥによ
りベース領域の動作層の薄膜化を行う。この薄膜化によ
り、メサ形状が形成され、動作層端部に所定のテーパー
が形成される。
の主面に、ベース領域となるｐ型ＳｉＣエピタキシャル
層１１を形成した後、動作電圧を下げるためにエミッタ
領域と接合する部分をエッチングにより除去して薄膜化
する。この薄膜化のためのエッチングを上述したこの発
明によるＲＩＥのエッチング方法を用いて動作層端部を
テーパー形状にする。即ち、薄膜化する部分を除いて、
ＳｉＣ半導体のエッチング速度以上のエッチング速度を
有する材料からなるマスクパターンを設け、ＲＩＥによ
りベース領域の動作層の薄膜化を行う。この薄膜化によ
り、メサ形状が形成され、動作層端部に所定のテーパー
が形成される。
【００３８】続いて、エミック領域となるｎ型ＳｉＣエ
ピタキシャル層１２を成型して形成する。この結果、ベ
ース領域１１とエミッタ領域１２との端部はテーパー状
に形成されるため、この部分での電界集中が緩和され、
耐圧が向上する。
ピタキシャル層１２を成型して形成する。この結果、ベ
ース領域１１とエミッタ領域１２との端部はテーパー状
に形成されるため、この部分での電界集中が緩和され、
耐圧が向上する。
【００３９】次いで、エミッタ領域１２及びエレクタ領
域１０部分にＮｉ電極１３、１４を蒸着及びパターニン
グした後熱処理を施して形成し、ベース領域１１にＡｌ
電極１５を形成する。その後、約１０００℃、Ａｒ中で
熱処理をした後、例えば、シリコン窒化膜（Ｓｉ
3 Ｎ4 ）からなる保護膜１６を形成して、この発明にか
かるＳｉＣバイポーラトランジスタが得られる。
域１０部分にＮｉ電極１３、１４を蒸着及びパターニン
グした後熱処理を施して形成し、ベース領域１１にＡｌ
電極１５を形成する。その後、約１０００℃、Ａｒ中で
熱処理をした後、例えば、シリコン窒化膜（Ｓｉ
3 Ｎ4 ）からなる保護膜１６を形成して、この発明にか
かるＳｉＣバイポーラトランジスタが得られる。
【００４０】図５は、ＳｉＣダイオードとＳｉＣ ＭＥ
ＳＦＥＴのＩＣ化したこの発明の第３の実施の形態を示
す断面図である。ｎ型ＳｉＣ基板２７の主面にｐ型Ｓｉ
Ｃエピタキシャル成長層２８と、ｎ型ＳｉＣエピタキシ
ャル成長層２９が順次形成されたウェハの主面に、本発
明のＲＩＥのエッチング方法を用いて所定のテーパ角度
を有するメサエッチング３０を施す。
ＳＦＥＴのＩＣ化したこの発明の第３の実施の形態を示
す断面図である。ｎ型ＳｉＣ基板２７の主面にｐ型Ｓｉ
Ｃエピタキシャル成長層２８と、ｎ型ＳｉＣエピタキシ
ャル成長層２９が順次形成されたウェハの主面に、本発
明のＲＩＥのエッチング方法を用いて所定のテーパ角度
を有するメサエッチング３０を施す。
【００４１】次いで、ＭＥＳＦＥＴ領域３１に、ソース
電極３２、ドレイン電極３３となるＮｉ電極を、ダイオ
ード領域３４にカソード電極３５となるＮｉ電極を形成
する。ダイオードのカソード電極３５とＭＥＳＦＥＴの
ソース電極３２とは、ＳｉＯ2 膜３６上に形成された配
線パターン電極３７のＡｕ／Ｔｉ膜によって接続されて
いる。また、ＭＥＳＦＥＴのゲート電極３８とダイオー
ドのアノード電極３９は、Ａｌ電極によって形成され
る。
電極３２、ドレイン電極３３となるＮｉ電極を、ダイオ
ード領域３４にカソード電極３５となるＮｉ電極を形成
する。ダイオードのカソード電極３５とＭＥＳＦＥＴの
ソース電極３２とは、ＳｉＯ2 膜３６上に形成された配
線パターン電極３７のＡｕ／Ｔｉ膜によって接続されて
いる。また、ＭＥＳＦＥＴのゲート電極３８とダイオー
ドのアノード電極３９は、Ａｌ電極によって形成され
る。
【００４２】このダイオードとＭＥＳＦＥＴの組み合わ
せにより、ＭＥＳＦＥＴのソース・ドレイン間電流をダ
イオードの微小電流により制御することができるもので
あり、これはＳｉＣ半導体のメサ形状エッチングの実現
によって可能になったものである。
せにより、ＭＥＳＦＥＴのソース・ドレイン間電流をダ
イオードの微小電流により制御することができるもので
あり、これはＳｉＣ半導体のメサ形状エッチングの実現
によって可能になったものである。
【００４３】図６は、ＳｉＣフォトダイオードとＳｉＣ
ＭＥＳＦＥＴのＩＣ化の第４の実施の形態を示す断面
図である。ＭＥＳＦＥＴ領域３１とフォトダイオード領
域３４とはＶ溝３６により分離されて成る。図５のダイ
オードがフォトダイオードとして機能する以外は同じ構
成であるので、説明の重複を避けるために同じ部分には
同じ符号を付し説明を省略する。
ＭＥＳＦＥＴのＩＣ化の第４の実施の形態を示す断面
図である。ＭＥＳＦＥＴ領域３１とフォトダイオード領
域３４とはＶ溝３６により分離されて成る。図５のダイ
オードがフォトダイオードとして機能する以外は同じ構
成であるので、説明の重複を避けるために同じ部分には
同じ符号を付し説明を省略する。
【００４４】フォトダイオードへの光照射３９によるフ
ォトダイオードの微小電流変化により、ＭＥＳＦＥＴの
ソース・ドレイン電流が制御される。また、この実施の
形態においては、テーパ形状の部分だけ光の応答性が上
昇するという効果もある。
ォトダイオードの微小電流変化により、ＭＥＳＦＥＴの
ソース・ドレイン電流が制御される。また、この実施の
形態においては、テーパ形状の部分だけ光の応答性が上
昇するという効果もある。
【００４５】尚、上記した各実施の形態においては、Ｓ
ｉＣエピタキシャル層をエッチング除去し、テーパ形状
に形成したが、ＳｉＣ基板自体をエッチング除去してテ
ーパ形状に形成しても良い。
ｉＣエピタキシャル層をエッチング除去し、テーパ形状
に形成したが、ＳｉＣ基板自体をエッチング除去してテ
ーパ形状に形成しても良い。
【００４６】
【発明の効果】以上説明したように、この発明によれ
ば、段差部分での配線の断線が防止でき、ＳｉＣ半導体
を用いたＩＣ化が容易に図れる。
ば、段差部分での配線の断線が防止でき、ＳｉＣ半導体
を用いたＩＣ化が容易に図れる。
【図１】ＳｉＣ ＭＥＳＦＥＴの製造方法の第１の実施
の形態を工程別に示す断面図である。
の形態を工程別に示す断面図である。
【図２】ＳｉＣ ＭＥＳＦＥＴの製造方法の第１の実施
の形態を示す同平面図である。
の形態を示す同平面図である。
【図３】ＳｉＣ ＭＥＳＦＥＴの製造方法の第２の実施
の形態を工程別に示す断面図である。
の形態を工程別に示す断面図である。
【図４】この発明の技術をＳｉＣバイポーラトランジス
タに用いた参考例を示す断面図である。
タに用いた参考例を示す断面図である。
【図５】ＳｉＣダイオードとＳｉＣ ＭＥＳＦＥＴのＩ
Ｃ化したこの発明の第３の実施の形態を示す断面図であ
る。
Ｃ化したこの発明の第３の実施の形態を示す断面図であ
る。
【図６】ＳｉＣフォトダイオードとＳｉＣ ＭＥＳＦＥ
ＴのＩＣ化の第４の実施の形態を示す断面図である
ＴのＩＣ化の第４の実施の形態を示す断面図である
【図７】従来のＲＩＥ法により、素子分離するためにＳ
ｉＣ半導体層をエッチングした状態を示す断面図であ
る。
ｉＣ半導体層をエッチングした状態を示す断面図であ
る。
【図８】図７の上面から見た平面図である。
【図９】図８のｃ−ｃ’線断面図である。
１ ｎ型ＳｉＣ基板
２ ｐ型ＳｉＣエピタキシャル層
３ ｎ型エピタキシャル層
４ マスクパターン
７ メサ形状
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭60−142568（ＪＰ，Ａ)
特開 平３−136252（ＪＰ，Ａ)
特開 平９−82956（ＪＰ，Ａ)
特開 平９−88283（ＪＰ，Ａ)
特開 平５−129321（ＪＰ，Ａ)
特開 平８−250737（ＪＰ，Ａ)
特開 平１−196873（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 21/76
H01L 29/778 - 29/812
Claims (2)
- 【請求項１】 ＳｉＣ半導体層上に、この半導体層以上
のエッチング速度を有する天然ゴム系フォトレジストか
らなるマスクを設け、ドライエッチングにより前記Ｓｉ
Ｃ半導体層をエッチングして、ＳｉＣ半導体層をテーパ
ー状にエッチングすることによりメサ形状を形成し、当
該メサ形状の平坦部からテーパー部に架けてゲート電極
を形成することを特徴とするＳｉＣ半導体装置の製造方
法。 - 【請求項２】 ＳｉＣ半導体層上に、この半導体層以上
のエッチング速度を有するフェノールノボラックフォト
レジストからなるマスクを設け、ドライエッチングによ
り前記ＳｉＣ半導体層をエッチングして、ＳｉＣ半導体
層をテーパー状にエッチングすることによりメサ形状を
形成し、当該メサ形状の平坦部からテーパー部に架けて
ゲート電極を形成することを特徴とするＳｉＣ半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01521598A JP3416930B2 (ja) | 1998-01-28 | 1998-01-28 | ＳｉＣ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01521598A JP3416930B2 (ja) | 1998-01-28 | 1998-01-28 | ＳｉＣ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214405A JPH11214405A (ja) | 1999-08-06 |
| JP3416930B2 true JP3416930B2 (ja) | 2003-06-16 |
Family
ID=11882664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01521598A Expired - Fee Related JP3416930B2 (ja) | 1998-01-28 | 1998-01-28 | ＳｉＣ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3416930B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW565630B (en) * | 1999-09-07 | 2003-12-11 | Sixon Inc | SiC wafer, SiC semiconductor device and method for manufacturing SiC wafer |
| JP2003007976A (ja) * | 2001-06-25 | 2003-01-10 | Mitsubishi Electric Corp | 半導体装置及びモジュール装置 |
| JP4777699B2 (ja) | 2005-06-13 | 2011-09-21 | 本田技研工業株式会社 | バイポーラ型半導体装置およびその製造方法 |
| JP5213350B2 (ja) * | 2007-04-26 | 2013-06-19 | 関西電力株式会社 | 炭化珪素ツェナーダイオード |
| JP2010034220A (ja) * | 2008-07-28 | 2010-02-12 | Kansai Electric Power Co Inc:The | バイポーラ半導体装置 |
| JP2012256664A (ja) * | 2011-06-08 | 2012-12-27 | Advanced Power Device Research Association | メサ型ダイオードおよびメサ型ダイオードの製造方法 |
| JP5817823B2 (ja) * | 2013-12-27 | 2015-11-18 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| CN112530795A (zh) * | 2020-08-21 | 2021-03-19 | 中国工程物理研究院电子工程研究所 | 基于小角度深刻蚀工艺的碳化硅功率器件终端及制作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142568A (ja) * | 1983-12-29 | 1985-07-27 | Sharp Corp | 炭化珪素電界効果トランジスタの製造方法 |
| JPH0666335B2 (ja) * | 1983-12-29 | 1994-08-24 | シャープ株式会社 | 炭化珪素ショットキ接合型電界効果トランジスタの製造方法 |
| JPH01196873A (ja) * | 1988-02-02 | 1989-08-08 | Sharp Corp | 炭化珪素半導体装置 |
| JPH05129321A (ja) * | 1991-10-30 | 1993-05-25 | Rohm Co Ltd | ヘテロ接合トランジスタ |
| JPH08250737A (ja) * | 1995-03-09 | 1996-09-27 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JP3305929B2 (ja) * | 1995-09-14 | 2002-07-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH0988283A (ja) * | 1995-09-26 | 1997-03-31 | Mitsubishi Plastics Ind Ltd | パーゴラ用梁 |
-
1998
- 1998-01-28 JP JP01521598A patent/JP3416930B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11214405A (ja) | 1999-08-06 |
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