JP5817823B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、電力変換装置などに用いられる半導体装置であって、温度検出用ダイオードなどを内蔵した半導体装置およびその製造方法に関する。

電力変換装置用のパワー半導体装置においては、使用中の異常動作等により半導体装置の温度が上昇して破壊にいたることがまれに起こり得る。そこで、半導体装置を構成する半導体チップの温度を検出することができれば、温度が異常に上昇した時に、例えばＭＯＳゲート型の半導体装置であれば、ゲート電圧を下げるなどの手段を講じることにより、半導体装置の破壊を回避することができる。

このような温度を検出する機能は、多結晶シリコン（以下、ポリシリコンと称す）で形成されたダイオードを備えることにより実現できる。このように温度検出を目的として、ポリシリコンで形成したダイオードを備え、その電気的特性を用いて温度を検出する素子は、例えば、特許文献１により一般的に知られている。半導体装置では、ダイオードに定電流を通流したときの順方向電圧が温度により変化する特性を利用し、温度に換算する方法を用いることが多い。

図１３および１４は、従来の温度検出用ダイオードを有する一般的なパワー半導体装置の要部構成図であり、図１３（ａ）は平面図、図１３（ｂ）は図１３（ａ）のＸ−Ｘ線で切断した断面図であり、図１４（ａ）は図１３（ａ）のＹ−Ｙ線で切断した断面図、図１４（ｂ）は図１４（ａ）のＪ部拡大図である。この例では、活性領域のセル構造がトレンチゲート型ＭＯＳＦＥＴの場合を示すが、活性領域に形成する素子はＭＯＳデバイス（ＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ））でもｐｎ接合からなるダイオードであってもよく、トレンチ構造以外にプレーナー構造であってもよい。

図１３に示す温度検出用ダイオードを有するトレンチゲート型ＭＯＳＦＥＴの製造方法について説明する。
まず、活性領域に形成されるトレンチゲート型ＭＯＳＦＥＴの製造方法について説明する。

ｎ半導体基板１の表面にチャネルｐウェル領域２を形成し、このチャネルｐウェル領域２を貫通してｎ半導体基板１に達するトレンチ１９を形成する。トレンチ１９の側壁にゲート絶縁膜３を介してポリシリコンでゲート電極４を形成する。チャネルｐウェル領域２の表面にトレンチ１９の側壁に接するようにｎ^＋ソース領域５を形成し、ゲート電極４上に層間絶縁膜６を形成する。層間絶縁膜６上とｎ^＋ソース領域５上とチャネルｐウェル領域２上にバリアメタル７を形成し、その上にソース電極８を形成する。図示しないがｎ半導体基板１の裏面側全面にはｎ^＋ドレイン領域とドレイン電極を形成する。

ｎ半導体基板の裏面側全面にｐ^＋コレクタ領域となるｐ^＋層とコレクタ電極となる金属膜を形成すればＩＧＢＴになる。また、ｎ半導体基板１としては、高濃度のｎ基板にｎ⁻層をエピタキシャル成長させたエピタキシャルウェハやｎ⁻基板の裏面からｎ型不純物のドーパントを気相拡散させた、拡散ウェハを用いることもある。

つぎに、温度検出用ダイオードの製造方法について説明する。
まず、温度検出用ダイオードを形成するｎ半導体基板１の領域にｐウェル領域１４を形成する。このｐウェル領域１４は、チャネルｐウェル領域２と同じイオン注入・拡散工程で形成してもよい。また、ｐウェル領域１４は、ソース電極８に電気的に接続されることが多い。

次に、絶縁膜９を形成する。この絶縁膜９はゲート酸化膜３と同じ工程で形成してもよいが、ソース電極８に対する温度検出ダイオードの絶縁性の観点からは、より厚い絶縁膜９の方が望ましく、０．１μｍから０．５μｍ程度の厚さであることが多い。この絶縁膜９は、熱酸化膜でも、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による堆積酸化膜でもよい。

つぎに、絶縁膜９上に温度検出用ダイオードを形成するために、０．５μｍ〜１．０μｍ程度の厚さのポリシリコン１８を堆積する。ゲート電極４もポリシリコンを用いることが多いが、このゲート電極４には、低抵抗化するために高濃度にｎ型またはｐ型ドーパントをドープしたポリシリコンを用いることが多い。そのため、このポリシリコンに温度検出用ダイオードのｐｎ接合を形成することが難しい。温度検出用ダイオード用のポリシリコン１８は、ドープされないポリシリコンをゲート電極４のポリシリコンとは別に堆積することが多い。

温度検出用ダイオードのｐｎ接合を形成するために、フォトレジストをマスクにして、選択的にｐ型不純物およびｎ型不純物のドーパントをポリシリコン１８にイオン注入する。その後、１０００℃以上の熱処理によりドーパントを活性化し、ｐ^＋アノード領域１０となるｐ^＋領域とｎ^＋カソード領域１１となるｎ^＋領域を形成する。ダイオードを形成する箇所にのみポリシリコン１８を残すためのフォトリソグラフィー工程は、これらｐ^＋領域、ｎ^＋領域を形成する前でも後でもよい。

ドーパント活性化後に層間絶縁膜６を形成する。この層間絶縁膜６には、厚さ１μｍ程度のＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などが用いられる。フォトリソグラフィーにより、層間絶縁膜６にコンタクトホールを形成し、その後に、アノード電極配線１２とカソード電極配線１３およびソース電極８となる金属膜（厚さ３μｍ〜５μｍ程度）をスパッタ法により形成する。

この際、金属膜の母材には一般的にＡｌ、または、Ｓｉを数ｗｔ％程度含んだＡｌ−Ｓｉが用いられる。Ａｌは３百数十℃程度の熱処理中でもＳｉ基板と相互反応しやすく、アロイスパイクを発生しやすい。そのため、相互反応を防止するためにＴｉ、ＴｉＮ、Ｔａ、ＴａＮｉおよびＷＮ等の高融点材料のバリアメタル７（厚さ数百ｎｍ）をＡｌ（−Ｓｉ）膜形成直前にスパッタ形成することが多い。

また、近年はｎ半導体基板１を最終工程付近で２００μｍ以下に薄く加工して、半導体素子の性能を向上させる技術が広く用いられている。この場合、ｎ半導体基板１の両面の膜構造が異なるために応力が発生し、ｎ半導体基板１が数ｍｍ以上反ってしまうことがある。基板１が反ってしまうと、その後の工程やウェハ状態での電気特性測定時等に、装置内でのウェハ搬送ができなくなる。適切な膜厚のバリアメタル７（例えば、Ｔｉ／ＴｉＮ／Ｔｉなど）を採用することにより、基板１を研削した後の両面の応力をバランスさせ、基板１の反りを小さくすることができるため、バリアメタル７を使用することがある。

これら金属膜を形成後、フォトリソグラフィーにより、アノード電極配線１２、カソード電極配線１３およびソース電極８を形成する。この時、Ａｌ母材は膜厚が厚いため、ウェットエッチングを行うことが多い。一方、バリアメタル７は高融点材料であるためにウェットエッチングではエッチングできないため、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）による指向性の高いエッチングを行う。

また、特許文献２には、ゲート電極をポリシリコンで形成し、端部を円弧状にして、ゲート電極上面を鈍角に傾斜させて、層間絶縁膜の被覆性を向上させる例が開示されている。

また、特許文献３には、半導体層上に絶縁膜および導電膜が積層された構造を含む回路素子であって、上記半導体層で、平面視したときに導電膜と交差する端面の垂直方向の傾斜角度を４５°以上７０°以下とすることで、回路素子内に発生する寄生素子の影響を低減でき、素子特性を向上できるとともに、半導体層と導電膜の間の絶縁耐圧を確保できることが開示されている。

特開平７−１５３９２０号公報 特許第４０６１７５１号公報 特開２００７−１４２２８７号公報

ポリシリコン端面のテーパー角θ１が大きいと、このテーパー部１５を被覆している層間絶縁膜の段差部は図１４のＪ部に示すようにオーバーハング形状になる。そうすると、層間絶縁膜６を真上から見るとオーバーハング部は陰になるので、このオーバーハング部に形成されたバリアメタルは、ＲＩＥによる指向性の高いエッチング法ではエッチングされず、バリアメタル７の残渣３０として残ってしまう。

そうすると、電気的に絶縁性を必要とするアノード電極配線１２とカソード電極配線１３がこの箇所（図１３のＨ部）にあるバリアメタル７の残渣３０によって電気的な絶縁性が不十分となり、正確な温度検出用ダイオードの電気特性を発揮することが出来なくなる。その結果、温度検出用ダイオードによる正確な温度検出が困難になる。

尚、図１４（ｂ）に示すように、層間絶縁膜の表面において、平坦な面（点線）と段差部の面（点線）が交差する箇所の角度をここでは層間絶縁膜段差部の外角θ２と定義する。交差する箇所の付近が丸みを帯びる場合には、平坦な面の延長と段差部の平坦な面の延長の交差する箇所の角度とする。これは交差する箇所の角度（外角θ２）が９０°以上となる場合などである。

また、前記特許文献２および特許文献３においては、バリアメタルの残渣を層間絶縁膜の段差部に残さないようにする方策については記述されていない。
この発明の目的は、前記の課題を解決して、電気的な絶縁性を必要とする２本の電極配線の間にある層間絶縁膜の段差部にバリアメタルの残渣が残らないようにできる半導体装置およびその製造方法を提供することにある。

前記の目的を達成するために、特許請求の範囲に記載の発明によれば、
半導体基板の一方の主面上に選択的に形成された絶縁膜と、
該絶縁膜上に形成されたポリシリコンと、
前記半導体基板上から前記ポリシリコン上にかけて形成された層間絶縁膜と、
該ポリシリコン上に分離して形成された第１コンタクトホールおよび第２コンタクトホールと、
前記第１コンタクトホールの側壁および底部から前記層間絶縁膜上にかけて形成された第１バリアメタルと、
前記第２コンタクトホールの側壁および底部から前記層間絶縁膜上にかけて前記第１バリアメタルと分離して形成された第２バリアメタルと、
前記第１バリアメタル上に形成される第１電極配線と、
前記第２バリアメタル上に形成された第２電極配線を有する半導体装置であって、
前記ポリシリコンの端面のテーパー角が５０°以下であり、
前記層間絶縁膜は、ポリシリコンの上面から該前記ポリシリコンの端面に接し、
さらに前記層間絶縁膜は、前記ポリシリコンよりも外側に延在するとともに該ポリシリコン下部に形成された前記絶縁膜の上面に達して該絶縁膜の端面に接し、
さらに前記層間絶縁膜は、前記絶縁膜の外側に延在するとともに前記半導体基板の一方の主面に接する半導体装置とする。

前記絶縁膜を挟んで上部に前記ポリシリコンが形成された前記半導体基板の表面には、前記ポリシリコンが内側に位置するとともに前記半導体基板と逆導電型のウェル領域が形成され、前記絶縁膜端面は前記ウェル領域よりも内側に位置し、前記層間絶縁膜は前記ウェル領域よりも外側に延在するとともに該ウェル領域表面に接してもよい。

前記絶縁膜の厚さが、前記ポリシリコンの厚さの半分以下であってもよい。
前記ポリシリコンの端面のテーパー角が５０°以下であってもよい。
前記ポリシリコンの端面のテーパー角が４５°以下であってもよい。

前記層間絶縁膜の厚さが１．２μｍ以下であってもよい。
前記層間絶縁膜の厚さが０．９μｍ以上であってもよい。
前記層間絶縁膜の厚さが０．６μｍ以下であってもよい。

前記層間絶縁膜の厚さが０．４μｍ以上であってもよい。
前記ポリシリコンの厚さが０．４μｍ〜０．６μｍであってもよい。
前記絶縁膜端面が、前記ポリシリコン端面よりも外側に延在してもよい。

前記絶縁膜の厚さが０．１μｍ以上０．５μｍ以下であってもよい。
前記第１および第２バリアメタルはＴｉおよびＴｉＮを含めてもよい。
前記層間絶縁膜の段差部の外角が９０°以上であってもよい。

前記層間絶縁膜がＰＳＧ膜であってもよい。
前記第１および第２バリアメタルは、最下層にＴｉと、該Ｔｉ上にＴｉＮが積層されていてもよい。

前記半導体基板の厚さが２００μｍ以下であってもよい。
前記一方の主面の活性領域上に、前記ポリシリコンと離間するように形成された通電用の表面電極と、
前記半導体基板の他方の主面に形成された通電用の裏面電極と、を備えてもよい。

前記ポリシリコンに、ｐｎダイオード、または該ｐｎダイオードを備える温度検出用ダイオード、もしくは抵抗を形成してもよい。
前記ポリシリコンには第１導電型層と第２導電型層が形成され、前記ポリシリコンの端面は、前記第１導電型層および第２導電型層が接するｐｎ接合面から離間してもよい。
上記の半導体装置の製造方法であって、
前記絶縁膜と、該絶縁膜上に形成されたポリシリコンを、所定の形状に加工する工程と、
該ポリシリコンの端部となる領域に希ガスイオンを注入する工程と、
該希ガスイオンの注入箇所を含む前記ポリシリコンの周囲をドライエッチングして、該ポリシリコンの端面に５０°以下のテーパー角を付ける工程と、
前記ポリシリコンの端面および該ポリシリコン下部の前記絶縁膜の端面に接するように前記層間絶縁膜を堆積する工程と、を含み、
前記テーパー角を付ける工程において、前記ポリシリコン端面を前記絶縁膜端面よりも内側に後退させ、
前記層間絶縁膜を堆積する工程において、前記層間絶縁膜を前記ポリシリコンの上面から該ポリシリコンの端面に接触させ、
さらに前記層間絶縁膜を、前記ポリシリコンよりも外側に延在させるとともに該ポリシリコン下部に形成された前記絶縁膜の上面に達して該絶縁膜の端面に接触させ、
さらに前記層間絶縁膜を、前記絶縁膜の外側に延在させるとともに前記半導体基板の一方の主面に接触させてもよい。

前記ポリシリコンを所定の形状に加工する工程において、前記ポリシリコンに第１導電型不純物または第２導電型不純物を導入して第１導電型層または第２導電型層を形成し、前記ポリシリコンの端面を、前記第１導電型層および第２導電型層が接するｐｎ接合面から離間させてもよい。
前記半導体基板の表面に選択的に該半導体基板と逆導電型のウェル領域を形成する工程と、をさらに含み、前記所定の形状に加工する工程が、前記絶縁膜と、該絶縁膜上に形成されたポリシリコンを、それぞれ前記ウェル領域の表面で該ウェル領域の内側に位置させてもよい。
前記ポリシリコンには第１導電型層と第２導電型層が形成され、
前記ポリシリコンの端面は、前記第１導電型層および第２導電型層が接するｐｎ接合面から離間してもよい。

この発明によれば、ポリシリコン端面のテーパー角を４５°以下とすることで、ポリシリコン上の層間絶縁膜段差部の外角を９０°以上にすることができて、電気的に絶縁性を必要とする箇所にバリアメタル残渣を残さないようにできる。

その結果、温度検出用ダイオードを有する半導体素子において、温度検出用ダイオードのアノード電極配線とカソード電極配線間の電気的な絶縁性を確保できて、正確な温度の検出ができる。

また、ポリシリコンで形成した抵抗を有する半導体素子において、ポリシリコン抵抗の両端で電極配線間の電気的な絶縁性が確保できて、正確な抵抗値を得るごとができる。
また、温度検出用ダイオードを有するプレーナ型のＭＯＳデバイスにおいて、ゲート電極を形成するポリシリコンのテーパー角を３０°以上で４５°以下とすることで、温度検出用ダイオードのアノード電極配線とカソード電極配線間の電気的な絶縁性を確保できて、正確な温度の検出ができる。またゲート閾値電圧を低く抑制することができる。

また、温度検出用ダイオードなどを形成するポリシリコンの端部付近にアルゴンなどの希ガスイオンを注入した後で、ポリシリコン端部付近をドライエッチングすることで、ポリシリコン端面に所定のテーパー角（３５°〜４５°）を付けることができる。所定のテーパー角を付けることで、ポリシリコンの端部を被覆する層間絶縁膜の段差部の外角を９０°以上にすることができる。その結果、層間絶縁膜の段差部にバリアメタルの残渣を残さないようにできる。

この発明の第１実施例の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図 この発明の第１実施例の半導体装置の要部構成図であり、（ａ）は図１（ａ）のＹ−Ｙ線で切断した断面図、（ｂ）は（ａ）のＢ部拡大図 ポリシリコン端面のテーパー角θ１とアルゴン（Ａｒ）のイオン注入量との相関図 層間絶縁膜段差部の外角θ２とポリシリコン端面のテーパー角θ１の相関図 図１の半導体装置において、温度検出ダイオードを形成したポリシリコンをマスクに絶縁膜をパターニングした場合の図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図 この発明の第２実施例の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）はＸ−Ｘ線で切断した断面図 この発明の第２実施例の半導体装置の要部構成図であり、図６（ａ）のＹ−Ｙ線で切断した断面図 この発明の第３実施例の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図 この発明の第３実施例の半導体装置の要部構成図であり、図８（ａ）のＹ−Ｙ線で切断した断面図 この発明の第４実施例の半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図 チャネルｐウェル領域を形成するためのボロンイオンがゲート電極４となるポリシリコン１８のテーパー部１５を通してイオン注入される様子を示す断面図 プレーナＩＧＢＴの場合の閾値電圧Ｖｔｈとポリシリコン端面のテーパー角θ１の相関図 従来の温度検出用ダイオードを有する一般的なパワー半導体装置の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図 従来の温度検出用ダイオードを有する一般的なパワー半導体装置の要部構成図であり、（ａ）は図１３（ａ）のＹ−Ｙ線で切断した断面図、（ｂ）は（ａ）のＪ部拡大図

実施の形態を以下の実施例で説明する。尚、図の説明において、従来と同一部位には同一の符号を付した。

図１および図２は、この発明の第１実施例の半導体装置の要部構成図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線で切断した断面図、図２（ａ）は図１（ａ）のＹ−Ｙ線で切断した断面図、図２（ｂ）は図２（ａ）のＢ部拡大図である。この半導体装置は温度検出用ダイオードを有するトレンチゲート型ＭＯＳＦＥＴを例に挙げた。

ここでは活性領域に形成されるＭＯＳＦＥＴは、図１３で説明したので、ここでは温度検出用ダイオードの説明をする。
ｎ半導体基板１の表面に形成されるｐウェル領域１４と、このｐウェル領域１４上に形成される絶縁膜９と、この絶縁膜９上に形成されるポリシリコン１８で形成されたｐｎダイオードと、このｐｎダイオード上に形成される層間絶縁膜６と、ｐｎダイオードのｐ^＋アノード領域１０上およびｎ^＋カソード領域１１上の層間絶縁膜６にそれぞれ形成されたコンタクトホール１６（図の左側を第１コンタクトホール、図の右側を第２コンタクトホールと称する）と、ｐ^＋アノード領域１０上およびｎ^＋カソード領域１１上の層間絶縁膜６上およびコンタクトホール１６の側壁と底面（ｐ^＋アノード領域１０およびｎ^＋カソード領域１１の露出面）に形成されｐ^＋アノード領域１０側とｎ^＋カソード領域１１側で分離して形成されるバリアメタル７（アノード電極配線１２下の第１バリアメタルとカソード電極配線１３下の第２バリアメタル）と、このバリアメタル７上に形成されバリアメタル７を介してｐｎダイオードのｐ^＋アノード領域１０と接続するアノード電極配線１２およびｎ^＋カソード領域１１と接続するカソード電極配線１３とで構成される。尚、温度検出用ダイオード（ポリシリコン１８）とｎ半導体基板１の間に印加される電圧が低い場合にはｐウェル領域１４の形成は必ずしも必要ない。

層間絶縁膜６の厚みを０．９μｍ〜１．２μｍ好ましくは１．０μｍ〜１．２μｍとした場合には、ｐｎダイオードを形成したポリシリコン端面のテーパー角θ１を４５°以下に設定することで、この端部を被覆している層間絶縁膜段差部の外角θ２を９０°以上にすることができる。外角θ２が９０°以上になることで、ポリシリコン１８の端部を被覆している層間絶縁膜６の段差部の面にはエッチングによるバリアメタル７の残渣がなく、図１（ａ）のＡ部の箇所でバリアメタル７の残渣によるアノード電極配線１２とカソード電極配線１３が短絡するのを防止できて、両電極配線１２、１３の間の絶縁性が確実に確保される。

層間絶縁膜６の厚みは機種により異なり、層間絶縁膜６の膜厚が０．４μｍ〜０．６μｍ程度であった場合にはポリシリコン端面のテーパー角θ１が５０°超で外角θ２は９０°未満となるので、外角θ２を９０°以上とするためには、ポリシリコン端面のテーパー角θ１は５０°以下にするのがよい。また、層間絶縁膜６やポリシリコン１８の厚みのばらつきによる外角θ２のばらつきを考慮するとテーパー角θ１を４５°以下にするとさらに好ましい。

図３は、ポリシリコン端面のテーパー角θ１とアルゴン（Ａｒ）のイオン注入量との相関図である。ポリシリコン１８には温度検出用ダイオードが形成され、ポリシリコン１８の厚さは０．４μｍ〜０．６μｍである。また横軸のイオン注入量はドーズ量である。ポリシリコン１８の端面にテーパーを付けるためにアルゴンイオンを注入し、フォトリソグラフィーでポリシリコン１８をエッチングした。ポリシリコン１８のエッチングは、プラズマによるドライエッチング法で行った。アルゴンイオンのドーズ量１×１０^１４ｃｍ^−２で３０°のテーパー角にすることができる。

このアルゴンイオンなどの希ガスイオンのイオン注入は、デバイス特性へ影響しにくく、かつイオン注入された表面付近にはダメージが導入され、表面近傍のエッチングレートを大きくするのに有効である。

本データはアルゴンイオン注入のものであるが、アルゴンよりも質量数の大きい他の希ガス、例えば、ＡｓやＳｅなどでも、同様の効果が期待できる。しかし、ＡｓおよびＳｅは、シリコンに導入されるとｎ型不純物となり、ダイオード特性や抵抗値が変るので、ポリシリコン端面にのみ導入し、その場合もｐｎ接合付近には導入しない方がよい。

図４は、層間絶縁膜段差部の外角θ２とポリシリコン端面のテーパー角θ１の相関図である。層間絶縁膜６にＢＰＳＧを用いることで層間絶縁膜段差部の外角θ２を大きく出来るが、バリアメタル７との密着性が悪いためバリアメタル７を用いる場合はＢＰＳＧを使用出来ない。

そのため、層間絶縁膜６には厚さが０．９μｍ〜１．２μｍのＰＳＧを用いた。ポリシリコン端面のテーパー角θ１が小さく（緩やか）なるほど層間絶縁膜段差部の外角θ２が大きくなる。層間絶縁膜段差部の外角θ２が９０°以上になれば、ポリシリコン１８の上面から見たときに陰になる部分ができないため、ＲＩＥのような指向性の強いエッチング方法でもバリアメタル７の残渣を残すことなくエッチングできる。図４からは、ポリシリコン端部のテーパー角θ１が４５°以下で、層間絶縁膜段差部の外角θ２を９０°以上にすることができる。つまり、層間絶縁膜６の厚さが１．２μｍ以下の場合、端部のテーパー角θ１を４５°以下とすればよい。

図５は、図１の半導体装置において、温度検出ダイオードを形成したポリシリコンをマスクに絶縁膜をパターニングした場合の図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図である。

これは、温度検出用ダイオードを形成したポリシリコン１８のエッチング後に、その下の絶縁膜９をポリシリコン１８をマスクとしてエッチングすることにより作成した場合である。絶縁膜９をエッチングするためのフォトリソグラフィーが不要なため、工程を簡略化できる利点がある。ポリシリコン１８の厚みと絶縁膜９の厚みが重畳されるため、層間絶縁膜６のオーバーハングが発生しやすい（外角θ２が９０°以下になりやすい）傾向になるが、絶縁膜９の厚さがポリシリコン１８の厚さの半分以下であれば、図４の相関関係がほぼ成り立つ。

また、ｎ半導体基板１の厚さが２００μｍ以下で基板研削後の反りが数ｍｍ以上と大きくなると、その後の素子形成工程での移送が困難となるため、Ｔｉ／ＴｉＮ／Ｔｉを用いたバリアメタル７でそり量を緩和する必要がある。本発明は、このように基板を研削して薄くし反りが発生するのを防ぐためにバリアメタルを用いた場合に、エッチング残りが発生するのを防げるため、バリアメタル７を採用しないとデバイス作製が困難な場合に有効である。

尚、実施例では、ＭＯＳ型デバイスについて説明したが、ダイオードやサイリスタのようなバイポーラ型デバイスやＩＣなどの半導体素子に対しても本発明は適用できる。

図６および図７は、この発明の第２実施例の半導体装置の要部構成図であり、図６（ａ）は平面図、図６（ｂ）はＸ−Ｘ線で切断した断面図、図７は図６（ａ）のＹ−Ｙ線で切断した断面図である。

図１との違いは、ポリシリコンの厚さとポリシリコンに形成される温度検出用ダイオードのｎ^＋カソード領域をｐ^＋アノード領域が囲んでいる点である。この場合は、ポリシリコンの厚さが０．４μｍ〜０．６μｍなのでポリシリコン端面のテーパー角θ１を５０°以下とすることで、層間絶縁膜段差部の外角θ２を９０°以上とすることができる。また、層間絶縁膜６やポリシリコン１８の厚みのばらつきによる外角θ２のばらつきを考慮するとテーパー角θ１を４５°以下にするとさらに好ましい。

その結果、図７のＤ部の層間絶縁膜段差部にはバリアメタル７の残渣が残らなくなり、図６（ａ）のＣ部の箇所でアノード電極配線１２とカソード電極配線１３の絶縁性が確実に確保される。

図８および図９は、この発明の第３実施例の半導体装置の要部構成図であり、図８（ａ）は平面図、図８（ｂ）は図８（ａ）のＸ−Ｘ線で切断した断面図、図９は図８（ａ）のＹ−Ｙ線で切断した断面図である。この半導体装置は電流検出用やゲート電圧抑制用の抵抗２０を有するパワー半導体素子であり、ここでは、ポリシリコン１８で形成した抵抗２０を示した。

ｎ半導体基板１の表面に形成されるｐウェル領域１４と、このｐウェル領域１４上に形成される絶縁膜９と、この絶縁膜９上に形成されるポリシリコン１８で形成された抵抗２０と、この抵抗２０上に形成される層間絶縁膜６と、抵抗２０の一端上および他端上の層間絶縁膜６に形成されたコンタクトホール１６と、一端上および他端上の層間絶縁膜６上およびコンタクトホール１６の側壁および底部に形成され一端上側と他端上側で分離して形成されるバリアメタル７と、このバリアメタル７上に形成される抵抗２０の一端と接続する一方の端子配線２１および他端と接続する他方の端子配線２２とで構成される。

この場合も、ポリシリコンの厚さが０．４μｍ〜０．６μｍなのでポリシリコン端面のテーパー角θ１を５０°以下とすることで、層間絶縁膜段差部の外角θ２を９０°以上とすることができる。また、層間絶縁膜６やポリシリコン１８の厚みのばらつきによる外角θ２のばらつきを考慮するとテーパー角θ１を４５°以下にするとさらに好ましい。

その結果、図９のＦ部の層間絶縁膜段差部にはバリアメタル７の残渣がなくなり、図８（ａ）のＥ部において、一方の端子配線２１と他方の端子配線２２同士がバリアメタル７の残渣を介して短絡するのが防止される。

図１０は、この発明の第４実施例の半導体装置の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図である。この半導体装置は、例えば、温度検出用ダイオードを有するプレーナ型ＭＯＳＦＥＴである。

ｎ半導体基板１の表面に形成したチャネルｐウェル領域２と、チャネルｐウェル領域２の表面に形成したｎ^＋ソース領域５と、ｎ^＋ソース領域５とｎ半導体基板１に挟まれたチャネルｐウェル領域２上にゲート絶縁膜３を介して形成したポリシリコン１８のゲート電極４と、ゲート電極４上に形成した０．９μｍ〜１．２μｍの厚さの層間絶縁膜６と、ｎ^＋ソース領域５と接続するソース電極８と、図示しないｎ^＋ドレイン領域およびドレイン電極で構成される。

ゲート電極４となるポリシリコン端面のテーパー角θ３が小さくなると、図１１に示すようにチャネルを形成するチェネルｐウェル領域２の表面にボロンイオンなどの不純物イオンがゲート電極４となるポリシリコン１８のテーパー部１５を通してイオン注入され不純物濃度が高くなる。その結果、プレーナ型ＭＯＳデバイスのゲート閾値電圧Ｖｔｈが上昇するという不都合を生じる。尚、チャネルｐウェル領域２はゲート電極４となるポリシリコン１８をマスクとしてボロンをイオン注入し熱拡散して形成されるので、通常はポリシリコン１８下のｎ半導体基板１にはボロンが打ち込まれないようにする。このときは、絶縁膜９はｎ半導体基板１上を被覆している。

図１２は、プレーナＩＧＢＴの場合の閾値電圧Ｖｔｈとポリシリコン端面のテーパー角θ１の相関図である。層間絶縁膜６の厚さは０．９μｍ〜１．２μｍの場合である。
図１２から分かるように、ポリシリコン端面のテーパー角θ３を３０°以上とすることで、閾値電圧Ｖｔｈを実用できるまで低い値にすることができる。

前記のことから、ポリシリコン端面のテーパー角θ３はプレーナ型ＭＯＳデバイスのゲート閾値電圧Ｖｔｈを適正な値とするためには、３０°以上とする。好ましくは、３５°以上とするとよい。

プレーナ型ＭＯＳデバイスの場合でゲート電極４のポリシリコン１８と温度検出用ダイオードのポリシリコン１８を同時に形成する場合が多く、その場合は、本発明のようにポリシリコン端面のテーパー角θ３を３０°以上で４５°以下（好ましくは３５°以上で４５°以下）とすることで、ゲート閾値電圧Ｖｔｈを大きくせずに、ダイオード箇所の層間絶縁膜段差部の角度θ２を９０°以上の緩やかな形状とすることができて、オーバーハングを防止することができる。

その結果、アノード電極配線１２とカソード電極配線１３の間にある層間絶縁膜段差部（図１０のＧ部）上にバリアメタル７の残渣が残らなくなり、温度検出用ダイオードによる正確な温度の検出ができる。

１ ｎ半導体基板
２ チャネルｐウェル領域
３ ゲート絶縁膜
４ ゲート電極
５ ｎ^＋ソース領域
６ 層間絶縁膜
７ バリアメタル
８ ソース電極
９ 絶縁膜
１０ ｐ^＋アノード電極
１１ ｎ^＋カソード領域
１２ アノード電極配線
１３ カソード電極配線
１４ ｐウェル領域
１５ テーパー部
１６ コンタクトホール
１７ ｐｎ接合
１８ ポリシリコン
１９ トレンチ
２０ 抵抗
２１ 一方の端子配線
２２ 他方の端子配線

Claims (22)

1. 半導体基板の一方の主面上に選択的に形成された絶縁膜と、
   該絶縁膜上に形成されたポリシリコンと、
   前記半導体基板上から前記ポリシリコン上にかけて形成された層間絶縁膜と、
   該ポリシリコン上に分離して形成された第１コンタクトホールおよび第２コンタクトホールと、
   前記第１コンタクトホールの側壁および底部から前記層間絶縁膜上にかけて形成された第１バリアメタルと、
   前記第２コンタクトホールの側壁および底部から前記層間絶縁膜上にかけて前記第１バリアメタルと分離して形成された第２バリアメタルと、
   前記第１バリアメタル上に形成される第１電極配線と、
   前記第２バリアメタル上に形成された第２電極配線を有する半導体装置であって、
   前記ポリシリコンの端面のテーパー角が５０°以下であり、
   前記層間絶縁膜は、前記ポリシリコンの上面から該ポリシリコンの端面に接し、
   さらに前記層間絶縁膜は、前記ポリシリコンよりも外側に延在するとともに該ポリシリコン下部に形成された前記絶縁膜の上面に達して該絶縁膜の端面に接し、
   さらに前記層間絶縁膜は、前記絶縁膜の外側に延在するとともに前記半導体基板の一方の主面に接することを特徴とする半導体装置。
2. 前記絶縁膜を介した前記ポリシリコンの直下を含む前記半導体基板の表面には、前記ポリシリコンが内側に位置するとともに前記半導体基板と逆導電型のウェル領域が形成され、
   前記絶縁膜端面は前記ウェル領域よりも内側に位置し、
   前記層間絶縁膜は前記ウェル領域よりも外側に延在するとともに該ウェル領域表面に接することを特徴とする請求項１に記載の半導体装置。
3. 前記絶縁膜の厚さが、前記ポリシリコンの厚さの半分以下であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ポリシリコンの端面のテーパー角が４５°以下であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記層間絶縁膜の厚さが１．２μｍ以下であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記層間絶縁膜の厚さが０．９μｍ以上であることを特徴とする請求項５に記載の半導体装置。
7. 前記層間絶縁膜の厚さが０．６μｍ以下であることを特徴とする請求項５に記載の半導体装置。
8. 前記層間絶縁膜の厚さが０．４μｍ以上であることを特徴とする請求項７に記載の半導体装置。
9. 前記ポリシリコンの厚さが０．４μｍ〜０．６μｍであることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記絶縁膜端面が、前記ポリシリコン端面よりも外側に延在することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記絶縁膜の厚さが０．１μｍ以上０．５μｍ以下であることを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
12. 前記層間絶縁膜の段差部の外角が９０°以上であることを特徴とする請求項１〜１１のいずれか一項に記載の半導体装置。
13. 前記層間絶縁膜がＰＳＧ膜であることを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置。
14. 前記第１および第２バリアメタルはＴｉおよびＴｉＮを含むことを特徴とする請求項１〜１３のいずれか一項に記載の半導体装置。
15. 前記第１および第２バリアメタルは、最下層にＴｉと、該Ｔｉ上にＴｉＮが積層されていることを特徴とする請求項１４に記載の半導体装置。
16. 前記半導体基板の厚さが２００μｍ以下であることを特徴とする請求項１〜１５のいずれか一項に記載の半導体装置。
17. 前記一方の主面の活性領域上に、前記ポリシリコンと離間するように形成された通電用の表面電極と、
    前記半導体基板の他方の主面に形成された通電用の裏面電極と、を備えることを特徴とする請求項１〜１６のいずれか一項に記載の半導体装置。
18. 前記ポリシリコンに、ｐｎダイオード、または該ｐｎダイオードを備える温度検出用ダイオード、もしくは抵抗を形成することを特徴とする請求項１〜１７のいずれか一項に記載の半導体装置。
19. 請求項１に記載の半導体装置の製造方法であって、
    前記絶縁膜と、該絶縁膜上に形成されたポリシリコンを、所定の形状に加工する工程と、
    該ポリシリコンの端部となる領域に希ガスイオンを注入する工程と、
    該希ガスイオンの注入箇所を含む前記ポリシリコンの周囲をドライエッチングして、該ポリシリコンの端面に５０°以下のテーパー角を付ける工程と、
    前記ポリシリコンの端面および該ポリシリコン下部の前記絶縁膜の端面に接するように前記層間絶縁膜を堆積する工程と、を含み、
    前記テーパー角を付ける工程において、前記ポリシリコン端面を前記絶縁膜端面よりも内側に後退させ、
    前記層間絶縁膜を堆積する工程において、前記層間絶縁膜を前記ポリシリコンの上面から該ポリシリコンの端面に接触させ、
    さらに前記層間絶縁膜を、前記ポリシリコンよりも外側に延在させるとともに該ポリシリコン下部に形成された前記絶縁膜の上面に達して該絶縁膜の端面に接触させ、
    さらに前記層間絶縁膜を、前記絶縁膜の外側に延在させるとともに前記半導体基板の一方の主面に接触させることを特徴とする半導体装置の製造方法。
20. 前記ポリシリコンを所定の形状に加工する工程において、前記ポリシリコンに第１導電型不純物または第２導電型不純物を導入して第１導電型層または第２導電型層を形成し、
    前記ポリシリコンの端面を、前記第１導電型層および第２導電型層が接するｐｎ接合面から離間させることを特徴とする請求項１９に記載の半導体装置の製造方法。
21. 前記半導体基板の表面に選択的に該半導体基板と逆導電型のウェル領域を形成する工程と、をさらに含み、
    前記所定の形状に加工する工程が、前記絶縁膜と、該絶縁膜上に形成されたポリシリコンを、それぞれ前記ウェル領域の表面で該ウェル領域の内側に位置させることを特徴とする請求項１９または２０に記載の半導体装置の製造方法。
22. 前記ポリシリコンには第１導電型層と第２導電型層が形成され、
    前記ポリシリコンの端面は、前記第１導電型層および第２導電型層が接するｐｎ接合面から離間することを特徴とする請求項１に記載の半導体装置。