JPH08250737A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 リーク電流を低減させる。 【構成】 絶縁性透明基板１上に形成された半導体領域
１０中のソース領域１３及びドレイン領域１４の上方に
活性化領域を形成し、活性化領域の下方に不活性化領域
を形成してなるものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、トランジスタがオフ状
態のときのリーク電流を低減させる構造を有する薄膜ト
ランジスタ及びその製造方法に関するものである。

【０００２】

【従来の技術】最近、絶縁基板上に薄膜トランジスタを
形成する研究が盛んに行われている。この技術は、集積
回路や安価な絶縁基板上に薄型のディスプレイを実現す
るアクティブマトリクスパネル等の幅広い応用範囲を有
するものである。このように種々の素子に薄膜トランジ
スタを適用する場合、高い電界移動度とともに低いリー
ク電流が重要となってくる。

【０００３】この薄膜トランジスタの半導体領域とし
て、アモルファスシリコン（ａ−Ｓｉ）が多く使用され
ているが、その電界移動度は、結晶シリコンの電界移動
度と比較して約１０００分の１と小さく、この欠点を改
善するために、固相成長法あるいはレーザー照射法等の
技術を用いて、シリコン（Ｓｉ）膜を結晶化する方法が
とられている。

【０００４】これらの方法で薄膜トランジスタの電界移
動度は向上するが、リーク電流については必ずしも充分
低い値が得られる訳ではない。多結晶薄膜トランジスタ
のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性
は、例えば図２３に示すように、多結晶Ｓｉ薄膜を用い
た薄膜トランジスタの場合、多結晶Ｓｉ薄膜中の結晶粒
界にトラップ凖位が高密度に存在するため、このトラッ
プ凖位を介してキャリヤが流れ、リーク電流が多くな
る。また、結晶粒内部にも一般に欠陥は多数存在し、リ
ーク電流が増加する要因となる。

【０００５】アクティブマトリクスの画素スイッチング
トランジスタとして多結晶薄膜トランジスタを用いる場
合、コンデンサとしての画素電極に書き込まれたデータ
は、画素トランジスタを通ってリーク電流が流れだし電
荷が失われるため、正しく保持できなくなってしまう。

【０００６】リーク電流を減少させるための代表的な手
段として、薄膜トランジスタのチャネル領域とソース領
域及びドレイン領域との間にオフセット領域という高抵
抗領域を設ける方法がある。

【０００７】このオフセット構造のトランジスタは図１
９乃至図２１に示すように構成されるものであり、図１
９において、まず、石英、ガラス等の絶縁性透明基板６
１上に走査線であるゲートバスライン６２が配線され、
該絶縁性透明基板６１及びゲートバスライン６２上に層
間絶縁膜６３が形成され、該層間絶縁膜６３上に信号線
であるソースバスライン６４がゲートバスライン６２に
直交して配線されている。

【０００８】そして、上記ゲートバスライン６２とソー
スバスライン６４とに囲まれた領域（画素領域）に両バ
スライン６２、６４より所定間隙を空けて画素電極６５
が形成され、上記ゲートバスライン６２とソースバスラ
イン６４との交差部に、ゲートバスライン６２の支線を
ゲート電極６６とし、ソースバスライン６４の支線をソ
ース電極６７とし、上記画素電極６５にドレイン電極６
８が電気的に接続されてスイッチング素子である薄膜ト
ランジスタ６９が形成されてなるものである。

【０００９】次に従来の薄膜トランジスタの製造方法は
図２０及び図２１に示すような製造工程であり、図２０
（ａ）において、絶縁性透明基板６１上に下地絶縁膜
（ベースコート）が堆積され、その上に半導体膜が堆積
され、該半導体膜がレーザー照射により結晶化される。

【００１０】上記半導体膜は、実質的に真性の半導体膜
であり、該半導体膜を所定形状にパターニングして、図
２０（ａ）に示す島状の半導体領域７０が形成される。

【００１１】そして図２０（ｂ）において、上記ベース
コートと半導体領域７０の表面全体にゲート絶縁膜７１
が堆積され、さらにその上にドープドシリコン６６ａが
堆積され、図２０（ｃ）に示すように、該ドープドシリ
コン６６ａが半導体領域７０の略中央のゲート絶縁膜７
１上にのみ残るようにエッチングして、ゲート電極６６
が形成される。

【００１２】また図２０（ｄ）において、上記ゲート絶
縁膜７１とゲート電極６６との表面全体にレジスト膜７
２ａが堆積され、図２０（ｅ）に示すように、上記ゲー
ト電極６６の表面全体にのみレジスト膜７２ａが残るよ
うにパターニングして、イオンドーピングの際のオフセ
ットマスク７２が形成される。

【００１３】さらに図２１（ａ）において、イオンドー
ピング法あるいはイオン注入法により、図２１（ａ）に
示す矢印方向から不純物がゲート電極６６及びオフセッ
トマスク７２をマスクとして半導体領域７０に自己整合
的に注入され、不純物領域（ソース領域７３、ドレイン
領域７４）及びオフセット領域７５が形成される。その
後、上記オフセットマスク７２が除去される。

【００１４】そして図２１（ｂ）において、上記イオン
ドーピングによって注入された不純物は、レーザー光が
上方から照射されることにより、結晶性が劣化した領域
（ソース領域７３及びドレイン領域７４）の結晶性を回
復させ、上記ゲート電極６６とゲート絶縁膜７１との表
面全体に層間絶縁膜６３が堆積される。

【００１５】また図２１（ｃ）において、上記ソース領
域７３及びドレイン領域７４の両方の領域上の膜（層間
絶縁膜６３とゲート絶縁膜７１と）にコンタクトホール
７６が夫々開口され、該コンタクトホール７６にソース
及びドレインのメタル７７が堆積され、該メタル７７が
図１０（ｄ）に示す形状にパターニングされてソース電
極６７及びドレイン電極６８が形成され、トランジスタ
を完成させる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
ような薄膜トランジスタ及びその製造方法は、半導体領
域７０にソース領域７３及びドレイン領域７４を形成す
る際、レーザーアニールにより半導体領域７０の不純物
領域を上方からベースコート界面まで、結晶性が劣化し
た領域の結晶性を回復させるため、図２２に示すように
ソース、ドレイン間のリーク電流は、図２２に示す矢印
ａのようにゲート絶縁膜７１界面や半導体領域７０に流
れるだけでなく、図２２に示す矢印ｂのようにベースコ
ート界面にも流れることになる。

【００１７】特にベースコート界面におけるトラップ準
位密度が高い場合、その界面に流れるリーク電流は多く
なり、全体のリーク電流の増加に寄与するという問題点
があった。

【００１８】但し、ベースコートを用いない薄膜トラン
ジスタ構造の場合では、ベースコート界面を基板界面と
置き換えて考えれば良い。

【００１９】本発明の薄膜トランジスタ及びその製造方
法は上記のような問題点を鑑みてなされたもので、ソー
ス、ドレイン間に流れるリーク電流を低減することがで
きる薄膜トランジスタ及びその製造方法を提供するもの
である。

【００２０】

【課題を解決するための手段】上記目的を達成するため
の請求項１記載の発明は、絶縁基板上に形成された半導
体領域中のソース領域及びドレイン領域の上方に活性化
領域を形成し、該活性化領域の下方に不活性化領域を形
成してなるものである。

【００２１】請求項２記載の発明は、上記請求項１記載
の発明において、上記活性化領域をレーザー活性化方法
により形成してなるものである。

【００２２】請求項３記載の発明は、上記請求項１又は
請求項２記載の発明において、上記活性化領域のドーパ
ント濃度は高く、上記不活性化領域のドーパント濃度は
低くしてなるものである。

【００２３】請求項４記載の発明は、上記請求項１又は
請求項３記載の発明において、上記半導体領域のチャネ
ル領域を上記ソース領域及びドレイン領域の膜厚より薄
く形成してなるものである。

【００２４】請求項５記載の発明は、絶縁基板上に下地
絶縁膜を形成する成膜工程と、該下地絶縁膜上に半導体
領域を形成する成膜工程と、該半導体領域を素子分離す
る工程と、上記下地絶縁膜及び半導体領域の表面全体に
ゲート絶縁膜を形成する成膜工程と、該ゲート絶縁膜上
にゲート電極を形成する工程と、この上方から該半導体
領域のチャネル領域に隣接するソース領域及びドレイン
領域に不純物をドープする工程と、この上方からレーザ
ーを照射して不純物の領域中の上方部分のみ活性化し、
ソース領域、ドレイン領域を形成する工程とを有する製
造方法である。

【００２５】請求項６記載の発明は、絶縁基板上に下地
絶縁膜を形成する成膜工程と、該下地絶縁膜上に半導体
領域を形成する成膜工程と、該半導体領域を素子分離す
る工程と、該半導体領域のチャネル領域を半導体領域の
ソース領域及びドレイン領域より薄く形成する工程と、
該下地絶縁膜及び半導体領域の表面全体にゲート絶縁膜
を形成する成膜工程と、該ゲート絶縁膜上にゲート電極
を形成する工程と、この上方から該半導体領域のチャネ
ル領域に隣接するソース領域及びドレイン領域中の上方
のドーパント濃度は高く、該半導体領域のソース領域及
びドレイン領域中の下方のドーパント濃度は低くすべく
不純物をドープする工程と、この上方からレーザーを照
射して不純物の領域の上方部分のみを活性化し、ソース
領域、ドレイン領域を形成する工程とを有する製造方法
である。

【００２６】

【作用】本発明は上記のように、請求項１記載の発明
は、絶縁基板上に半導体領域中のソース領域及びドレイ
ン領域の上方に活性化領域を形成し、該活性化領域の下
方に不活性化領域を形成することにより、不活性化領域
は高抵抗であるので、リーク電流が流れにくくなる。

【００２７】請求項２記載の発明は、上記請求項１記載
の発明において、上記活性化領域をレーザー活性化方法
により形成することにより、不活性化領域はレーザーに
て充分照射されないので高抵抗となり、リーク電流が流
れにくくなる。

【００２８】請求項３記載の発明は、上記請求項１又は
請求項２記載の発明において、上記活性化領域のドーパ
ント濃度は高く、上記不活性化領域のドーパント濃度は
充分低くすることにより、ドーパント濃度の低い方が活
性化率を考慮しても高抵抗であるので、リーク電流が流
れにくくなる。

【００２９】請求項４記載の発明は、上記請求項１又は
請求項３記載の発明において、上記半導体領域のチャネ
ル領域を上記ソース領域及びドレイン領域の膜厚より薄
く形成することにより、半導体領域のチャネル領域の抵
抗が高くなるので、半導体領域のソース、ドレインにリ
ーク電流が流れにくくなる。

【００３０】請求項５記載の発明は、絶縁基板上に下地
絶縁膜を形成し、該下地絶縁膜上に半導体領域を形成
し、該半導体領域を素子分離し、上記下地絶縁膜及び半
導体領域の表面全体にゲート絶縁膜を形成し、該ゲート
絶縁膜上にゲート電極を形成し、この上方から該半導体
領域のチャネル領域に隣接するソース領域及びドレイン
領域に不純物をドープする。

【００３１】そして、この上方からレーザーを照射して
不純物の領域中の上方部分のみ活性化し、ソース領域、
ドレイン領域を形成することにより、不純物の領域中の
下方にレーザーが充分照射されないので高抵抗となり、
半導体領域中の下方にリーク電流が流れにくくなる。

【００３２】請求項６記載の発明は、絶縁基板上に下地
絶縁膜を形成し、該下地絶縁膜上に半導体領域を形成
し、該半導体領域を素子分離し、該半導体領域のチャネ
ル領域を半導体領域のソース領域及びドレイン領域より
薄く形成し、該下地絶縁膜及び半導体領域の表面全体に
ゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極
を形成し、この上方から該半導体領域のチャネル領域に
隣接するソース領域及びドレイン領域中の上方のドーパ
ント濃度は高く、該半導体領域のソース領域及びドレイ
ン領域中の下方のドーパント濃度は低くすべく不純物を
ドープする。

【００３３】そして、この上からレーザーを照射して該
不純物の領域中の上方部分のみを活性化し、ソース領
域、ドレイン領域を形成することにより、半導体領域の
チャネル領域は半導体領域のソース領域及びドレイン領
域より膜厚が薄いので高抵抗となり、半導体領域のソー
ス、ドレイン間にリーク電流が流れにくくなる。

【００３４】また、半導体領域のソース領域及びドレイ
ン領域中の下方はドーパント濃度を低くするとともに、
しかも該下方にはレーザーが充分照射されないので非常
に高抵抗となって、半導体領域中の下方にリーク電流が
流れにくくなる。

【００３５】さらに、イオンドーピング及びイオン注入
で、不純物の注入領域の厚さがチャネル領域より厚くな
ることで、不純物のドーパント濃度分布を上下方向に大
きくとるためのイオンの入射エネルギー調整幅がより広
くなり、不純物注入のプロセスマージンが大きくなる。
尚、不活性化領域の膜厚は５ｎｍ以上あることが望まし
い。

【００３６】以上のように、半導体領域中の下層の電気
抵抗は上層より非常に高くし、またさらに半導体領域中
にオフセット領域が形成されることにより、半導体領域
とベースコートとの界面に流れるリーク電流を減少さ
せ、より効果的にリーク電流を低減することができる。

【００３７】

【実施例】本発明の薄膜トランジスタ及びその製造方法
の実施例を図１乃至図１７と共に詳細に説明する。本発
明の薄膜トランジスタの第１の実施例は図１に示すよう
に構成するものであり、図１において、石英、ガラス等
の絶縁性透明基板１上に走査線であるゲートバスライン
２を配線し、該絶縁性透明基板１及びゲートバスライン
２上に層間絶縁膜３を形成し、該層間絶縁膜３上に信号
線であるソースバスライン４をゲートバスライン２に直
交して配線している。

【００３８】そして、上記ゲートバスライン２とソース
バスライン４とに囲まれた領域（画素領域）に所定間隙
を空けて画素電極５を形成し、上記ゲートバスライン２
とソースバスライン４との交差部に、ゲートバスライン
２の支線をゲート電極６とし、ソースバスライン４の支
線をソース電極７とし、上記画素電極５にドレイン電極
８を電気的に接続してスイッチング素子である薄膜トラ
ンジスタ９を形成してなるものである。

【００３９】次に本発明の薄膜トランジスタの製造方法
の第１の実施例は図２乃至図４に示すような製造工程で
あり、レーザー活性化を用いたＰ型トランジスタの製造
工程は、図２（ａ）に示すように、絶縁性透明基板１上
に周知の化学気相堆積（ＣＶＤ）法又はスパッタ法等に
より、酸化シリコンの下地絶縁膜（ベースコート）を厚
さ３００ｎｍ堆積し、その上に減圧化学気相堆積（ＬＰ
ＣＶＤ）法により、アモルファスシリコン（ａ−Ｓｉ）
膜を厚さ５０ｎｍ堆積する。

【００４０】その後、レーザー結晶化法を用いて上記ａ
−Ｓｉ膜を多結晶Ｓｉ薄膜とし、該多結晶Ｓｉ薄膜を所
定形状にパターニングして、図２（ａ）に示す島状の半
導体領域１０を形成する。

【００４１】そして図２（ｂ）において、上記ベースコ
ートと半導体領域１０との表面全体にＣＶＤ法を用いて
厚さ１００ｎｍの酸化シリコンのゲート絶縁膜１１を堆
積し、その上にドープドシリコン６ａを堆積し、該ドー
プドシリコン６ａをエッチングして図２（ｃ）に示す半
導体領域１０の中央のゲート絶縁膜１１上にゲート電極
６を形成する。

【００４２】また図２（ｄ）において、上記ゲート電極
６とゲート絶縁膜１１との表面全体にレジスト膜１２ａ
を堆積し、図２（ｅ）に示すように、上記ゲート電極６
の表面全体にのみレジスト膜１２ａが残るようにパター
ニングして、イオンドーピングの際のオフセットマスク
１２を形成する。

【００４３】さらに図３（ａ）において、イオンドーピ
ング法を用いて、ホスフィン及び水素ガスを１００ｋｅ
Ｖで加速して、図３（ａ）に示す矢印方向から２×１０
¹⁶／ｃｍ²の量をゲート電極６及びオフセットマスク１
２をマスクとして島状の半導体領域１０に自己整合的に
注入し、該半導体領域１０に不純物領域（ゲート領域１
３、ドレイン領域１４）及びオフセット領域１５を形成
する。その後、上記オフセットマスク１２を除去する。

【００４４】そして図３（ｂ）において、上記イオンド
ーピングによって注入された不純物は、波長３０８ｎｍ
のＸｅＣｌエキシマレーザー光を図３（ｂ）に示す矢印
方向から照射することにより、結晶性が劣化した領域の
結晶性を回復させ結晶化される。このとき、レーザーエ
ネルギー密度は１５０〜２００ｍＪ／ｃｍ²、一例とし
て１５０ｍＪ／ｃｍ²、基板温度は室温〜４００℃、一
例として４００℃である。

【００４５】上記レーザー照射エネルギーは、半導体領
域１０の下層までアニールするのに不充分であるので、
不純物が半導体領域１０の下層まで分布していても、ソ
ース領域１３及びドレイン領域１４は、半導体領域１０
の途中までしか形成されず、その下層に高抵抗領域１６
が形成されることになる。

【００４６】さらに図３（ｃ）において、上記ゲート電
極６とゲート絶縁膜１１との表面全体に層間絶縁膜３を
堆積し、図３（ｄ）において、上記ソース領域１３及び
ドレイン領域１４の両方の領域上の膜（層間絶縁膜３と
ゲート絶縁膜１１と）にコンタクトホール１７を夫々開
口し、該コンタクトホール１７にソース及びドレインの
メタル１８を堆積し、該メタル１８を図４に示す形状に
パターニングしてソース電極７及びドレイン電極８を形
成し、Ｎ型トランジスタが完成する。

【００４７】また、Ｐ型トランジスタについても同様な
製造方法で形成可能で、さらにＣＭＯＳ技術を用いてＣ
ＭＯＳを形成することも可能である。上記第１の実施例
の製造方法で作製した薄膜トランジスタ９の典型的な特
性は、Ｎ型トランジスタでは、図２３に示す従来の薄膜
トランジスタのＩｄ−Ｖｇｓ特性と比較してリーク電流
が減少しており、移動度では、Ｎ型で約１３０ｃｍ²／
Ｖｓ、Ｐ型で約６０ｃｍ²／Ｖｓの値であった。

【００４８】本発明の薄膜トランジスタの第２の実施例
の構成は、上記第１の実施例の構成と同様であるので、
その説明及び図面は省略する。次に薄膜トランジスタの
製造方法の第２の実施例は図５乃至図７に示すような製
造工程であり、尚、上記第１の実施例の同一部分は同一
符号を付す。

【００４９】図５（ａ）〜（ｅ）のＮ型トランジスタの
製造工程は、上記第１の実施例の図２（ａ）〜（ｅ）の
Ｎ型トランジスタの製造工程と同様であるので、その説
明は省略する。但し、半導体領域１０の膜厚を１００ｎ
ｍとする。

【００５０】そして図６（ａ）において、イオンドーピ
ング法を用いて、ホスフィン及び水素ガスを４０ｋｅＶ
で加速して、図６（ａ）に示す矢印方向から２×１０¹⁶
／ｃｍ²の量をゲート電極６及びオフセットマスク１２
をマスクとして半導体領域１０に自己整合的に注入し、
該半導体領域１０に不純物領域（ソース電極１３、ドレ
イン電極１４）とオフセット領域１５とを形成する。そ
の後、上記オフセットマスク１２を除去する。

【００５１】そして図６（ｂ）において、上記イオンド
ーピングによって注入された不純物は、波長３０８ｎｍ
のＸｅＣｌエキシマレーザー光を図６（ｂ）に示す矢印
方向から照射することにより、結晶性が劣化した領域の
結晶性を回復させ活性化される。このとき、レーザーエ
ネルギー密度は２００〜３００ｍＪ／ｃｍ²、一例とし
て２５０ｍＪ／ｃｍ²、基板温度は室温〜４００℃、一
例として４００℃である。

【００５２】上記レーザー照射エネルギーは、半導体領
域１０の下層までアニールするのに充分であるが、上記
イオンエネルギーでゲート絶縁膜１１を透過させて入射
する場合、半導体領域１０中の不純物濃度が上下では１
桁以上差があるので、ソース領域１３及びドレイン領域
１４は、半導体領域１０の途中までしか形成されず、そ
の下層に高抵抗領域１６が形成されることになる。

【００５３】さらに、図６（ｃ）、（ｄ）及び図７の製
造工程は、上記第１の実施例の図３（ｃ）、（ｄ）及び
図４と同様な工程を経過することにより、Ｎ型トランジ
スタが完成する。

【００５４】また、Ｐ型トランジスタについても同様な
製造方法で形成可能で、さらにＣＭＯＳ技術を用いてＣ
ＭＯＳを形成することも可能である。上記第２の実施例
の製造方法で作製した薄膜トランジスタ９の典型的な特
性は、Ｎ型トランジスタでは、図２３に示す従来の薄膜
トランジスタのＩｄ−Ｖｇｓ特性と比較してリーク電流
が減少している。

【００５５】本発明の薄膜トランジスタの第３の実施例
は図８に示すように構成するものであり、図８におい
て、本発明の薄膜トランジスタの第３の実施例の構成
は、上記第１の実施例の構成と同様であるので、その説
明は省略する。

【００５６】次に本発明の薄膜トランジスタの製造方法
の第３の実施例は図９乃至図１１に示すような製造工程
であり、図９（ａ）において、絶縁性透明基板２１上に
ＣＶＤ法あるいはスパッタ法等により、酸化シリコンの
ベースコートを厚さ３００ｎｍ堆積し、その上にＬＰＣ
ＶＤ法によりａ−Ｓｉ膜を厚さ１００ｎｍ堆積する。

【００５７】その後、レーザー結晶化法を用いて上記ａ
−Ｓｉ膜を多結晶Ｓｉ薄膜とし、該多結晶Ｓｉ薄膜を所
定形状にパターニングして、図９（ａ）に示す島状の半
導体領域３０ａを形成する。さらに図９（ｂ）に示すよ
うに、半導体領域３０ａのチャネル領域のみをドライエ
ッチング法を用いて厚さ３０ｎｍ残すようにエッチング
して、半導体領域３０を形成する。

【００５８】そして図９（ｃ）において、上記ベースコ
ートと半導体領域３０との表面全体にＣＶＤ法を用いて
厚さ１００ｎｍの酸化シリコンのゲート絶縁膜３１を堆
積し、その上にドープドシリコン２６ａを堆積し、図９
（ｄ）に示すように、該ドープドシリコン２６ａが半導
体領域３０のゲート絶縁膜３１上の中央にのみ残るよう
にエッチングして、凹部状のゲート電極２６を形成す
る。

【００５９】また、上記ゲート電極２６とゲート絶縁膜
３１との表面全体にレジスト膜を堆積し、図９（ｅ）に
示すように、上記ゲート電極２６の表面全体のみ残るよ
うにレジスト膜をパターニングして、イオンドーピング
の際のオフセットマスク３２を形成する。

【００６０】さらに図１０（ａ）において、イオンドー
ピング法を用いて、ホスフィン及び水素ガスを４０ｋｅ
Ｖで加速して、図１０（ａ）に示す矢印方向から２×１
０¹⁶／ｃｍ²の量をゲート電極２６及びオフセットマス
ク３２をマスクとして半導体領域３０に自己整合的に注
入し、不純物領域（ソース領域３３、ドレイン領域３
４）及びオフセット領域３５を形成する。その後、オフ
セットマスク３２を除去する。

【００６１】そして図１０（ｂ）において、上記イオン
ドーピングによって注入された不純物は、波長３０８ｎ
ｍのＸｅＣｌエキシマレーザー光を上方から照射するこ
とにより、結晶性が劣化した領域の結晶性を回復させ活
性化される。このとき、レーザーエネルギー密度は２５
０〜３５０ｍＪ／ｃｍ²、一例として３００ｍＪ／ｃ
ｍ²、基板温度は室温〜４００℃、一例として４００℃
である。

【００６２】上記レーザー照射エネルギーは、半導体領
域３０の下層までアニールするのに充分であるが、上記
イオンエネルギーでゲート絶縁膜３１を透過させて入射
する場合、半導体領域３０中の不純物濃度が上下では１
桁以上差があるので、ソース領域３３及びドレイン領域
３４は、半導体領域３０の途中までしか形成されず、そ
の下層に高抵抗領域３６が形成されることになる。

【００６３】さらに、ゲート電極２６とゲート絶縁膜３
１との表面全体に層間絶縁膜２３を堆積し、図１０
（ｃ）において、ソース領域３３及びドレイン領域３４
の両方の領域上のゲート絶縁膜３１と層間絶縁膜２３と
にコンタクトホール３７を夫々開口し、図１０（ｄ）に
おいて、該コンタクトホール３７にソース及びドレイン
のメタル３８を堆積し、該メタル３８を図１１に示す形
状にパターニングしてソース電極２７及びドレイン電極
２８を形成し、Ｎ型トランジスタが完成する。

【００６４】また、Ｐ型トランジスタについても同様な
製造方法で形成可能で、さらにＣＭＯＳ技術を用いてＣ
ＭＯＳを形成することも可能である。上記第３の実施例
の製造方法で作製した薄膜トランジスタ２９の典型的な
特性は、Ｎ型トランジスタでは、図２３に示す従来の薄
膜トランジスタのＩｄ−Ｖｇｓ特性と比較してリーク電
流が減少している。

【００６５】本発明の薄膜トランジスタの第４の実施例
の構成は、上記第３の実施例の構成と同様であるので、
その説明及び図面は省略する。次に薄膜トランジスタの
製造方法の第４の実施例は図１２乃至図１４に示すよう
な製造工程であり、尚、上記第３の実施例の同一部分は
同一符号を付す。

【００６６】図１２（ａ）〜（ｅ）及び図１３（ａ）の
Ｎ型トランジスタの製造工程は、上記第３の実施例の図
９（ａ）〜（ｅ）及び図１０（ａ）のＮ型トランジスタ
の製造工程と同様であるので、その説明は省略する。

【００６７】そして図１３（ｂ）において、上記イオン
ドーピングによって注入された不純物は、波長３０８ｎ
ｍのＸｅＣｌエキシマレーザー光を上方から照射するこ
とにより、結晶性が劣化した領域の結晶性を回復させ活
性化される。このとき、レーザーエネルギー密度は１５
０〜２５０ｍＪ／ｃｍ²、一例として２００ｍＪ／ｃ
ｍ²、基板温度は室温〜４００℃、一例として４００℃
である。

【００６８】上記レーザー照射エネルギーは、半導体領
域３０の下層までアニールするのに不充分であり、且つ
不純物濃度が半導体領域３０中の１００ｎｍ部分から上
下に分けて１桁以上差があるので、ソース領域３３、ド
レイン領域３４は半導体領域３０の途中までしか形成さ
れず、半導体領域３０中の下層に非常に高抵抗領域３６
が形成されることになる。

【００６９】さらに、上記ゲート電極２６とゲート絶縁
膜３１との表面全体に層間絶縁膜２３を形成し、その後
の図１３（ｃ）〜（ｄ）及び図１４の製造工程は、上記
第３の実施例の図１０（ｃ）〜（ｄ）及び図１１と同様
な工程を経過することにより、Ｎ型トランジスタが完成
する。

【００７０】また、Ｐ型トランジスタについても同様な
製造方法で形成可能で、さらにＣＭＯＳ技術を用いてＣ
ＭＯＳを形成することも可能である。上記第４の実施例
の製造方法で作製した薄膜トランジスタ２９の典型的な
特性は、Ｎ型トランジスタでは、図２３に示す従来の薄
膜トランジスタのＩｄ−Ｖｇｓ特性と比較してリーク電
流が減少している。

【００７１】本発明の薄膜トランジスタの第５の実施例
は図１５に示すように構成するものであり、図１５にお
いて、本発明の薄膜トランジスタの第５の実施例の構成
は、上記第１の実施例と同様であるので、その説明は省
略する。

【００７２】次に本発明の薄膜トランジスタの製造方法
の第５の実施例は図１６乃至図１８に示すような製造工
程であり、図１６（ａ）において、絶縁性透明基板４１
上にＣＶＤ法あるいはスパッタ法等により、酸化シリコ
ンのベースコートを厚さ３００ｎｍ堆積し、その上にＬ
ＰＣＶＤ法によりａ−Ｓｉ膜を厚さ３０ｎｍ堆積する。

【００７３】その後、レーザー結晶化法を用いて上記ａ
−Ｓｉ膜を多結晶Ｓｉ薄膜とし、該多結晶Ｓｉ薄膜を所
定形状にパターニングして、図１６（ａ）に示す島状の
半導体領域５０を形成する。

【００７４】そして図１６（ｂ）において、上記ベース
コートと半導体領域５０との表面全体にドープドシリコ
ン５１を堆積し、図１６（ｃ）に示すように、ドープド
シリコン５１をドライエッチング法を用いてエッチング
して、ソース領域５２、ドレイン領域５３を形成する。

【００７５】さらに、図１６（ｄ）において、上記ベー
スコート、半導体領域５０、ソース領域５２及びドレイ
ン領域５３の表面全体にＣＶＤ法を用いてゲート絶縁膜
５４を厚さ１００ｎｍ堆積し、その上にドープドシリコ
ン４６ａを堆積し、図１７（ａ）に示すように、該ドー
プドシリコン４６ａを上記ソース領域５２とドレイン領
域５３との間の領域上にのみ残るようにパターニングし
て、ゲート電極４６を形成する。

【００７６】上記不純物領域は、表面層からベースコー
ト界面まででなく、半導体領域５０の途中までしか形成
されていない。この場合、ゲート電極４６としては、オ
フセット領域５５が形成されるように位置と大きさを選
定している。

【００７７】さらに図１７（ｂ）において、ゲート電極
４６とゲート絶縁膜５４との表面全体に層間絶縁膜４３
を堆積し、図１７（ｃ）において、ソース領域５２及び
ドレイン領域５３の両方の領域上の膜（層間絶縁膜４３
とゲート絶縁膜５４と）にコンタクトホール５６を夫々
開口し、図１７（ｄ）において、該コンタクトホール５
６にソース及びドレインのメタル５７を堆積し、該メタ
ル５７を図１８に示す形状にパターニングしてソース電
極４７及びドレイン電極４８を形成し、Ｎ型トランジス
タが完成する。

【００７８】また、Ｐ型トランジスタについても同様な
製造方法で形成可能で、さらにＣＭＯＳ技術を用いてＣ
ＭＯＳを形成することも可能である。上記第５の実施例
の製造方法で作製した薄膜トランジスタ４９の典型的な
特性は、Ｎ型トランジスタでは、図２３に示す従来の薄
膜トランジスタのＩｄ−Ｖｇｓ特性と比較してリーク電
流が減少している。

【００７９】尚、上記実施例の半導体領域を構成する半
導体としては、シリコン、ゲルマニウム、シリコンゲル
マニウム合金、砒化ガリウム、炭化ケイ素等が適用でき
る。また、上記実施例のゲート電極を構成する材料とし
ては、アルミニウム、タングステン、チタン、モリブデ
ン、クロム、ドープドシリコン及びそれらの合金やケイ
化物、窒化物等が適用できる。

【００８０】さらに、上記実施例のイオンドーピング或
いはイオン注入の際、イオンの種類やイオンでゲート絶
縁膜を透過させて入射するか否か等の各条件に依存して
変化するが、夫々適した加速エネルギーを選択すること
によって類似のプロファイルを得ることができ、不純物
領域内でドーパント濃度差を大きくつけることができ
る。

【００８１】従って入射の際、ソース領域及びドレイン
領域の上に何も層がない状態で直接イオンドーピング或
いはイオン注入する場合でも同様に可能である。

【００８２】また、レーザーアニール法の代わりにラン
プアニール法を用いてもよく、しかも、オフセット構造
でないトランジスタにも適用することができる。

【００８３】またさらに、上記実施例のイオンドーピン
グ或いはイオン注入の際、入射するイオンエネルギー条
件が同一であってもイオン注入時には、不純物領域上に
キャップ膜（図示せず）を設けて、ドーピングプロファ
イルを変化させ、上記と同様のドーパント濃度分布とな
るようにすることにより、不純物領域中の上方には低い
抵抗、不純物領域中の下方には非常に高い抵抗を得るこ
とが可能である。

【００８４】

【発明の効果】本発明の薄膜トランジスタ及びその製造
方法は上記のように、請求項１記載の発明は、絶縁基板
上に半導体領域中のソース領域及びドレイン領域の上方
に活性化領域を形成し、該活性化領域の下方に不活性化
領域を形成することにより、不活性化領域は高抵抗であ
るので、リーク電流が流れにくくなる。

【００８５】請求項２記載の発明は、上記請求項１記載
の発明において、上記活性化領域をレーザー活性化方法
により形成することにより、不活性化領域はレーザーに
て充分照射されないので高抵抗となり、リーク電流が流
れにくくなる。

【００８６】請求項３記載の発明は、上記請求項１又は
請求項２記載の発明において、上記活性化領域のドーパ
ント濃度は高く、上記不活性化領域のドーパント濃度は
充分低くすることにより、ドーパント濃度の低い方が活
性化率を考慮しても高抵抗であるので、リーク電流が流
れにくくなる。

【００８７】請求項４記載の発明は、上記請求項１又は
請求項３記載の発明において、上記半導体領域のチャネ
ル領域を上記ソース領域及びドレイン領域の膜厚より薄
く形成することにより、半導体領域のチャネル領域の抵
抗が高くなるので、半導体領域のソース、ドレインにリ
ーク電流が流れにくくなる。

【００８８】請求項５記載の発明は、絶縁基板上に下地
絶縁膜を形成し、該下地絶縁膜上に半導体領域を形成
し、該半導体領域を素子分離し、上記下地絶縁膜及び半
導体領域の表面全体にゲート絶縁膜を形成し、該ゲート
絶縁膜上にゲート電極を形成し、この上方から該半導体
領域のチャネル領域に隣接するソース領域及びドレイン
領域に不純物をドープする。

【００８９】そして、この上方からレーザーを照射して
不純物の領域中の上方部分のみ活性化し、ソース領域、
ドレイン領域を形成することにより、不純物の領域中の
下方にレーザーが充分照射されないので高抵抗となり、
半導体領域中の下方にリーク電流が流れにくくなる。

【００９０】請求項６記載の発明は、絶縁基板上に下地
絶縁膜を形成し、該下地絶縁膜上に半導体領域を形成
し、該半導体領域を素子分離し、該半導体領域のチャネ
ル領域を半導体領域のソース領域及びドレイン領域より
薄く形成し、該下地絶縁膜及び半導体領域の表面全体に
ゲート絶縁膜を形成し、該ゲート絶縁膜上にゲート電極
を形成し、この上方から該半導体領域のチャネル領域に
隣接するソース領域及びドレイン領域中の上方のドーパ
ント濃度は高く、該半導体領域のソース領域及びドレイ
ン領域中の下方のドーパント濃度は低くすべく不純物を
ドープする。

【００９１】そして、この上からレーザーを照射して該
不純物の領域中の上方部分のみを活性化し、ソース領
域、ドレイン領域を形成することにより、半導体領域の
チャネル領域は半導体領域のソース領域及びドレイン領
域より膜厚が薄いので高抵抗となり、半導体領域のソー
ス、ドレイン間にリーク電流が流れにくくなる。

【００９２】また、半導体領域のソース領域及びドレイ
ン領域中の下方はドーパント濃度を低くするとともに、
しかも該下方にはレーザーが充分照射されないので非常
に高抵抗となって、半導体領域中の下方にリーク電流が
流れにくくなる。

【００９３】さらに、イオンドーピング及びイオン注入
で、不純物の注入領域の厚さがチャネル領域より厚くな
ることで、不純物のドーパント濃度分布を上下方向に大
きくとるためのイオンの入射エネルギー調整幅がより広
くなり、不純物注入のプロセスマージンが大きくなると
いう効果を奏する。

【００９４】以上のように、半導体領域中の下層の電気
抵抗は上層より非常に高くし、またさらに半導体領域中
にオフセット領域が形成されることにより、半導体領域
とベースコートとの界面に流れるリーク電流を減少さ
せ、より効果的にリーク電流を低減することができる。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタ及びその製造方法の
第１の実施例を示す要部平面図である。

【図２】（ａ）〜（ｅ）は図１に示すＡ−Ａ断面の第１
の実施例の製造工程図である。

【図３】（ａ）〜（ｄ）は図１に示すＡ−Ａ断面の第１
の実施例の製造工程図である。

【図４】図１に示すＡ−Ａ断面の第１の実施例の製造工
程図である。

【図５】（ａ）〜（ｅ）は図１に示すＡ−Ａ断面の第２
の実施例の製造工程図である。

【図６】（ａ）〜（ｄ）は図１に示すＡ−Ａ断面の第２
の実施例の製造工程図である。

【図７】図１に示すＡ−Ａ断面の第２の実施例の製造工
程図である。

【図８】本発明の薄膜トランジスタ及びその製造方法を
示す第３の実施例の要部平面図である。

【図９】（ａ）〜（ｅ）は図８に示すＢ−Ｂ断面の第３
の実施例の製造工程図である。

【図１０】（ａ）〜（ｄ）は図８に示すＢ−Ｂ断面の第
３の実施例の製造工程図である。

【図１１】図８に示すＢ−Ｂ断面の第３の実施例の製造
工程図である。

【図１２】（ａ）〜（ｅ）は図８に示すＢ−Ｂ断面の第
４の実施例の製造工程図である。

【図１３】（ａ）〜（ｄ）は図８に示すＢ−Ｂ断面の第
４の実施例の製造工程図である。

【図１４】図８に示すＢ−Ｂ断面の第４の実施例の製造
工程図である。

【図１５】本発明の薄膜トランジスタ及びその製造方法
を示す第５の実施例の要部平面図である。

【図１６】（ａ）〜（ｄ）は図１５に示すＣ−Ｃ断面の
第５の実施例の製造工程図である。

【図１７】（ａ）〜（ｄ）は図１５に示すＣ−Ｃ断面の
第５の実施例の製造工程図である。

【図１８】図１５に示すＣ−Ｃ断面の第５の実施例の製
造工程図である。

【図１９】従来の薄膜トランジスタの要部平面図であ
る。

【図２０】（ａ）〜（ｅ）図１９に示すＤ−Ｄ断面の製
造工程図である。

【図２１】（ａ）〜（ｄ）図１９に示すＤ−Ｄ断面の製
造工程図である。

【図２２】図１９に示すＤ−Ｄ断面のリーク電流の流れ
を示す拡大断面図である。

【図２３】従来の薄膜トランジスタのＩｄ−Ｖｇｓ特性
図である。

【符号の説明】 １、２１、４１ 絶縁性透明基板 ６、２６、４６ ゲート電極 １０、３０、５０ 半導体領域 １３、３３、５２ ソース領域 １４、３４、５３ ドレイン領域

Claims (6)

【特許請求の範囲】
1. 【請求項１】 絶縁基板上に形成された半導体領域中の
   ソース領域及びドレイン領域の上方に活性化領域を形成
   し、該活性化領域の下方に不活性化領域を形成してなる
   ことを特徴とする薄膜トランジスタ。
2. 【請求項２】 上記活性化領域をレーザー活性化方法に
   より形成してなることを特徴とする請求項１記載の薄膜
   トランジスタ。
3. 【請求項３】 上記活性化領域のドーパント濃度は高
   く、上記不活性化領域のドーパント濃度は低くしてなる
   ことを特徴とする請求項１又は請求項２記載の薄膜トラ
   ンジスタ。
4. 【請求項４】 上記半導体領域のチャネル領域の膜厚を
   上記ソース領域及びドレイン領域の膜厚より薄く形成し
   てなることを特徴とする請求項１又は請求項３記載の薄
   膜トランジスタ。
5. 【請求項５】 絶縁基板上に下地絶縁膜を形成する成膜
   工程と、該下地絶縁膜上に半導体領域を形成する成膜工
   程と、該半導体領域を素子分離する工程と、上記下地絶
   縁膜及び半導体領域の表面全体にゲート絶縁膜を形成す
   る成膜工程と、該ゲート絶縁膜上にゲート電極を形成す
   る工程と、この上方から該半導体領域のチャネル領域に
   隣接するソース領域及びドレイン領域に不純物をドープ
   する工程と、この上方からレーザーを照射して不純物の
   領域中の上方部分のみ活性化し、ソース領域、ドレイン
   領域を形成する工程とを有することを特徴とする薄膜ト
   ランジスタの製造方法。
6. 【請求項６】 絶縁基板上に下地絶縁膜を形成する成膜
   工程と、該下地絶縁膜上に半導体領域を形成する成膜工
   程と、該半導体領域に素子分離する工程と、該半導体領
   域のチャネル領域を半導体領域のソース領域及びドレイ
   ン領域より薄く形成する工程と、該下地絶縁膜及び半導
   体領域の表面全体にゲート絶縁膜を形成する成膜工程
   と、該ゲート絶縁膜上にゲート電極を形成する工程と、
   この上方から該半導体領域のチャネル領域に隣接するソ
   ース領域及びドレイン領域中の上方のドーパント濃度は
   高く、該半導体領域のソース領域及びドレイン領域中の
   下方のドーパント濃度は低くすべく不純物をドープする
   工程と、この上方からレーザーを照射して不純物の領域
   の上方部分のみを活性化し、ソース領域、ドレイン領域
   を形成する工程とを有することを特徴とする薄膜トラン
   ジスタの製造方法。