WO2010123263A2 - 다결정 실리콘 박막의 제조방법 - Google Patents

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    • H01L21/326—Application of electric currents or fields, e.g. for electroforming

Definitions

  • the present invention relates to a method of manufacturing a polycrystalline silicon thin film, and generates joule heat by applying power to a conductive thin film, thereby producing the same crystallization characteristics as a high voltage even at a low voltage.
  • the present invention relates to a method for manufacturing a polycrystalline silicon thin film which can be produced and can reduce manufacturing time and manufacturing cost.
  • amorphous silicon (a-Si) has a disadvantage of low mobility and opening ratio of electrons as charge carriers, and incompatibility with CMOS processes.
  • a poly-silicon thin film element can form a driving circuit necessary for writing an image signal to a pixel, such as a pixel TFT-array, on a substrate, which was not possible with an amorphous silicon TFT (a-Si TFT). Do.
  • the connection between the plurality of terminals and the driver IC becomes unnecessary, so that the productivity and reliability can be increased and the thickness of the panel can be reduced.
  • the thin film transistor using the polycrystalline silicon in the active layer has a high switching capability and the channel position of the active layer is determined by self-matching, compared with the thin film transistor using the amorphous silicon, so that the device can be miniaturized and CMOS. have.
  • polycrystalline silicon thin film transistors are used as pixel switch elements in active matrix type flat panel displays (e.g., liquid crystal displays, organic ELs), and the like. It is emerging as a major device.
  • Such polycrystalline silicon TFTs can be manufactured under high temperature and low temperature. In order to form at high temperature, expensive materials such as quartz must be used as substrates, which is not suitable for large area. not.
  • Such low-temperature polycrystalline silicon can be formed by solid phase crystallization (SPC), metal induced crystallization (MIC), metal induced side crystallization (MILC), or excimer laser. Crystallization (ELC: Excimer Laser Crystallization) method.
  • the SPC method can obtain uniform crystallization using low-cost equipment, it requires high crystallization temperature and long time, so it is impossible to use substrates with relatively low heat deformation temperature such as glass substrates and low productivity. Have.
  • annealing is performed on an amorphous silicon thin film at about 600 to 700 ° C. for about 1 to 24 hours to allow crystallization.
  • the polycrystalline silicon produced by the SPC method is accompanied with twin-growth during the solid phase transformation from the amorphous phase to the crystal phase, and thus contains a large number of crystal lattice defects in the formed crystal grains.
  • the MIC method has the advantage that amorphous silicon is brought into contact with a specific metal so that its crystallization is performed at a temperature much lower than the crystallization temperature by the SPC method.
  • Metals that enable the MIC method include Ni, Pd, Ti, Al, Ag, Au, Co, Cu, Fe, Mn, and these metals react with amorphous silicon to form eutectic or silicide phases. (silicide phase) is formed to promote low temperature crystallization.
  • the MILC method is an application technique of the MIC method. Instead of depositing a metal on a channel, a gate electrode is formed, and then a metal is deposited thinly on a source and a drain in a self-aligned structure to induce metal induced crystallization. This technique induces lateral crystallization toward the channel.
  • Ni and Pd are the most commonly used metals in the MILC method, and the polycrystalline silicon manufactured by the MILC method has excellent crystallinity and high field effect mobility compared to the SPC method. Nevertheless, it is known to exhibit high leakage current characteristics.
  • FALC field-directed directional crystallization
  • the crystallization methods such as the MIC method, the MILC method, and the FALC method are effective in lowering the crystallization temperature compared to the SPC method, but the crystallization time is still long, and all of them have in common that the crystallization is induced by the metal. Therefore, these crystallization methods are not free from the problem of metal contamination.
  • the recently developed ELC method makes it possible to produce a polycrystalline silicon thin film on a glass substrate in a low temperature process while solving the problem of metal contamination.
  • the ELC method is not a low temperature process in the strict sense.
  • the ELC process undergoes crystallization by very fast melting and solidification in the local melt zone, which is greatly affected by the excimer laser, resulting in extremely short time (in tens of nano-sec units) without damaging the substrate.
  • Polycrystalline silicon can be produced within.
  • the laser when the laser is irradiated on the amorphous silicon of the base material consisting of a glass substrate / insulating layer / amorphous silicon thin film in a very short time, only the amorphous silicon thin film is selectively heated, and crystallization is performed without damaging the glass substrate located below.
  • This phenomenon also directly affects the gate insulating layer, which is a subsequent process, such as reducing breakdown voltage and hot carrier stress caused by uneven flatness of the polycrystalline silicon / gate insulating layer interface. It has a serious impact on reliability.
  • the advantages of the laser crystallization method namely, because the process is performed in a short time, do not damage the underlying substrate, and it is possible to produce very good grains with little defects due to high temperature phase transformation.
  • a method of crystallizing an amorphous silicon thin film that can solve the disadvantages of such laser crystallization method, that is, the irradiation non-uniformity and process limitations due to the local process and the problem of using expensive equipment.
  • the TFT-LCD is a voltage drive, but the grain size of the large-area substrate because of the current drive method. The uniformity of is a very important factor.
  • the reality of the flat panel display industry is that the low-temperature crystallization method using the ELC method or the SLS method using a laser hits the limit. Considering this fact, there is a great need for a new technology for producing a high quality polycrystalline silicon thin film by low temperature crystallization using a laserless method.
  • an amorphous silicon thin film, an insulator, and a conductive thin film are laminated on a substrate, electrode terminals are disposed at both ends of an upper surface of the conductive thin film, and Joule heat generated by applying an electric field to the electrode terminal is removed. To crystallize the amorphous silicon thin film.
  • the substrate becomes larger in area, the voltage to be applied becomes higher and higher, and the device cost and manufacturing cost increase because an apparatus capable of applying a high voltage is required.
  • the device when a high voltage is applied, the device may penetrate the outer wall of the chamber where the crystallization process is performed and seriously affect the apparatus installed outside the chamber. Therefore, the chamber should also use high-performance equipment so that dielectric breakdown does not occur even under high voltage. It is a factor in the rise of equipment costs and manufacturing costs.
  • the present invention is designed to solve the above-described problems, it is possible to reduce the equipment cost and manufacturing cost, and to produce a polycrystalline silicon thin film that can form a polycrystalline silicon thin film having the same characteristics as applying a high voltage even if a low voltage is applied
  • the purpose is to provide a method.
  • a first insulating layer, an amorphous silicon thin film, a second insulating layer, and a conductive thin film are sequentially formed on a substrate, and the amorphous silicon thin film is formed by high heat generated by applying an electric field to the conductive thin film using an electrode.
  • the electrode is located at the center and both ends of the range to apply an electric field, a predetermined voltage is applied to the electrode located at the center, the electrodes located at both ends are grounded It provides a method for producing a polycrystalline silicon thin film, characterized in that the electric field is applied in a state.
  • the present invention is formed by sequentially forming a first insulating layer, a conductive thin film, a second insulating layer and an amorphous silicon thin film on a substrate, by applying an electric field to the conductive thin film using an electrode by the high temperature generated by the amorphous silicon
  • the electrode is located at the center and both ends of the range to apply an electric field, a predetermined voltage is applied to the electrode located at the center, the electrodes located at both ends
  • a method of manufacturing a polycrystalline silicon thin film characterized in that an electric field is applied in a grounded state.
  • the polycrystalline silicon thin film is manufactured by using the same manufacturing method as the present invention, a polycrystalline silicon thin film having the same characteristics as the high voltage is applied can be formed even when a low voltage is applied.
  • the process time can be shortened, and high voltage is not required, and thus the device does not need to be replaced or the material of the conductive thin film, the chamber, the insulating layer, etc. is changed. Costs and manufacturing costs can be reduced.
  • FIG. 1 to 4 are cross-sectional views illustrating a process for crystallization of an amorphous silicon thin film according to a first embodiment of the present invention.
  • 5 to 8 are cross-sectional views illustrating a process for crystallizing an amorphous silicon thin film according to a second embodiment of the present invention.
  • substrate 20 first insulating layer
  • amorphous silicon thin film 40 second insulating layer
  • first electrode 63 second electrode
  • FIG. 1 to 4 are cross-sectional views illustrating a process for crystallization of an amorphous silicon thin film according to a first embodiment of the present invention.
  • the first insulating layer 20, the amorphous silicon thin film 30, the second insulating layer 40, and the conductive thin film 50 are formed on the substrate 10. Are formed sequentially.
  • the first insulating layer 20, the amorphous silicon thin film 30, the second insulating layer 40, and the conductive thin film 50 are sequentially formed on the substrate 10, and the conductive thin film 50 is formed on the substrate 10.
  • an electric field to induce Joule heating high heat is generated, and the amorphous silicon thin film 30 is crystallized by the high heat.
  • the electric field may be applied to the conductive thin film 50 through the electrode 60 connected to the voltage source Vs.
  • the applied electric field is applied to approximately the center and both ends of the range to apply the electric field, the voltage applied to the center is the voltage of the positive potential, both ends are grounded.
  • the voltage applied to the center is described as being a voltage of a positive potential, but the voltage applied to the center may be a voltage of a negative potential.
  • the material of the substrate 10 is not particularly limited, and for example, transparent substrates such as glass, quartz, plastic, etc. can be cleaned, and in terms of economical efficiency, glass is more preferable.
  • transparent substrates such as glass, quartz, plastic, etc.
  • the present invention can be applied to the substrate of the plastic material as it is.
  • the first insulating layer 20 is used to prevent elution of an alkali material in some materials, such as a glass substrate, in the substrate 10 which may be generated in a later process.
  • Oxide (SiO 2) and silicon nitride are formed by depositing, but the thickness is generally about 2000-5000 Pa, but is not limited thereto.
  • the amorphous silicon thin film 30 may be formed directly on the substrate 10 without the first insulating layer 20, and the method of the present invention may be applied to such a structure, and thus, the present invention Should be construed to include such structures.
  • the first insulating layer 20 may be selectively applied according to the environment or requirements in which the process is performed.
  • the amorphous silicon thin film 30 may be formed by, for example, low pressure chemical vapor deposition, atmospheric pressure chemical vapor deposition, plasma enhanced chemical vapor deposition (PECVD), sputtering, vacuum evaporation, or the like.
  • PECVD plasma enhanced chemical vapor deposition
  • Its thickness is usually preferably 300 to 1000 kPa, but the formation method and the thickness are not limited to this embodiment.
  • a portion of the amorphous silicon thin film 30 is in contact with the conductive thin film 50 or the electrode 60 so that crystallization may be performed by Joule heat generated by electric field application.
  • the second insulating layer 40 prevents the amorphous silicon thin film 30 from being contaminated by the conductive thin film 50 during the annealing process and electrically insulates the amorphous silicon thin film 30 and the conductive thin film 50. Used for the purpose.
  • the second insulating layer 40 may be formed of the same material as the first insulating layer 20, and may be used as long as the material has a low influence on the amorphous silicon thin film 30, an insulating property, and a high melting point. Can be.
  • the conductive thin film 50 is a thin layer of an electrically conductive material, for example, may be formed by a method such as sputtering, vapor deposition (evaporation).
  • the conductive thin film 50 is preferably to maintain a uniform thickness for uniform heating in the future Joule heating by applying an electric field.
  • the components 10, 20, 30, 40, 50 and at least the substrate 10 may be preheated to an appropriate temperature range.
  • the appropriate temperature range refers to a temperature range in which the substrate 10 is not damaged throughout the process, and is preferably a range lower than the heat deformation temperature of the substrate 10.
  • the preheating method is not particularly limited, and for example, a method of pouring into a general heat treatment furnace, a method of irradiating radiant heat such as a lamp, or the like can be used.
  • a voltage of positive or negative potential is applied to approximately the center of the area to undergo crystallization. And both ends are grounded.
  • the position for applying the positive potential or the negative potential is preferably located in the center between the two ends to be grounded.
  • Such a method can be used even when the range to be crystallized is small, but more effective in large-area.
  • the conductive thin film when a high voltage is applied, crystallization by high heat is achieved, and thus the conductive thin film may be damaged by the high heat, and when the conductive thin film is damaged, stability may not be secured. Therefore, since the conductive thin film should be made of a material that is not damaged even with high heat, the trouble of forming the conductive thin film with a material different from the conventional one occurs, and the manufacturing cost increases.
  • the potential difference between the amorphous silicon thin film 30 and the conductive thin film 50 increases, and in order to prevent arc generation, the dielectric breakdown voltage of the insulating layer located between the amorphous silicon thin film and the conductive thin film is prevented.
  • the material properties must be changed to increase the
  • the polycrystalline silicon thin film is manufactured by using the same manufacturing method as the present invention, even when a low voltage is applied, a polycrystalline silicon thin film having the same characteristics as the high voltage is applied can be formed.
  • the process time can be shortened, and high voltage is not required, and thus the device does not need to be replaced or the material of the conductive thin film, the chamber, the insulating layer, etc. is changed. Costs and manufacturing costs can be reduced.
  • the conductive thin film 50 is formed in a space provided at the center and both ends of the second insulating layer 40 in addition to the upper portion of the second insulating layer 40.
  • a conductive thin film 50 formed at the center and both ends of 40 is in contact with the amorphous silicon thin film 30.
  • the space is further provided between the center and both ends of the second insulating layer 40 in addition to the center and both sides of the second insulating layer 40.
  • the conductive thin film 50 may be formed to be in contact with the amorphous silicon thin film.
  • an electrode 60 to which a voltage is applied is positioned in a space provided at the center and both ends of the second insulating layer 40 and the conductive thin film 50 so as to form the amorphous silicon thin film 30. Can be contacted.
  • the electrode 60 includes a first electrode 61 positioned below the conductive thin film 50 and a second electrode 63 positioned above the conductive thin film 50.
  • the first electrode 61 is positioned in contact with the amorphous silicon thin film 30 in a space provided at the center and both ends of the second insulating layer 40, and a voltage is applied to the second electrode 63. Can be.
  • the amorphous silicon thin film 30 may be in contact with the conductive thin film 50, and may be in contact with the electrode 60 as shown in FIGS. 3 and 4.
  • the space provided in the second insulating layer 40 or the conductive thin film 50 may be provided by removing a portion after forming the entire area of the second insulating layer 40 or the conductive thin film 50.
  • a mask or the like may be used to prevent the second insulating layer 40 or the conductive thin film 50 from being formed. Can be.
  • 5 through 8 are cross-sectional views illustrating a process for crystallizing an amorphous silicon thin film according to a second exemplary embodiment of the present invention.
  • the first insulating layer 20, the conductive thin film 50, the second insulating layer 40, and the amorphous silicon thin film 30 are formed on the substrate 10. Are formed sequentially.
  • the first insulating layer 20, the amorphous silicon thin film 30, the second insulating layer 40, and the conductive thin film 50 are sequentially formed on the substrate 10, and the conductive thin film 50 is formed on the substrate 10.
  • an electric field to induce Joule heating high heat is generated, and the amorphous silicon thin film 30 is crystallized by the high heat.
  • the electric field is applied through the electrode 60 which is in contact with the conductive thin film 50 and connected to the voltage source Vs.
  • the applied electric field is applied to approximately the center and both ends of the range to apply the electric field, the voltage applied to the center is the voltage of the positive potential, both ends are grounded.
  • the voltage applied to the center is described as being a voltage of a positive potential, but the voltage applied to the center may be a voltage of a negative potential.
  • a portion of the amorphous silicon thin film 30 is in contact with the conductive thin film 50 or the electrode 60 so that crystallization may be performed by Joule heat generated by electric field application.
  • a space is provided at the center and both ends of the second insulating layer 40, and the side surface of the amorphous silicon thin film 30 formed to surround the second insulating layer 40 has a conductive thin film 50.
  • the electrode 60 is in contact with the conductive thin film 50 exposed by the space to apply an electric field.
  • a portion of the second insulating layer 40 and the amorphous silicon thin film 30 and both sides thereof are removed, and a conductive thin film 50 is formed in the center to contact the amorphous silicon thin film 30.
  • the electrode 60 is positioned to contact the amorphous silicon thin film 30.
  • a conductive thin film 50 is formed in the space provided at the center to form the amorphous silicon thin film.
  • the electrode 60 is positioned in spaces provided at both ends thereof, and is in contact with the conductive thin film 50 and the amorphous silicon thin film 30, and is formed in the space provided at the center thereof. In contact with the conductive thin film 50, an electric field is applied.
  • spaces are provided at the center and both ends of the second insulating layer 40 and the amorphous silicon thin film 30, and the electrode 60 is positioned in the space, so that the conductive thin film 50 and the amorphous film are disposed. In contact with the silicon thin film 30 to apply an electric field.
  • spaces are provided at the center and both ends of the second insulating layer 40, and the conductive thin film 50 is formed in the space formed in the second insulating layer 40.
  • Space 30 is provided at the center and both ends thereof, and contacts the conductive thin film 50 formed in the space provided in the second insulating layer 40, and the electrode 60 is in contact with the amorphous silicon thin film 30. The electric field is applied by contacting the conductive thin film 50 exposed by the space provided in the backplane.
  • the space provided in the second insulating layer 40 or the amorphous silicon thin film 30 may be partially removed after forming the entire area of the second insulating layer 40 or the amorphous silicon thin film 30.
  • the second insulating layer 40 or the amorphous silicon thin film 30 may be formed in a portion of the region using a mask or the like. May be provided so as not to.

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Abstract

본 발명은 다결정 실리콘 박막의 제조방법에 관한 것으로, 도전성 박막에 전원을 인가함으로써 주울(jule) 열을 발생시키고, 이를 통하여 다결정 실리콘 박막을 제조함에 있어서, 낮은 전압에서도 높은 전압과 같은 동일한 결정화 특성을 낼 수 있으며, 제조시간 및 제조비용을 절감할 수 있는 다결정 실리콘 박막 제조방법에 관한 것이다. 본 발명은 기판 상에 제1 절연층, 비정질 실리콘 박막, 제2 절연층 및 도전성 박막을 순차적으로 형성하고, 전극을 이용하여 상기 도전성 박막에 전계를 인가하여 발생되는 고열에 의해 상기 비정질 실리콘 박막을 결정화하는 다결정 실리콘 박막의 제조방법에 있어서, 상기 전극은 전계를 인가하고자 하는 범위의 중심부 및 양 단부에 위치하고, 중심부에 위치하는 전극에는 소정의 전압이 인가되고, 양 단부에 위치하는 전극은 접지된 상태로 전계가 인가되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법을 제공한다.

Description

다결정 실리콘 박막의 제조방법
본 발명은 다결정 실리콘 박막의 제조방법에 관한 것으로, 도전성 박막에 전원을 인가함으로써 주울(jule) 열을 발생시키고, 이를 통하여 다결정 실리콘 박막을 제조함에 있어서, 낮은 전압에서도 높은 전압과 같은 동일한 결정화 특성을 낼 수 있으며, 제조시간 및 제조비용을 절감할 수 있는 다결정 실리콘 박막 제조방법에 관한 것이다.
통상, 비정질 실리콘(a-Si)은 전하 운반체인 전자의 이동도 및 개구율이 낮고, CMOS 공정에 부합되지 못하는 단점을 가지고 있다.
반면, 다결정 실리콘(Poly-Si) 박막 소자는, 비정질 실리콘 TFT(a-Si TFT)에서는 불가능하였던, 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다.
따라서, 다결정 실리콘 박막 소자에서는 다수의 단자와 드라이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다.
또한, 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다.
따라서, 비정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장 상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다.
그리고, 이러한 다결정 실리콘을 능동층에 이용한 박막 트랜지스터는 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위치 능력이 높고 자기 정합에 의해 능동층의 채널 위치가 결정되기 때문에, 소자 소형화 및 CMOS화가 가능하다는 특징이 있다.
이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 플랫 패널 디스플레이(예를 들면, 액정 표시 장치, 유기 EL) 등의 화소 스위치 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.
이와 같은 다결정 실리콘 TFT를 제조하는 방법으로는 고온 조건에서 제조하는 방법과 저온 조건에서 제조하는 기술이 있는데, 고온 조건에서 형성하기 위해서는 기판으로 석영 등의 고가의 재질을 사용하여야 하므로 대면적화에 적당하지 않다.
따라서, 저온 조건에서 비정질 실리콘 박막을 다결정 실리콘으로 대량으로 제조하는 방법에 대한 연구가 활발히 진행되고 있다.
이러한 저온의 다결정 실리콘을 형성하는 방법으로는 고상 결정화(SPC: Solid Phase Crystallization)법, 금속유도 결정화(MIC: Metal Induced Crystallization)법, 금속유도측면 결정화(MILC: Metal Induced Lateral Crystallization)법, 엑시머 레이저 결정화(ELC: Excimer Laser Crystallization) 법 등이 있다.
SPC 법은 저가의 장비를 사용하여 균일한 결정질을 얻을 수는 있으나, 높은 결정화 온도와 장시간을 요구하기 때문에, 유리 기판과 같이 열변형 온도가 상대적으로 낮은 기판을 사용할 수 없고 생산성이 낮다는 단점을 가지고 있다.
이러한 SPC 법에 의한 경우, 통상적으로 600 ~ 700℃의 온도에서 약 1 ~ 24 시간 동안 비정질 실리콘 박막에 어닐링 작업을 실시해야 결정화가 가능하다.
또한, SPC 법에 의해 제조된 다결정 실리콘의 경우에는 비정질상으로부터 결정상으로의 고상 상변태시 쌍정 성장(twin-growth)을 동반하므로, 형성된 결정립 내에 매우 많은 결정격자 결함들을 함유하고 있다.
이러한 인자들은 제조된 다결정 실리콘 TFT의 전자 및 홀의 이동도(mobility)를 감소시키고 문턱 전압(threshold voltage)을 상승시키는 요인으로 작용한다.
MIC 법은 비정질 실리콘이 특정 금속과 접촉함으로써 그것의 결정화가 SPC 법에 의한 결정화 온도보다 훨씬 낮은 온도에서 이루어지는 장점을 가지고 있다.
이러한 MIC 법을 가능하게 하는 금속으로는 Ni, Pd, Ti, Al, Ag, Au, Co, Cu, Fe, Mn 등이 있으며, 이들 금속들은 비정질 실리콘과 반응하여 공정상(eutectic phase) 또는 실리사이드상(silicide phase)을 형성하여 저온 결정화를 촉진시킨다.
그러나, MIC 법을 다결정 실리콘 TFT 제작의 실제 공정에 적용시킬 경우 채널(channel) 내에 금속의 심각한 오염 문제를 야기시킨다.
MILC 법은 MIC 법의 응용기술로서, 채널 위에 금속을 증착하는 대신 게이트 전극을 형성한 후, 자기 정렬된 구조에서 소스 및 드레인 위에 금속을 얇게 증착하여 금속유도결정화(metal induced crystallization)를 유발한 후, 채널 쪽으로 측면 결정화를 유도하는 기술이다.
이와 같은 MILC 법에 가장 많이 사용되는 금속으로는 Ni 및 Pd을 들 수 있으며, 이러한 MILC 법으로 제조된 다결정 실리콘은 SPC 법에 비하여 우수한 결정성 및 높은 전계 효과 이동도(field effect mobility)를 보임에도 불구하고, 높은 누설 전류 특성을 보인다고 알려져 있다.
다시 말하면, MILC 법의 경우, 금속 오염 문제는 MIC 법에 비하여 감소하기는 하였으나, 아직도 완전히 해결하지 못한 실정이다.
한편, MILC 법을 개량한 방법으로 전계유도방향성 결정화법(FALC: Field Aided Lateral Crystallization)이 있다. MILC 법에 비하여 FALC 법은 결정화 속도가 빠르며 결정화 방향의 이방성을 보이지만, 이 역시 금속의 오염 문제를 완전히 해결하지는 못하고 있다.
이상의 MIC 법, MILC 법, FALC 법 등의 결정화 방법은 SPC 법에 비하여 결정화 온도를 낮추었다는 점에서는 효과적이나, 결정화 시간이 여전히 길다는 점과, 모두 금속에 의하여 결정화가 유도되는 공통점을 가지고 있다. 따라서, 이러한 결정화 방법들도 금속의 오염 문제라는 점에서는 자유롭지 못하다.
한편, 최근 개발된 ELC 법은 금속의 오염 문제를 해결하면서 유리기판 위에 저온 공정으로 다결정 실리콘 박막을 제조하는 것을 가능하게 한다.
즉, LPCVD(Low Pressure Chemical Vapor Deposition)법 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 증착된 비정질 실리콘 박막은 엑시머 레이저의 파장인 자외선 영역(λ = 308 ㎚)에 대한 흡수 계수가 매우 크기 때문에, 적정한 에너지 밀도에서 쉽게 비정질 실리콘 박막의 용융이 일어나게 된다.
이러한 비정질 실리콘 박막을 엑시머 레이저에 의해 결정화시키는 경우, 용융 및 응고의 과정을 매우 짧은 시간 내에 동반하게 된다. 이러한 관점에서 볼 때, ELC 법은 엄밀한 의미에서 저온 공정은 아니다.
그러나, ELC 공정은 엑시머 레이저에 의해 크게 영향을 받은 국부적인 용융 영역에서 매우 빠르게 진행되는 용융 및 응고에 의해 결정화되는 과정을 거치므로, 기판을 손상시키지 않으면서 극히 짧은 시간(수십 nano-sec 단위) 내에 다결정 실리콘을 제조할 수 있다.
즉, 유리기판/절연층/비정질 실리콘 박막으로 이루어진 모재의 비정질 실리콘 상에 레이저가 극히 짧은 시간에 조사되면, 비정질 실리콘 박막만이 선택적으로 가열되어, 하층에 위치한 유리기판의 손상 없이 결정화가 이루어진다.
또한, 액상에서 고상으로의 상변태시 생성되는 다결정 실리콘의 경우, 고상 결정화를 통해 생성되는 다결정 실리콘의 경우보다, 열역학적으로 안정된 결정립 구조를 보이고 결정립 내의 결정 결함이 현저히 감소될 수 있는 장점이 있으므로, ELC 법으로 제조된 다결정 실리콘은 다른 여타의 결정화법들의 결과물보다 우수하다.
그럼에도 불구하고, ELC 법은 몇 가지 중대한 단점들을 가지고 있다.
예를 들어, 레이저 빔 자체의 조사량이 불균일하다는 레이저 시스템 상의 문제점과, 조대한 결정립을 얻기 위한 레이저 에너지 밀도의 공정 영역이 극히 제한되어 있다는 레이저 공정 상의 문제점, 그리고 대면적에 샷(shot) 자국이 남는다는 문제점을 가지고 있다.
이들 두 요소들은 다결정 실리콘 TFT의 액티브층(active layer)를 구성하는 다결정 실리콘 박막의 결정립 크기의 불균일성을 야기시킨다. 또한, 액상에서 고상으로의 상변태를 동반하며 생성되는 다결정 실리콘의 경우 부피 팽창이 수반되므로, 결정립계가 만들어지는 지점으로부터 표면쪽으로 심한 돌출(protrusion) 현상이 일어난다.
이러한 현상은 후속 공정인 게이트 절연층에도 직접적인 영향을 미치게 되는데, 다결정 실리콘/게이트 절연층 계면의 불균일한 평탄도에 의한 절연 파괴 전압(breakdown voltage) 감소 및 핫 캐리어 응력(hot carrier stress) 등의 소자 신뢰성에 심각한 영향을 미치고 있다.
최근에는, 상기 설명한 ELC 법의 불안정성을 해결하기 위하여 SLS(Sequential Lateral Solidification) 법이 개발되어 레이저 에너지 밀도의 공정 영역을 안정화하는데 성공하였다.
하지만, 여전히 shot 자국 및 표면 쪽으로 돌출(protrusion) 현상을 해결하지 못하였으며, 또한 평판 디스플레이 산업이 급속히 발전하고 있는 현재의 추세로 비추어 볼 때, 조만간 양산화가 필요하게 될 1 m × 1 m 크기 이상인 기판의 결정화 공정에 레이저를 이용하는 기술은 여전히 문제점을 가지고 있다.
더욱이, ELC 법과 SLS 법의 실행을 위한 장비는 매우 고가이므로, 초기 투자비와 유지비가 많이 소요된다는 문제점도 가지고 있다.
따라서, 레이저 결정화법의 장점들, 즉, 짧은 시간 내에 공정이 이루어지기 때문에 하부의 기판에 손상을 주지 않는다는 점과, 고온 상변태에 의해 결함이 거의 없는 매우 양질의 결정립을 생성할 수 있다는 점을 가지면서, 그러한 레이저 결정화법의 단점들, 즉, 국부적인 공정에 따른 조사량 불균일성 및 공정상의 제한 등과 고가 장비를 사용해야 하는 문제점들을 해결할 수 있는 비정질 실리콘 박막의 결정화 방법에 대한 필요성이 대두되고 있다.
특히, 최근 차세대 평판 디스플레이의 응용에 많은 주목을 받고 있는 능동형 유기-EL(Active Matrix Organic Light Emitting Diode)의 경우, TFT-LCD가 전압 구동인데 반하여, 전류 구동 방식이기 때문에 대면적 기판에서의 결정립 크기의 균일도가 매우 중요한 인자이다.
그러므로, 레이저를 사용하는 ELC 방법 또는 SLS 방법에 의한 저온 결정화 방법이 한계에 부딪히고 있는 것이 평판 디스플레이 산업체들이 안고 있는 현실이다. 이러한 사실을 고려할 때, 레이저를 사용하지 않는 방식에 의한 저온 결정화에 의하여 양질의 다결정 실리콘 박막을 제조하는 신기술에 대한 필요성이 매우 높은 실정이다.
이러한 종래기술의 문제점을 해결하기 위하여, 본 발명의 발명자들은 한국특허출원 제2007-0021252호에서, 상기 실리콘 박막 위 혹은 아래에 도전성 박막을 개재한 후 전계를 인가하여 주울 가열을 행함으로써 결정화를 하는 방법을 제시한 바 있다.
종래의 다결정 실리콘 박막의 제조방법은 기판 상에 비정질 실리콘 박막, 절연체 및 도전성 박막을 적층하고, 상기 도전성 박막의 상면 양단에 전극 단자를 위치시키고, 상기 전극 단자에 전계를 인가하여 발생하는 주울 열을 이용하여 상기 비정질 실리콘 박막을 결정화시킨다.
하지만, 기판이 대면적화됨에 따라 인가해야 하는 전압이 점점 높아지게 되고, 고전압을 인가할 수 있는 장치를 마련해야 하므로, 설비 비용 및 제조 비용이 상승하게 된다.
또한, 고전압이 인가되면, 결정화 공정이 이루어지는 챔버의 외벽을 뚫고 챔버의 외부에 설치되는 장치에 심각한 영향을 줄 수 있으므로, 챔버 역시 고전압 하에서도 절연 파괴가 발생하지 않도록, 고성능의 장비를 사용해야 하므로, 설비 비용 및 제조 비용의 상승 요인으로 작용한다.
본 발명은 전술한 문제점을 해결하기 위하여 고안된 것으로, 설비 비용 및 제조 비용을 절감할 수 있으며, 낮은 전압을 인가하더라도 고전압을 인가한 것과 동일한 특성을 갖는 다결정 실리콘 박막을 형성할 수 있는 다결정 실리콘 박막 제조방법을 제공하는 데 목적이 있다.
본 발명은 기판 상에 제1 절연층, 비정질 실리콘 박막, 제2 절연층 및 도전성 박막을 순차적으로 형성하고, 전극을 이용하여 상기 도전성 박막에 전계를 인가하여 발생되는 고열에 의해 상기 비정질 실리콘 박막을 결정화하는 다결정 실리콘 박막의 제조방법에 있어서, 상기 전극은 전계를 인가하고자 하는 범위의 중심부 및 양 단부에 위치하고, 중심부에 위치하는 전극에는 소정의 전압이 인가되고, 양 단부에 위치하는 전극은 접지된 상태로 전계가 인가되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법을 제공한다.
또한, 본 발명은 기판 상에 제1 절연층, 도전성 박막, 제2 절연층 및 비정질 실리콘 박막을 순차적으로 형성하고, 전극을 이용하여 상기 도전성 박막에 전계를 인가하여 발생되는 고열에 의해 상기 비정질 실리콘 박막을 결정화하는 다결정 실리콘 박막의 제조방법에 있어서, 상기 전극은 전계를 인가하고자 하는 범위의 중심부 및 양 단부에 위치하고, 중심부에 위치하는 전극에는 소정의 전압이 인가되고, 양 단부에 위치하는 전극은 접지된 상태로 전계가 인가되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법을 제공한다.
본원발명과 같은 제조방법을 이용하여 다결정 실리콘 박막을 제조하면, 낮은 전압을 인가하더라도 고전압을 인가한 것과 같은 동일한 특성을 갖는 다결정 실리콘 박막을 형성할 수 있다.
또한, 전계를 반복적으로 인가할 필요가 없으므로, 공정 시간을 단축할 수 있으며, 고전압을 인가하지 않아도 되므로, 장치의 교체나 도전성 박막, 챔버, 절연층 등의 재질의 변경이 이루어지지 않아도 되므로, 설비 비용 및 제조 비용을 절감할 수 있다.
도1 내지 도4는 본 발명의 제1 실시예에 따른 비정질 실리콘 박막의 결정화를 위한 공정을 나타낸 단면도이다.
도5 내지 도8은 본 발명의 제2 실시예에 따른 비정질 실리콘 박막의 결정화를 위한 공정을 나타낸 단면도이다.
<도면의 주요부분의 부호에 대한 설명>
10 : 기판 20 : 제1 절연층
30 : 비정질 실리콘 박막 40 : 제2 절연층
50 : 도전성 박막 60 : 전극
61 : 제1 전극 63 : 제2 전극
이하, 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조하여 본 발명에 따른 다결정 실리콘 박막 제조방법을 설명하기로 한다.
도1 내지 도4는 본 발명의 제1 실시예에 따른 비정질 실리콘 박막의 결정화를 위한 공정을 나타낸 단면도이다.
제1 실시예에 따른 비정질 실리콘 박막의 결정화를 위한 공정은 기판(10) 상에 제1 절연층(20), 비정질 실리콘 박막(30), 제2 절연층(40), 도전성 박막(50)이 순차적으로 형성된다.
상술하면, 기판(10) 상에 제1 절연층(20), 비정질 실리콘 박막(30), 제2 절연층(40) 및 도전성 박막(50)을 순차적으로 형성하고, 상기 도전성 박막(50)에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 상기 고열에 의해 상기 비정질 실리콘 박막(30)을 결정화한다.
전계 인가는 상기 도전성 박막(50)과 접촉되며, 전압원(Vs)과 연결되는 전극(60)을 통해 이루어질 수 있다.
이때, 인가되는 전계는 전계를 인가하고자 하는 범위의 대략 중심부 및 양 단부에 인가되며, 중심부에 인가되는 전압은 양전위의 전압이며, 양 단부는 접지된 상태이다.
본 실시예에서는 중심부에 인가되는 전압이 양전위의 전압인 것으로 설명하고 있으나, 중심부에 인가되는 전압은 음전위의 전압일 수 있다.
상기 기판(10)의 소재는 특별히 제한되는 것이 아니고, 예를 들어, 유리, 석영, 플라스틱 등의 투명기판 소제가 가능하며, 경제적인 측면에서 유리가 더욱 바람직하다. 그러나, 평판 디스플레이 분야의 최근 연구 경향을 살펴보면, 내충격성과 생산공정성 등이 우수한 플라스틱 소재의 기판 등에 대한 많은 연구들이 진행되고 있으며, 본 발명은 이러한 플라스틱 소재의 기판에도 그대로 적용될 수 있다.
상기 제1 절연층(20)은 추후 공정에서 생성될 수 있는 상기 기판(10) 내부으 일부 물질, 예를 들어, 유리기판의 경우 알칼리 물질의 용출을 방지하기 위한 용도로 사용되며, 일반적으로 실리콘 산화물(SiO₂), 실리콘 질화물을 증착하여 형성하는데, 두께는 통상 2000 - 5000Å 정도인 것이 바람직하지만, 그것으로 한정되는 것은 아니다.
향후 기술의 발달에 따라서는, 비정질 실리콘 박막(30)이 상기 제1 절연층(20) 없이 기판(10) 상에 직접 형성될 수도 있으며, 본 발명의 방법은 그러한 구조에 적용될 수 있으므로, 본 발명의 범주는 그러한 구조를 포함하는 것으로 해석되어야 한다.
즉, 본 발명을 적용하는 데 있어, 상기 제1 절연층(20)은 공정이 이루어지는 환경 또는 요건에 따라서 선태적으로 적용될 수 있다.
상기 비정질 실리콘 박막(30)은, 예를 들면, 저압화학 증착법, 상압화학 증착법, PECVD(plasma enhanced chemical vapor deposition)법, 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성될 수 있으며, 바람직하게는 PECVD법을 사용한다. 그것의 두께는 통상 300 - 1000Å인 것이 바람직하지만, 형성 방법 및 두께가 본 실시예에 한정되는 것은 아니다.
상기 비정질 실리콘 박막(30)의 일부는 전계 인가에 의해 발생되는 주울열에 의해 결정화가 이루어질 수 있도록 도전성 박막(50) 또는 전극(60)과 접촉된다.
상기 제2 절연층(40)은 어닐링 과정에서 도전성 박막(50)에 의해 비정질 실리콘 박막(30)이 오염되는 것을 방지하고, 비정질 실리콘 박막(30)과 도전성 박막(50)을 전기적으로 절연하기 위한 용도로 사용된다.
일반적으로, 상기 제2 절연층(40)은 상기 제1 절연층(20)과 동일한 물질로 형성될 수 있으며, 상기 비정질 실리콘 박막(30)에 영향이 적고 절연성을 가지며 융점이 높은 물질이면 모두 사용될 수 있다.
상기 도전성 박막(50)은 전기 도전성 물질의 박 층으로서, 예를 들면, 스퍼터링(Sputtering), 기상증착(Evaporation) 등의 방법에 의해 형성될 수 있다. 도전성 박막(50)은 추후 전계 인가에 의한 주울 가열시 균일한 가열을 위하여 두께를 균일하게 유지하도록 하는 것이 바람직하다.
상기 도전성 박막(50)에 전계를 인가하기 전에, 상기 구성 요소들(10, 20, 30, 40, 50), 적어도 상기 기판(10)을 적정한 온도 범위로 예열할 수 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 상기 기판(10)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 상기 기판(10)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리 로(爐)에 에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등이 사용될 수 있다.
앞서 언급한 바와 같이, 본원발명에 따르면, 다결정 실리콘 박막을 제조하기 위하여, 도전성 박막(50)에 전계를 인가하는 경우에, 결정화를 진행하고자하는 면적의 대략 중심부에 양전위 또는 음전위의 전압을 인가하고, 양 단부는 접지를 시킨다.
이때, 양전위 또는 음전위를 인가하는 위치는 접지되는 양 단부 사이의 중심에 위치하는 것이 바람직하다.
양전위 또는 음전위를 인가하는 위치가 양 단부 중 어느 한 쪽으로 치우치게 되면, 결정화가 고르게 진행되지 못하게 되며, 위치에 따라 다른 특성을 가지게 되는 문제점이 있다.
이와 같은 방법은 결정화를 진행하고자하는 범위가 소면적인 경우에도 사용할 수 있으나, 대면적인 경우에 보다 효과적이다.
종래와 같이 양 단부에만 전계를 인가하여 결정화를 진행할 경우, 결정화할 범위가 대면적이 될수록 전계를 인가하는 횟수를 증가하거나, 소면적의 경우보다 고전압이 인가되어야 한다.
전계를 반복적으로 인가하는 경우, 축적되는 열에 의한 불균일 발생을 방지하기 위해서 한 차례의 전계 인가가 끝나고 수 초 정도 시간 간격을 둔 다음, 다시 전계 인가를 하는 것이 필요하다. 따라서, 전계를 인가하는 회수가 증가하면 할수록, 결정화를 위한 총 공정 시간이 증가하게 된다.
또한, 고전압을 인가하려면, 각 전압 인가 장치마다의 출력 전압의 한계가 있으므로, 저전압을 인가하기 위한 장치로는 고전압을 인가할 수 없기 때문에, 고전압을 출력할 수 있는 장치로 교체해야 하기 때문에 제조비용이 상승하게 된다.
또한, 고전압을 인가하게 되면, 고열에 의한 결정화가 이루어지게 되므로, 도전성 박막이 상기 고열에 의해 손상될 수 있으며, 도전성 박막이 손상되면, 안정성을 확보할 수 없다. 따라서, 상기 도전성 박막은 고열에 대해서도 손상되지 않는 재질의 것이 사용되어야 하므로, 종래와는 다른 재료로 도전성 박막을 형성해야 하는 번거로움이 발생하며, 제조비용이 상승하게 된다.
비정질 실리콘 박막 또는 비정질 실리콘 박막의 일부가 전도성을 띄게 되고, 비정질 실리콘 박막과 도전성 박막 사이의 전위차가 절연층의 절연 파괴 전압(breakdown-voltage)보다 크게 되면, 아크가 발생하게 된다.
따라서, 고전압을 인가하게 되면, 비정질 실리콘 박막(30)과 도전성 박막(50)의 전위차가 커지게 되고, 아크 발생을 방지하기 위해서는, 비정질 실리콘 박막과 도전성 박막 사이에 위치하는 절연층의 절연 파괴 전압을 증가하도록 재질의 특성을 변화시켜야만 한다.
또한, 고전압을 인가하게 되면, 결정화 공정이 이루어지는 챔버의 외벽을 뚫고 챔버의 외부에 설치되는 장치들에 심각한 영향을 줄 수 있으므로, 챔버 역시 고전압 하에서도 절연 파괴가 발생하지 않도록, 고성능의 장비를 사용해야 하므로, 설비 비용 및 제조 비용의 상승 요인으로 작용한다.
하지만, 본원발명과 같은 제조방법을 이용하여 다결정 실리콘 박막을 제조하면, 낮은 전압을 인가하더라도 고전압을 인가한 것과 같은 동일한 특성을 갖는 다결정 실리콘 박막을 형성할 수 있다.
또한, 전계를 반복적으로 인가할 필요가 없으므로, 공정 시간을 단축할 수 있으며, 고전압을 인가하지 않아도 되므로, 장치의 교체나 도전성 박막, 챔버, 절연층 등의 재질의 변경이 이루어지지 않아도 되므로, 설비 비용 및 제조 비용을 절감할 수 있다.
도1에 도시된 바와 같이, 도전성 박막(50)은 제2 절연층(40)의 상부 이외에 제2 절연층(40)의 가운데와 양 단부에 제공되는 공간에도 형성되며, 상기 제2 절연층(40)의 가운데와 양 단부에 형성되는 도전성 박막(50)이 상기 비정질 실리콘 박막(30)과 접촉된다.
또한, 도2에 도시된 바와 같이, 상기 공간은 제2 절연층(40)의 가운데와 양측 이외에도 상기 제2 절연층(40)의 가운데와 양 단부 사이에 더 제공되고, 더 제공되는 상기 공간에도 상기 도전성 박막(50)이 형성되어 상기 비정질 실리콘 박막과 접촉될 수 있다.
도3에 도시된 바와 같이, 전압이 인가되는 전극(60)이 제2 절연층(40)과 도전성 박막(50)의 가운데와 양 단부에 제공되는 공간에 위치하여 상기 비정질 실리콘 박막(30)과 접촉될 수 있다.
또한, 도4에 도시된 바와 같이, 전극(60)이 도전성 박막(50)의 하부에 위치하는 제1 전극(61)과 도전성 박막(50)의 상부에 위치하는 제2 전극(63)을 포함하고, 제2 절연층(40)의 가운데와 양 단부에 제공되는 공간에 상기 제1 전극(61)이 위치하여 비정질 실리콘 박막(30)과 접촉되고, 상기 제2 전극(63)에 전압이 인가될 수 있다.
즉, 도1 및 도2에와 같이 비정질 실리콘 박막(30)은 도전성 박막(50)과 접촉될 수 있으며, 도3 및 도4에서와 같이 전극(60)과 접촉될 수도 있다.
이때, 상기 제2 절연층(40) 또는 상기 도전성 박막(50)에 제공되는 상기 공간은 상기 제2 절연층(40) 또는 상기 도전성 박막(50) 전 영역을 형성한 후 일부를 제거함으로써 제공될 수 있으며, 상기 제2 절연층(40) 또는 상기 도전성 박막(50)을 형성하는 과정에서 마스크 등을 이용하여 일부 영역에 제2 절연층(40) 또는 도전성 박막(50)이 형성되지 않도록하여 제공될 수 있다.
도5 내지 도8은 본 발명의 제2 실시예에 따른 비정질 실리콘 박막의 결정화를 위한 공정을 나타낸 단면도이다.
하기에서 특별히 언급되는 경우를 제외하고는 상기 제1 실시예에서 언급된 것을 참조한다.
제2 실시예에 따른 비정질 실리콘 박막의 결정화를 위한 공정은 기판(10) 상에 제1 절연층(20), 도전성 박막(50), 제2 절연층(40) 및 비정질 실리콘 박막(30)이 순차적으로 형성된다.
상술하면, 기판(10) 상에 제1 절연층(20), 비정질 실리콘 박막(30), 제2 절연층(40) 및 도전성 박막(50)을 순차적으로 형성하고, 상기 도전성 박막(50)에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 상기 고열에 의해 상기 비정질 실리콘 박막(30)을 결정화한다.
제1 실시예에서와 마찬가지로, 전계 인가는 상기 도전성 박막(50)과 접촉되며, 전압원(Vs)과 연결되는 전극(60)을 통해 이루어질 수 있다.
이때, 인가되는 전계는 전계를 인가하고자 하는 범위의 대략 중심부 및 양 단부에 인가되며, 중심부에 인가되는 전압은 양전위의 전압이며, 양 단부는 접지된 상태이다.
본 실시예에서는 중심부에 인가되는 전압이 양전위의 전압인 것으로 설명하고 있으나, 중심부에 인가되는 전압은 음전위의 전압일 수 있다.
상기 비정질 실리콘 박막(30)의 일부는 전계 인가에 의해 발생되는 주울열에 의해 결정화가 이루어질 수 있도록 도전성 박막(50) 또는 전극(60)과 접촉된다.
도5를 참조하면, 제2 절연층(40)의 가운데와 양 단부에 공간이 제공되고, 상기 제2 절연층(40)을 감싸도록 형성되는 비정질 실리콘 박막(30)의 측면이 도전성 박막(50)과 접촉되고, 전극(60)이 상기 공간에 의해 노출되는 상기 도전성 박막(50)과 접촉되어, 전계를 인가한다.
도6을 참조하면, 제2 절연층(40) 및 비정질 실리콘 박막(30)의 가운데와 양측 일부를 제거하고, 제거된 가운데는 도전성 박막(50)이 형성되어 비정질 실리크노 박막(30)과 접촉되고, 제거된 양측에는 전극(60)이 위치하여 비정질 실리콘 박막(30)과 접촉된다.
도6을 참조하면, 제2 절연층(40)과 비정질 실리콘 박막(30)의 가운데와 양 단부에는 공간이 제공되고, 도전성 박막(50)이 상기 가운데에 제공되는 공간에 형성되어 상기 비정질 실리콘 박막(30)과 접촉되고, 전극(60)은 상기 양 단부에 제공되는 공간에 위치하여 상기 도전성 박막(50) 및 상기 비정질 실리콘 박막(30)과 접촉되는 한편, 상기 가운데에 제공되는 공간에 형성되는 도전성 박막(50)과 접촉되어 전계를 인가한다.
도7을 참조하면, 제2 절연층(40)과 비정질 실리콘 박막(30)의 가운데와 양 단부에는 공간이 제공되고, 전극(60)이 상기 공간에 위치하여 상기 도전성 박막(50) 및 상기 비정질 실리콘 박막(30)과 접촉되어 전계를 인가한다.
도8을 참조하면, 제2 절연층(40)의 가운데와 양 단부에는 공간이 제공되고, 상기 제2 절연층(40)에 형성되는 공간에 도전성 박막(50)이 형성되며, 상기 비정질 실리콘 박막(30)은 가운데와 양 단부에 공간이 제공되되, 상기 제2 절연층(40)에 제공되는 공간에 형성되는 상기 도전성 박막(50)과 접촉되며, 전극(60)은 상기 비정질 실리콘 박막(30)에 제공되는 공간에 의해 노출되는 상기 도전성 박막(50)과 접촉되어 전계를 인가한다.
이때, 상기 제2 절연층(40) 또는 상기 비정질 실리콘 박막(30)에 제공되는 상기 공간은 상기 제2 절연층(40) 또는 상기 비정질 실리콘 박막(30) 전 영역을 형성한 후 일부를 제거함으로써 제공될 수 있으며, 상기 제2 절연층(40) 또는 상기 비정질 실리콘 박막(30)을 형성하는 과정에서 마스크 등을 이용하여 일부 영역에 제2 절연층(40) 또는 비정질 실리콘 박막(30)이 형성되지 않도록하여 제공될 수 있다.
이상, 본 발명은 도시된 실시예를 참고로 설명하였으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 그러므로 본 발명의 범위는 첨부된 특허청구의 범위와 이와 균등한 것들에 의해 정해져야 한다.

Claims (22)

  1. 기판 상에 제1 절연층, 비정질 실리콘 박막, 제2 절연층 및 도전성 박막을 순차적으로 형성하고, 전극을 이용하여 상기 도전성 박막에 전계를 인가하여 발생되는 고열에 의해 상기 비정질 실리콘 박막을 결정화하는 다결정 실리콘 박막의 제조방법에 있어서,
    상기 전극은 전계를 인가하고자 하는 범위의 중심부 및 양 단부에 위치하고, 중심부에 위치하는 전극에는 소정의 전압이 인가되고, 양 단부에 위치하는 전극은 접지된 상태로 전계가 인가되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  2. 제 1 항에 있어서,
    상기 비정질 실리콘 박막의 일부는 상기 도전성 박막 또는 상기 전극과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  3. 제 1 항에 있어서,
    상기 도전성 박막에 전계를 인가하기 전에, 상기 기판을 예열하는 것을 더 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  4. 제 2 항에 있어서,
    상기 제2 절연층의 가운데와 양 단부에 공간이 제공되고, 상기 도전성 박막이 상기 공간에 형성되어 상기 비정질 실리콘 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  5. 제 4 항에 있어서,
    상기 공간은 상기 가운데와 양 단부 사이에 더 제공되고, 더 제공되는 공간에도 상기 도전성 박막이 형성되어 상기 비정질 실리콘 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  6. 제 2 항에 있어서,
    상기 제2 절연층과 상기 도전성 박막의 가운데와 양 단부에 제공되는 공간에 상기 전극이 위치하여 상기 비정질 실리콘 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  7. 제 2 항에 있어서,
    상기 제2 절연층의 가운데와 양 단부에 공간이 제공되고, 상기 공간에 제 1 전극이 위치하여 상기 비정질 실리콘 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 전극은 상기 도전성 박막의 하부에 위치하고,
    상기 도전성 박막의 상부에 위치하는 제2 전극을 더 포함하고,
    상기 제2 전극에 전압이 인가되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  9. 제 4 항 내지 제 8 항 중 어느 하나에 있어서,
    상기 공간은 상기 제2 절연층 또는 상기 도전성 박막 전 영역을 형성한 후 일부를 제거함으로써 제공되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  10. 제 4 항 내지 제 8 항 중 어느 하나에 있어서,
    상기 공간은 상기 제2 절연층 또는 상기 도전성 박막을 형성하는 과정에서 제2 절연층 또는 도전성 박막이 일부 영역에서 형성되지 않도록 함으로써 제공되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  11. 기판 상에 제1 절연층, 도전성 박막, 제2 절연층 및 비정질 실리콘 박막을 순차적으로 형성하고, 전극을 이용하여 상기 도전성 박막에 전계를 인가하여 발생되는 고열에 의해 상기 비정질 실리콘 박막을 결정화하는 다결정 실리콘 박막의 제조방법에 있어서,
    상기 전극은 전계를 인가하고자 하는 범위의 중심부 및 양 단부에 위치하고, 중심부에 위치하는 전극에는 소정의 전압이 인가되고, 양 단부에 위치하는 전극은 접지된 상태로 전계가 인가되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  12. 제 11 항에 있어서,
    상기 비정질 실리콘 박막의 일부는 상기 도전성 박막 또는 상기 전극과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  13. 제 12 항에 있어서,
    상기 도전성 박막에 전계를 인가하기 전에, 상기 기판을 예열하는 것을 더 포함하는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  14. 제 12 항에 있어서,
    상기 제2 절연층의 가운데와 양 단부에 공간이 제공되고, 상기 제2 절연층을 감싸도록 형성되는 상기 비정질 실리콘 박막의 측면이 상기 도전성 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  15. 제 14 항에 있어서,
    상기 전극은 상기 공간에 의해 노출되는 도전성 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  16. 제 12 항에 있어서,
    상기 제2 절연층과 상기 비정질 실리콘 박막의 가운데와 양 단부에는 공간이 제공되고, 상기 도전성 박막이 상기 가운데에 제공되는 공간에 형성되어 상기 비정질 실리콘 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  17. 제 16 항에 있어서,
    상기 전극은 상기 양 단부에 제공되는 공간에 위치하여 상기 도전성 박막 및 상기 비정질 실리콘 박막과 접촉되는 한편, 상기 가운데에 제공되는 공간에 형성되는 도전성 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  18. 제 12 항에 있어서,
    상기 제2 절연층과 상기 비정질 실리콘 박막의 가운데와 양 단부에는 공간이 제공되고, 전극이 상기 공간에 위치하여 상기 도전성 박막과 상기 비정질 실리콘 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  19. 제 12 항에 있어서,
    상기 제2 절연층의 가운데와 양 단부에는 공간이 제공되고, 상기 공간에 상기 도전성 박막이 형성되며, 상기 비정질 실리콘 박막은 가운데와 양 단부에 공간이 제공되되, 상기 제2 절연층에 제공되는 공간에 형성되는 도전성 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  20. 제 19 항에 있어서,
    상기 전극은 상기 비정질 실리콘 박막에 제공되는 공간에 의해 노출되는 상기 도전성 박막과 접촉되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  21. 제 14 항 내지 제 20 항 중 어느 하나에 있어서,
    상기 공간은 상기 제2 절연층 또는 상기 비정질 실리콘 박막 전 영역을 형성한 후 일부를 제거함으로써 제공되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
  22. 제 14 항 내지 제 20 항 중 어느 하나에 있어서,
    상기 공간은 상기 제2 절연층 또는 상기 비정질 실리콘 박막을 형성하는 과정에서 상기 제2 절연층 또는 상기 비정질 실리콘 박막이 일부 영역에서 형성되지 않도록 함으로써 제공되는 것을 특징으로 하는 다결정 실리콘 박막의 제조방법.
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