KR20110031840A - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 기판을 제공하는 단계; 상기 기판 상부에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막 상에 확산 방지층을 형성하는 단계; 상기 확산 방지층 상에 도전층을 형성하는 단계; 및 상기 도전층에 전계를 인가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 단계를 포함하며, 상기 확산 방지층은 티타늄 질화막(Titanium Nitride, TiNx)으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법에 관한 것이다.
따라서, 본 발명은 도전층과 비정질 실리콘층 사이에 확산 방지층으로 도전성을 가지는 티타늄 질화막을 형성함으로써, 확산 방지층의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있는 효과가 있다.
주울 가열, 아크, 티타늄질화막

Description

박막트랜지스터의 제조방법{Fabricating method of Thin film transistor}
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 별도의 추가 공정을 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로 비정질 실리콘(a-Si)은 전하 운반체인 전자의 이동도 및 개구율이 낮고 CMOS 공정에 부합되지 못하는 단점을 가지고 있다. 반면에, 다결정 실리콘(Poly-Si) 박막 소자는 비정질 실리콘 TFT(a-Si TFT)에서는 불가능하였던 영상신호를 화소에 기입하는데 필요한 구동회로를 화소 TFT-array와 같이 기판 상에 구성하는 것이 가능하다. 따라서, 다결정 실리콘 박막 소자에서는 다수의 단자와 드라이버 IC와의 접속이 불필요하게 되므로, 생산성과 신뢰성을 높이고 패널의 두께를 줄일 수 있다. 또한, 다결정 실리콘 TFT 공정에서는 실리콘 LSI의 미세가공 기술을 그대로 이용할 수 있으므로, 배선 등에서 미세구조를 형성할 수 있다. 따라서, 비 정질 실리콘 TFT에서 보이는 드라이버 IC의 TAB 실장상의 피치(pitch) 제약이 없으므로, 화소 축소가 용이하고 작은 화각에 다수의 화소를 실현할 수 있다. 다결정 실리콘을 능동층에 이용한 박막 트랜지스터는 비정질 실리콘을 이용한 박막 트랜지스터와 비교할 때, 스위치 능력이 높고 자기 정합에 의해 능동층의 채널 위치가 결정되기 때문에, 소자 소형화, CMOS화가 가능하다는 특징이 있다. 이러한 이유로 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스형 플랫 패널 디스플레이(예를 들면, 액정 표시 장치, 유기 EL) 등의 화소 스위치 소자로 사용하여 대화면화 및 드라이버가 내장된 COG(Chip On Glass) 제품의 실용화에 주요한 소자로 대두되고 있다.
본 발명의 발명자들은 한국특허출원 제2004-74493호에서 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법으로서, 상기 비정질 실리콘층 상에 절연층을 형성하고, 상기 절연층 상에 도전층을 형성한 다음, 상기 도전층에 전계를 인가하여 주울 가열을 유도함으로써 고열을 발생시켜, 그러한 고열에 의해 상기 비정질 실리콘 박막을 기판이 손상되지 않으면서 종래보다 더욱 낮은 온도에서, 바람직하게는 상온에서, 매우 짧은 시간 내에 더욱 우수한 결정화 및 도펀트 활성화 그리고 열산화막 공정 및 결정격자 결함치유를 이룰 수 있는 방법을 제시하였다. 그리고 한국특허출원 제2005-62186호에서 상기 비정질 실리콘층과 상기 도전층의 전위차로 인하여 상기 절연층의 절연 파괴로 인한 아크 발생을 방지하기 위한 방법으로 상기 절연층의 일부를 제거하여 상기 비정질 실리콘층과 상기 도전층이 직접 접하게 하는 방법을 제시하였다.
상기 결정화 방법을 박막트랜지스터 제조공정에 도입시 상기 도전층으로 게이트 전극 물질을 이용하고, 상기 절연층으로 게이트 절연막을 이용할 수 있는데, 이때 아크 발생을 방지하기 위해서는 상기 게이트 절연막의 일부를 제거하여 상기 게이트 전극 물질과 상기 비정질 실리콘층이 직접 접하도록 하는 것이 바람직하다. 그러나 이를 위하여 콘택홀 이외의 위치에 게이트 절연막의 일부를 제거하고자 한다면 별도의 마스크가 필요하다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 별도의 추가 공정을 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있는 박막트랜지스터를 제공함에 목적이 있다.
본 발명은 기판을 제공하는 단계; 상기 기판 상부에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막 상에 확산 방지층을 형성하는 단계; 상기 확산 방지층 상에 도전층을 형성하는 단계; 및 상기 도전층에 전계를 인가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 단계를 포함하며, 상기 확산 방지층은 티타늄 질화막(Titanium Nitride, TiNx)으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 단계 이후, 상기 도전층 및 상기 확산 방지층을 제거하고, 상기 다결정 실리콘막을 패터닝하여, 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 반도체층 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 위치하고, 상기 반도체층의 채널 영역과 대응되는 영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간 절연막을 형성하는 단계; 상기 층간 절연막에 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 반도체층의 소오스/드레인 영역과 연결되는 소오스/드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 기판을 제공하는 단계 이후, 상기 기판 상부에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 포함하는 기판 전면에 게이트 절연막을 형성하는 단계를 더 포함하며, 상기 게이트 절연막 상에 상기 비정질 실리콘막이 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 단계 이후, 상기 도전층 및 상기 확산 방지층을 제거하고, 상기 다결정 실리콘막을 패터닝하여, 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 반도체층 상에 오믹콘택 물질막 및 소오스/드레인 도전막을 차례로 적층하고, 적층된 소오스/드레인 도전막 및 오믹콘택 물질막을 차례로 패터닝하여 소오스/드레인 전극 및 오믹콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명은 상기 도전층에 전계를 인가하기 전에 상기 비정질 실리콘막에 n형 또는 p형 불순물을 도핑하거나, 또는 상기 도전층에 전계를 인가하고 난 후 상기 다결정 실리콘막에 n형 또는 p형 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
본 발명에 따르면, 게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 도전층과 비정질 실리콘층 사이에 확산 방지층으로 도전성을 가지는 티타늄 질화막을 형성함으로써, 확산 방지층의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있다.
첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1a 내지 도 1c는 본 발명의 다결정 실리콘막을 포함하는 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 1a를 참조하면, 유리, 스테인레스 스틸 또는 플라스틱 등으로 이루어진 기판(30)상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 복층으로 버퍼층(31)을 형성한다. 이때 상기 버퍼층(31)은 상기 기판(30)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(31) 상에 비정질 실리콘막(32), 확산 방지층(33), 및 도전층(34)을 형성한 후, 상기 도전층(34)에 전계를 인가하여, 상기 비정질 실리콘막(32)을 주울 가열 다결정 실리콘막으로 형성한다.
상기 도전층(34)은 투명성 도전 박막 또는 금속 박막으로 형성할 수 있다. 바람직하게는 상기 도전층(34)은 녹는점이 1100℃ 이상인 금속 박막으로 형성한다. 0.1 내지 300㎲ 정도의 아주 짧은 시간 동안 상기 비정질 실리콘막(32)을 결정화하기 위해서는 상기 비정질 실리콘막(32)에 순간적으로 1100℃ 이상의 고열이 가해질 수 있다. 그와 같은 고열에서 상기 도전층(34)의 파손을 방지하기 위해서는 상기 도전층(34)을 녹는점이 1100℃ 이상인 금속 박막으로 형성하는 것이 바람직하다. 상기 녹는점이 1100℃ 이상인 금속으로는 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW) 등이 있다.
상기 도전층(34)은 스퍼터링(Sputtering), 또는 기상증착(Evaporation) 등의 방법에 의해 형성할 수 있으며, 500Å 내지 3000Å로 형성할 수 있다. 그러나 그것으로 한정되는 것은 아니다.
상기 확산 방지층(33)은 열처리 과정에서 상기 도전층(34)에 의해 후속하는 비정질 실리콘막(32)이 오염되는 것을 방지하는 역할을 할 수 있다.
이때, 본 발명에서 상기 확산 방지층(33)은 티타늄 질화막(Titanium Nitride, TiNx)으로 이루어지는 것을 특징으로 하며, 상기 티타늄 질화막은 도전성을 가지는 물질에 해당한다.
상기 도전층(34)에 대한 전계 인가는 상기 비정질 실리콘막(32)의 결정화를 유도하기에 충분한 고열을 주울 가열에 의해 발생시킬 수 있는 파워 밀도(power density)의 에너지를 인가함으로써 행해진다. 앞서 설명한 바와 같이 1300℃ 이상의 고열을 발생시킬 수 있는 파워 밀도의 에너지를 인가하는 경우, 공정 시간을 단축시킬 수 있어 바람직하다.
상기 전계의 인가는 상기 도전층(34)의 저항, 길이, 두께 등 다양한 요소들에 의해 결정되므로, 특정되기는 어렵다. 인가되는 전류는 직류이거나 교류일 수 있다. 전계의 1회 인가 시간은 1/1,000,000 ~ 100 초일 수 있으며, 바람직하게는 1/1,000,000 ~ 10 초, 더욱 바람직하게는 1/1,000,000 ~ 1초이다. 이러한 전계의 인가는 규칙적 또는 불규칙적 단위로 수회 반복될 수 있다. 따라서 총 열처리 시간은 상기의 전계 인가 시간보다 클 수 있지만, 이는 적어도 종래의 결정화 방법들과 비교하여 매우 짧은 시간이다.
여기서, 상기 확산 방지층(33) 상에 상기 비정질 실리콘막(32)이 개재된 상태로 상기 도전층(34)에 전계를 인가하여 주울 가열에 의하여 상기 비정질 실리콘막(32)이 다결정 실리콘층으로 결정화되는 경우에 있어서, 상기 다결정 실리콘층은 고온에서 전도성을 나타낼 수 있다.
일반적인 구조에서는 상기 도전층과 다결정 실리콘층은 그 사이에 개재된 절연막과 캐패시터를 형성하게 되고, 이때 발생한 전위차가 상기 절연막의 절연파괴 전압을 초과하게 되는 경우에는 상기 절연막을 통해 전류가 흐르게 되어 아크가 발생하게 된다.
하지만, 본 발명에서는 상술한 바와 같이, 도전층과 비정질 실리콘층 사이에 확산 방지층으로 도전성을 가지는 티타늄 질화막을 형성하여, 도전층과 다결정 실리콘층을 동전위로 형성함으로써, 확산 방지층을 통해 전류가 흐르는 것을 억제하여 아크 발생을 방지할 수 있다.
또한, 상기 도전층과 다결정 실리콘층을 동전위로 형성하지 못한다 하더라도, 상기 도전층과 상기 다결정 실리콘층 사이에 발생하는 전위차가 상기 확산 방지층의 절연파괴 전압보다 낮게 발생되기 때문에, 확산 방지층을 통해 전류가 흐르게 되더라도 아크 발생을 방지할 수 있다.
따라서, 본 발명에서는 상기 도전층과 비정질 실리콘막을 직접 접하도록 하기 위하여 상기 도전층과 비정질 실리콘층 사이에 개재된 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입하지 않아도 되므로, 제조 비용을 절감할 수 있으며, 공정을 간소화할 수 있다.
한편, 상기 도전층(34)에 전계를 인가하기 전에, 상기 구성요소들(30, 31, 32, 33, 34)이 형성된 상기 기판(30)을 적정한 온도 범위로 예열할 수 있다. 상기 적정한 온도 범위는 공정 전반에 걸쳐 상기 기판(30)이 손상되지 않는 온도범위를 의미하며, 바람직하게는 상기 기판(30)의 열변형 온도보다 낮은 범위이다. 예열 방법은 특별히 한정되는 것은 아니며, 예를 들어, 일반 열처리 로에 투입하는 방법, 램프 등의 복사열을 조사하는 방법 등이 사용될 수 있다.
또한 상기 도전층(34)에 전계를 인가하기 전에 상기 비정질 실리콘막(32)에 n형 또는 p형 불순물을 도핑할 수 있으며, 상기 도핑된 불순물을 활성화하기 위한 열처리 공정을 진행할 수도 있다. 또는 상기 도전층(32)에 전계를 인가하여 상기 비정질 실리콘막(32)을 주울 가열 다결정 실리콘막으로 형성한 후에 상기 다결정 실리콘막에 n형 또는 p형 불순물을 도핑할 수도 있으며, 상기 도핑된 불순물을 활성화하기 위한 열처리 공정을 진행할 수도 있다. 이때 n형 불순물로는 인(P)이 바람직하며, p형 불순물로는 붕소(B)가 바람직하다.
이어서 도 1b를 참조하면, 상기 도전층(34) 및 상기 확산 방지층(33)을 제거하고, 상기 주울 가열 다결정 실리콘막을 패터닝하여, 반도체층(35)으로 형성한다.
이어서, 상기 반도체층(35) 상에 게이트 절연막(36)을 형성한다. 상기 게이트 절연막(36)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
계속해서, 상기 게이트 절연막(36) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하 고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(35)의 채널 영역과 대응되는 부분에 게이트 전극(37)을 형성한다.
이어서, 상기 게이트 전극(37)을 포함하는 기판 전면에 걸쳐 층간 절연막(38)을 형성한다. 여기서, 상기 층간 절연막(38)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간 절연막(38) 및 상기 게이트 절연막(36)을 식각하여 상기 반도체층(35)의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀(39)을 형성한다.
이어서 도 1c를 참조하면, 상기 층간 절연막(38) 상에 상기 콘택홀(39)을 통하여 상기 반도체층(35)의 소오스/드레인 영역과 연결되는 소오스/드레인 전극(39a, 39b)을 형성한다.
도 2a 및 도 2b는 본 발명의 다결정 실리콘막을 포함하는 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다. 하기에서 특별히 언급되는 것을 제외하고는 상기 제 1 실시예에서 언급된 것을 참조한다.
도 2a를 참조하면, 기판(50) 상에 버퍼층(51)을 형성한다. 상기 버퍼층(51) 상에 게이트 전극(52)을 형성한다. 이어서 상기 기판(50) 상에 게이트 절연막(53)을 형성한다.
계속해서 상기 게이트 절연막(53) 상에 비정질 실리콘막(54), 확산 방지층(55), 및 도전층(56)을 차례로 형성한다. 이어서 상기 도전층(56)에 전계를 인가 하여 상기 비정질 실리콘막(54)을 주울 가열 다결정 실리콘막으로 형성한다.
이때, 상술한 바와 같이, 본 발명에서 상기 확산 방지층(55)은 티타늄 질화막(Titanium Nitride, TiNx)으로 이루어지는 것을 특징으로 하며, 상기 비정질 실리콘막(54)을 주울 가열 다결정 실리콘막으로 형성하는 것은 상기 도 1 및 그에 관한 설명을 참조한다.
이어서 도 2b를 참조하면, 상기 도전층(56) 및 상기 확산 방지층(55)을 제거하고, 상기 주울 가열 다결정 실리콘막을 패터닝하여, 반도체층(57)으로 형성한다.
이어서, 상기 반도체층(57) 상에 오믹콘택 물질막 및 소오스/드레인 도전막을 차례로 적층하고, 적층된 소오스/드레인 도전막 및 오믹콘택 물질막을 차례로 패터닝하여 소오스/드레인 전극(59a, 59b) 및 오믹콘택층(ohmic contact layer; 58)을 형성한다. 상기 오믹콘택층(58)은 불순물이 도핑된 비정질 실리콘막일 수 있으며, 상기 반도체층(57)에 불순물을 도핑하는 경우에는 상기 오믹콘택층(58)을 형성하지 않을 수 있다.
따라서, 본 발명은 도전층에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 도전층과 비정질 실리콘층 사이에 확산 방지층으로 도전성을 가지는 티타늄 질화막을 형성함으로써, 확산 방지층의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1c는 본 발명의 다결정 실리콘막을 포함하는 제 1 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도,
도 2a 및 도 2b는 본 발명의 다결정 실리콘막을 포함하는 제 2 실시예에 따른 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.

Claims (10)

  1. 기판을 제공하는 단계;
    상기 기판 상부에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막 상에 확산 방지층을 형성하는 단계;
    상기 확산 방지층 상에 도전층을 형성하는 단계; 및
    상기 도전층에 전계를 인가하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 단계를 포함하며,
    상기 확산 방지층은 티타늄 질화막(Titanium Nitride, TiNx)으로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 단계 이후, 상기 도전층 및 상기 확산 방지층을 제거하고, 상기 다결정 실리콘막을 패터닝하여, 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제 2 항에 있어서,
    상기 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 위치하고, 상기 반도체층의 채널 영역과 대응되는 영역에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 기판 전면에 걸쳐 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 반도체층의 소오스/드레인 영역과 연결되는 소오스/드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 다결정 실리콘막은 주울 가열 다결정 실리콘막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 제 1 항에 있어서,
    상기 도전층은 몰리브덴(Mo), 티탄늄(Ti), 크롬(Cr) 또는 몰리텅스텐(MoW)인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제 1 항에 있어서,
    상기 기판을 제공하는 단계 이후, 상기 기판 상부에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 포함하는 기판 전면에 게이트 절연막을 형성하는 단계를 더 포함하며,
    상기 게이트 절연막 상에 상기 비정질 실리콘막이 형성되는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 단계 이후, 상기 도전층 및 상기 확산 방지층을 제거하고, 상기 다결정 실리콘막을 패터닝하여, 반도체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 반도체층 상에 오믹콘택 물질막 및 소오스/드레인 도전막을 차례로 적층하고, 적층된 소오스/드레인 도전막 및 오믹콘택 물질막을 차례로 패터닝하여 소오스/드레인 전극 및 오믹콘택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 1 항에 있어서,
    상기 도전층에 전계를 인가하기 전에 상기 비정질 실리콘막에 n형 또는 p형 불순물을 도핑하거나, 또는 상기 도전층에 전계를 인가하고 난 후 상기 다결정 실리콘막에 n형 또는 p형 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 1 항에 있어서,
    상기 도전층에 전계를 인가하기 전에, 상기 비정질 실리콘막, 확산 방지층 및 도전층이 형성된 상기 기판을 예열하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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