KR20000031709A - 실리콘 박막을 결정화하는 방법과 이를 이용한 박막트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 실리콘 박막을 결정화하는 방법과 이를 이용한 액정표시장치의 제조방법에 관한 것으로, 발열도전층 또는 고저항금속층에 전압을 인가하여 열을 발생시킴으로써, 비정질 실리콘 박막의 온도를 결정화할 수 있을 정도로 상승시키기 위하여, 기판 상에 비정질 실리콘 박막을 증착하고, 비정질 실리콘 박막 상에 발열도전층을 증착한 후, 발열도전층에 전압을 인가함으로써 상기 발열도전층에서 발생된 열로 상기 비정질 실리콘 박막을 결정화하는 실리콘 박막을 결정화하며, 저온 혹은 상온하에서도 실리콘을 결정화할 수 있다.
Description
본 발명은 실리콘 박막을 결정화하는 방법과 이를 이용한 박막트랜지스터 제조방법에 관한 것으로, 특히 실리콘 박막에 고저항 금속층을 접촉시킨 후, 고저항 금속층에 전압을 인가함으로써, 고저항 금속층에 발생하는 열을 이용하여 실리콘 박막을 결정화하고, 이 결정화된 박막을 사용하는 박막트랜지스터 제조방법에 관한 것이다.
반도체장치 특히, 액정표시장치에서는 박막트랜지스터의 활성층으로 실리콘 박막을 결정질 예를 들어, 다결정의 상태로 하여 사용한다. 이는 다결정 실리콘이 비정질 실리콘에 비하여 결함밀도가 적고, 전하의 이동도가 높기 때문이다. 다결정 실리콘은 고온 조건에서 형성하는데, 최근에는 저온조건에서도 다결정 실리콘 박막트랜지스터를 제조하는 기술이 대두되고 있다. 저온 다결정 실리콘은 공정 온도가 낮고, 대면적화가 가능하며 성능면에서도 고온 다결정 실리콘과 대등하다는 장점을 가지고 있다.
도 1a부터 도 1b는 종래 기술에 의한 실리콘 결정화의 제 1 예를 설명하기 위한 도면으로, 금속유도 결정화에 의하여 실리콘을 결정화하는 기술을 나타낸다.
도 1a를 참조하면, 기판(10) 상에 완충막(11)을 증착하고, 완충막(11) 상에 비정질 실리콘 박막(13)을 증착한 다음, 비정질 실리콘 박막(13) 상에 산화막(15)을 선택적으로 형성한 다음, 기판의 노출된 전면에 실리콘 결정화를 촉진하는 촉매로 작용하는 금속층(17)을 형성한다.
도 1b를 참조하면, 제작이 완료된 기판에 500℃내외의 열처리를 진행하여 실리콘의 결정화를 진행한다. 열처리를 진행한 결과, 결정화 촉매로 작용하는 금속층(17)에 접하는 비정질 실리콘 부분에서 금속유도에 의한 실리콘 결정화가 진행되어 제 1 다결정 실리콘 영역(14-1)이 된다. 금속과 접하지 않는 실리콘 부분에서는 제 1 다결정 실리콘 영역(14-1)의 계면이 실리콘의 결정화를 측면으로 유도하여 래터럴(lateral)하게 결정화가 진행되어 제 2 다결정 실리콘 영역(14-2)이 된다.
그러나 상기 종래 기술에 따른 금속유도에 의한 실리콘 결정화 방법은 결정화된 실리콘의 박막내의 금속에 의한 오염으로 실리콘 박막 본래의 특성이 변화하는 단점이 있다. 또한, 열처리 시간이 2시간 이상으로 길어 결정화 속도가 느리고, 결정화 온도도 상대적으로 낮지 않다는 단점을 가지고 있다.
도 2a부터 도 2b는 종래 기술에 의한 실리콘 결정화의 제 2 예를 설명하기 위한 도면으로, 레이저 결정화에 의하여 실리콘을 결정화하는 기술을 나타낸다.
도 2a를 참조하면, 기판(20) 상에 완충막(22)을 증착하고, 완충막(22) 상에 비정질 실리콘 박막(24)을 증착한다.
도 2b를 참조하면, 비정질 실리콘 박막(24)에 탈수소화를 위한 열처리를 진행한 후, 레이저 스캐닝을 진행하여 비정질 실리콘 박막을 결정화하여 다결정 실리콘 박막(25)을 형성한다. 레이저를 이용한 결정화 기술은 비정질 실리콘 막에 레이저를 사용한 열처리에 의하여 결정화시키는 방법으로, 400℃ 이하의 저온 결정화가 가능하고 , 성능면에서 우수한 특성을 가지는 장점이 있다.
그러나 상기 종래 기술에 따른 레이저를 이용한 결정화 기술은 결정화가 불균일하게 진행되고 고가의 장비와 낮은 생산성으로 인하여 대면적의 기판 위에 다결정 실리콘을 제작하는 경우에는 적합하지 않은 단점이 있다.
도 3a부터 도 3f는 종래 기술에 따른 박막트랜지스터 제조공정을 설명하기 위한 도면이다.
도 3a를 참조하면, 절연기판(30) 상에 완충막(31)을 형성하고, 완충막(31) 상에 비정질 실리콘 박막을 증착한다. 이 후, 비정질 실리콘 박막에 탈수소를 위한 열처리와 실리콘 결정화를 위한 열처리 작업을 진행하여 다결정 실리콘 박막으로 결정화한다. 이 때, 실리콘 결정화를 위하여 레이저 어닐 작업을 진행할 수도 있다. 그 다음, 다결정 실리콘 박막을 사진식각하여 활성층(32)을 형성한다.
도 3b를 참조하면, 활성층(32) 상에 제 1 절연막과 제 1 도전층을 연속적으로 증착한 다음, 제 1 도전층을 사진식각하여 게이트전극(34)을 형성하고, 게이트전극(34)을 마스크로 하여 제 1 절연막을 식각하여 게이트절연막(32)을 형성한다.
도 3c를 참조하면, 게이트전극(34)과 그 주변영역을 덮는 감광막패턴(PR)을 형성한 다음, 감광막패턴(PR)을 마스크로하여 기판 전면에 고농도 불순물을 도핑하여 활성층(32)에 고농도 불순물 영역인 소오스와 드레인영역(32S)(32D)을 형성한다.
도 3d를 참조하면, 감광막패턴(PR)을 제거한 다음, 기판 전면에 저농도 불순물을 도핑하여 활성층(32)에 저농도 불순물 영역인 엘디디 영역(32L)을 형성한다.
그 다음, 불순물이 도핑된 활성층에 레이저 어닐링 혹은, 열처리를 실시하여 활성층을 활성화시킨다.
도 3e를 참조하면, 기판의 노출된 전면을 덮는 보호막(35)을 형성한 다음, 보호막(35)을 사진식각하여 소오스영역(32S)과 드레인영역(32D)의 일부를 노출시킨다. 이어서, 노출된 기판 전면에 투명도전층을 증착한 다음, 사진식각하여 노출된 소오스영역과 드레인영역에 연결되는 소오스전극(36-1)과 드레인전극(36-2)을 형성한다.
그러나 종래 기술에 보인 박막트랜지스터 제조공정에서는 비정질 실리콘 박막을 탈수소화시키기 위한 열처리공정과 결정화하기 위한 레이저 어닐링 공정, 불순물이 도핑된 활성층을 활성화하기 위한 열처리 공정 등을 각각 진행하여야 한다. 따라서, 제작이 진행되는 기판을 퍼니스에 이동시키고 빼내는 등의 작업을 매 열처리 공정마다 진행해야 하는 번거로움이 있기 때문에 공정이 복잡하고 공정시간이 길어지는 단점이 있다.
본 발명은 종래의 기술의 문제점을 해결하기 위한 실리콘 박막을 결정화하는 방법과 이를 이용한 액정표시장치의 제조방법을 제공하고자 한다.
본 발명의 목적은 발열도전층 또는 고저항금속층에 전압을 인가하여 열을 발생시킴으로써, 비정질 실리콘 박막의 온도를 결정화할 수 있을 정도로 상승시키기 때문에 저온 혹은 상온하에서도 실리콘을 결정화할 수 있는 비정질 실리콘 박막을 결정화하는 방법을 제공하고자 한다.
본 발명은 기판 상에 비정질 실리콘 박막을 증착하고, 비정질 실리콘 박막 상에 발열도전층을 증착한 후, 발열도전층에 전압을 인가함으로써 상기 발열도전층에서 발생된 열로 상기 비정질 실리콘 박막을 결정화하는 실리콘 박막을 결정화하는 방법이다.
본 발명은 기판 상에 비정질 실리콘 박막을 증착하는 단계와, 상기 비정질 실리콘 박막 상에 발열도전층을 소정의 형상으로 형성하는 단계와, 상기 발열도전층에 전류를 흐르게 함으로써 상기 발열도전층에 발생된 열로 상기 비정질 실리콘 박막을 결정화시키는 실리콘 박막을 결정화하는 방법이다.
본 발명은 기판 상에 비정질 실리콘 상태의 활성층을 형성하는 단계와, 상기 활성층에 게이트절연막이 개재되어 있는 게이트전극을 형성하는 단계와, 상기 활성층의 소정 부분에 고농도 불순물로 도핑되어 있는 소오스영역과 드레인영역을 형성하는 단계와, 상기 게이트전극을 포함하는 기판의 노출된 전면에 보호막을 형성하는 단계와, 상기 보호막을 사진식각하여 상기 소오스영역과 드레인영역을 노출시키는 단계와, 상기 보호막 상에 발열도전층을 형성하는 단계와, 상기 발열도전층에 상기 도전층에 전류를 흐르게 함으로써 상기 도전층에 발생된 열로 상기 결과의 기판에 열처리를 진행하여 상기 비정질 실리콘 상태의 활성층을 결정화시키는 단계와, 상기 도전층을 제거하는 단계를 포함하는 박막트랜지스터 제조방법이다.
본 발명은 기판 상에 게이트전극을 형성하는 단계와, 상기 게이트전극을 포함하는 기판의 노출되 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 상에 비정질 실리콘 박막과 도핑된 비정질 실리콘 박막을 연속적으로 증착하는 단계와, 상기 도핑된 비정질 실리콘 박막에 전류를 흐르게 함으로써 상기 도핑된 비정질 실리콘 박막에 발생된 열로 상기 결과의 기판에 열처리를 진행하여 상기 비정질 실리콘 박막과 상기 도핑된 비정질 실리콘 박막을 결정화시키는 단계와, 상기 도핑되고 결정화된 실리콘 박막과 상기 결정화된 박막을 사진식각하여 오믹콘택층과 활성층을 형성하는 단계와, 상기 오믹콘택층에 연결되는 소오스전극과 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터 제조방법이다.
본 발명은 기판 상에 게이트전극을 형성하는 단계와, 상기 게이트전극을 포함하는 기판의 노출되 전면에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 상에 비정질 실리콘 박막과 도핑된 비정질 실리콘 박막을 연속적으로 증착하고 사진식각하여 비정질 실리콘 상태의 오믹콘택층과 활성층을 형성하는 단계와, 상기 오믹콘택층을 포함하는 기판의 노출된 전면을 덮는 도전층을 형성하는 단계와, 상기 도전층에 전류를 흐르게 함으로써 상기 도전층에 발생된 열로 상기 결과의 기판에 열처리를 진행하여 상기 오믹콘택층과 활성층을 결정화시키는 단계와, 상기 도전층을 사진식각하여 소오스전극과 드레인전극을 형성하는 단계와, 상기 소오스전극과 드레인전극을 마스크로 하여 상기 오믹콘택층을 식각하는 단계를 포함하는 박막트랜지스터 제조방법이다.
도 1a부터 도 1b는 종래 기술에 따른 실리콘 결정화 공정의 제 1 예
도 2a부터 도 2b는 종래 기술에 따른 실리콘 결정화 공정의 제 2 예
도 3a부터 도 3e는 종래 기술에 따른 박막트랜지스터 제조공정도
도 4a부터 도 4c는 본 발명의 제 1 실시예에 따른 실리콘 결정화 기술
도 5a부터 도 5b는 본 발명의 제 2 실시예에 따른 실리콘 결정화 기술
도 6a부터 도 6g는 본 발명의 제 3 실시예에 따른 박막트랜지스터 제조공정도
도 7a부터 도 7g는 본 발명의 제 4 실시예에 따른 박막트랜지스터 제조공정도
도 8a부터 도 8d는 본 발명의 제 5 실시예에 따른 박막트랜지스터 제조공정도
도 9a부터 도 9d는 본 발명의 제 6 실시예에 따른 박막트랜지스터 제조공정도
도 10은 본 발명에 따른 실리콘 결정화 기술을 액정표시장치에 적용한 경우의 발열도전층의 패턴
이하, 하기 실시예와 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.
도 4a부터 도 4c는 본 발명의 제 1 실시예에 따른 실리콘 박막을 결정화하는 방법을 나타낸 것이다.
도 4a를 참조하면, 절연기판(40) 상에 완충막(41)을 형성하고, 완충막(41) 상에 절연막(43)을 선택적으로 형성한 다음, 기판의 노출된 전면에 실리콘 결정화를 촉진하는 촉매로 작용하는 금속층(44)을 형성한다.
완충막(41)은 비정질 실리콘을 결정화하는 후속공정에서 절연기판(50)의 불순물이 실리콘 박막에 침투하는 것을 방지하기 위하여 형성하는데, 산화막 혹은 질화막등이 통상의 절연막이 이용될 수 있다.
실리콘 결정화를 촉진하는 촉매로 작용하는 금속층(44)은 Cu, Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Zn, Au, Ag 등의 금속물질 혹은, 이들의 합금으로 이루어진 금속물질을 사용하여 형성할 수 있다.
도 4b를 참조하면, 기판의 노출된 전면에 발열 도전층(45)을 증착한다. 이 후, 발열 도전층(45)의 양단에 소정의 전압을 인가하여 발열 도전층 (45)에 전류를 흐르게 하고, 그 결과로 발열 도전층 (45)에 열을 발생시킨다. 발열도전층(45)에 인가되는 전압은 직류 혹은 교류등 그 인가방식에 제한을 받지 않는다.
발열 도전층 (45)에서 발생되는 열은 보통 수백 혹은 수천도까지 기판을 승온시키므로, 이 과정에서 비정질 실리콘 박막은 결정화가 진행되는 온도로 승온된다. 이 때, 발열 도전층 (45)에 인가되는 전압을 적절하게 조절하여 비정질 실리콘 박막을 소정의 온도 예를 들어, 절연기판(40)에 손상을 주지 않을 정도까지 상승시킨다.
발열 도전층 (45)은 W, Mo, Cr등과 같은 고저항을 가지는 금속물질층 혹은 이들의 합금층, 불순물이 도핑되거나 플라즈마 처리된 비정질 실리콘막과 같은 고저항 물질을 사용하여 형성할 수 있다.
발열 도전층(45)에 전류가 흐르게 되면, 발열 도전층(45)에 열이 발생되고, 그 주위 물질에 열을 전달하여 물질의 온도를 상승시킨다. 이는 전기에너지가 열에너지로 전이되는 경우에 적용되는 에너지 보존 법칙인 주울의 법직에 의하여 확인할 수 있다.
P(일률)=V(인가된 전압)2/R(발열도전체의 저항) [J/s]
발열 도전층(45)에 발생되는 열은 발열도전층(45)에 인가되는 전압의 크기에 비례하므로, 발열도전층(45)에 인가되는 전압의 크기를 적절하게 조절하여 기판의 온도를 소정의 크기로 승온시킬 수 있다.
도 4c를 참조하면, 발열도전층(45)이 발생하는 열에 의하여 비정질 실리콘 박막은 결정화된다. 그 결과, 결정화 촉매로 작용하는 금속층(44)에 접하는 비정질 실리콘 부분에서는 MIC에 의한 제 1 다결정 실리콘 영역(441)이 형성되고, 금속과 접하지 않는 실리콘 부분에서는 제 1 다결정 실리콘 영역(44-1)의 계면이 실리콘의 결정화를 측면으로 유도하여 래터럴(lateral)하게 결정화되는 MILC에 의한 제 2 다결정 실리콘 영역(44-2)가 형성된다.
상술한 본 발명의 제 1 실시예에서는 비정질 실리콘 박막의 온도를 승온시키기 위하여 발열도전층을 별도록 형성한 경우를 예로 한 경우이지만, 발열 도전층을 별도로 형성하지 않고 실리콘 결정화를 유도하기 위한 금속층(44)에 전압을 인가하여 전류를 흐르게하여 이 금속층(44)에 열을 발생시켜 비정질 실리콘 박막을 결정화를 위한 온도까지 승온시킬 수 있다. 이 때, 실리콘 결정화를 유도하기 위한 금속층(44)을 고저항 특성을 가지는 금속물질로 형성하면 실리콘 결정화의 효과가 크다.
도 5a부터 도 5b는 본 발명의 제 2 실시예에 따른 실리콘 결정화 방법을 설명하기 위한 공정도이다.
도 5a를 참조하면, 절연기판(50) 상에 완충막(51)을 증착하고, 완충막(51) 상에 비정질 실리콘 박막(52)을 증착한 다음, 비정질 실리콘 박막(52) 상에 고저항도전층인 발열용 비정질 실리콘 박막(53)을 증착한다. 발열용 비정질 실리콘 박막(53)은 전압 인가시, 전류가 흐르게 되고, 자체의 고저항으로 인하여 발열특성이 있는 물질로 형성한다.
발열용 비정질 실리콘 박막(53)은 불순물이 주입된 비정질 실리콘 박막, 불순물이 도핑된 비정질 실리콘 박막 혹은, 불순물이 질소, 산소, 아르곤등의 가스 플라즈마 처리된 비정질 실리콘 박막이 될 수 있다.
이 후, 발열 비정질 실리콘 박막(53)의 양단에 소정의 전압을 인가하여 발열 비정질 실리콘 박막(53)에 전류를 흐르게 하고, 그 결과로 발열 비정질 실리콘 박막(53)에 열을 발생시칸다. 발열 비정질 실리콘 박막(53)에 인가되는 전압은 교류 혹은 직류 등 인가방식에 제한을 받지 않는다.
발열 비정질 실리콘 박막(53)에서 발생되는 열은 보통 수백 혹은 수천도까지 기판을 승온시키므로, 이 과정에서 그 하단의 비정질 실리콘 박막(52)은 결정화가 진행되는 온도로 승온된다. 이 때, 발열층(53)에 인가되는 전압을 적절하게 조절하여 비정질 실리콘 박막을 소정의 온도 예를 들어, 절연기판(50)에 손상을 주지 않을 정도의 온도까지 상승시킨다.
도 5b를 참조하면, 발열 비정질 실리콘 박막(53)이 발생하는 열에 의하여 그 하단의 비정질 실리콘 박막(52)은 결정화된다. 이 과정에서 발열 비정질 실리콘 박막(53)도 자체에서 발생되는 열에 의하여 결정화된다. 미설명 도면부호 (53')는 결정화된 도핑된 실리콘 박막을 나타내고, (52')는 결정화된 실리콘 박막을 나타낸다.
상기 결과의 기판에서 발열 비정질 실리콘 박막(53)은 완전히 제거되지 않고, 박막트랜지스터에 적용되는 과정에서 오믹콘택층으로 사용될 수 있다.
종래의 기술이 퍼니스의 온도를 상승시킨 상태에서 금속측면 유도결정화를 진행하는데 반하여, 본 발명의 실시예에 따른 실리콘 결정화 기술에서는 기판에 증착된 발열 도전층을 이용하여 저온에서도 실리콘의 결정화를 진행시킬 수 있다. 본 발명에 의하면, 발열 도전층의 발열온도로도 실온에서도 실리콘의 결정화를 진행시킬 수 있다. 본 발명은 이와 같이, 비정질 실리콘 박막의 온도를 상승시키므로 퍼니스에서 결정화과정을 진행하고자 할 경우에는 퍼니스의 온도를 올리지 않고도 결정화를 진행시킬 수 있으며, 심지어는 상온에서도 실리콘 결정화를 진행할 수 있다.
도 6a부터 도 6f는 본 발명의 제 3 실시예에 따른 박막트랜지스터 제조공정도를 나타낸 것이다.
도 6a를 참조하면, 절연기판(60) 상에 완충막(61)을 형성하고, 완충막(61) 상에 비정질 실리콘 박막을 증착한 다음, 비정질 실리콘 박막을 사진식각하여 비정질 실리콘 상태의 활성층(62)을 형성한다.
완충막(61)은 비정질 실리콘을 결정화하는 후속공정에서 절연기판(60)의 불순물이 실리콘 박막에 침투하는 것을 방지하기 위하여 형성하는데, 산화막 혹은 질화막등이 통상의 절연막이 이용될 수 있다.
도 6b를 참조하면, 비정질 실리콘 상태의 활성층(62) 상에 제 1 절연막과 제 1 도전층을 연속적으로 증착한 다음, 제 1 도전층을 사진식각하여 게이트전극(64)을 형성하고, 게이트전극(64)을 마스크로 하여 그 하단의 제 1 절연막을 사진식각하여 게이트절연막(63)을 형성한다.
도 6c를 참조하면, 게이트전극(64)과 그 주변의 활성층(62) 부분을 덮는 감광막패턴(PR)을 형성한 다음, 기판 전면에 n형 혹은, p형의 고농도 불순물을 도핑하여 활성층(62)에 고농도 불순물 영역(62-1)(62-2)을 형성한다.
도 6d를 참조하면, 감광막패턴(PR)을 제거한 다음, 노출된 기판의 전면에 n형 혹은, p형의 저농도 불순물을 도핑하여 활성층(62)에 저농도 불순물 영역(62-3)(62-4)을 형성한다. 이 때, 저농도 불순물을 도핑하는 공정을 생략함으로써, 저농도 불순물 영역이 있는 부분을 오프셋 영역으러 대치시킬 수 있다.
또한, 이 과정에서, 도 6c와 도 6d에서 보인 공정대로 진행하지 않고, 도 6b에 보이 바와 같은 구조를 제작한 다음, 감광막패턴을 형성하지 않고 노출된 기판에 그대로 고농도 불순물을 도핑하여 엘디디 혹은 오프셋영역을 형성하지 않고 소오스영역과 드레인영역을 형성할 수 있다.
도 6e를 참조하면, 기판의 노출된 전면에 보호막(65)을 증착한 다음, 보호막(65)을 사진식각하여 활성층(62)의 고농도 불순물 영역(62-1)(62-2)의 일부를 노출시킨다.
그 다음, 기판의 노출된 전면에 발열도전층(66)을 증착한다. 발열도전층(66)은 고저항 특성을 가지는 금속믈질로 형성함으로써, 소정의 전압 인가시, 열이 발생되도록 한다. 발열도전층(66)은 W, Mo, Cr등과 같은 고저항을 가지는 금속물질층 혹은 이들의 합금층, 불순물이 도핑되거나 플라즈마 처리된 비정질 실리콘막과 같은 고저항 물질, 몰리브덴층과 같이 실리콘과 실리사이드를 형성할 수 있는 금속물질 혹은, 실리콘 결정화를 촉진하는 촉매로 작용하는 금속 예를 들어, Cu, Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Zn, Au, Ag 등의 금속물질 혹은, 이들의 합금으로 이루어진 금속물질을 사용하여 형성할 수 있다.
도 6f를 참조하면, 발열 도전층(66)의 양단에 소정의 전압을 교류 혹은 직류 방식으로 인가하여 발열 도전층 (66)에 전류를 흐르게 하고, 그 결과로 발열 도전층(66)에 열을 발생시칸다. 발열 도전층 (66)에서 발생되는 열은 보통 수백 혹은 수천도까지 기판을 승온시키므로, 이 과정에서 비정질 실리콘 상태의 활성층(62)이 결정화되어 다결정 실리콘 상태의 활성층(63)이 된다. 이 때, 발열 도전층 (66)에 인가되는 전압을 적절하게 조절하여 비정질 실리콘 박막을 소정의 온도 예를 들어, 절연기판(60)에 손상을 주지 않을 정도의 온도까지 상승시켜 비정질 실리콘을 결정화시킨다.
발열 도전층 (68)의 열은 발열 도전층(68)에 접촉하는 비정질 실리콘의 활성층 뿐만 아니라, 발열 도전층 (68)에 접촉하지 않는 비정질 실리콘 부분에도 전달되므로, 기판 전체에 걸쳐 온도 상승이 일어난다. 따라서, 비정질 실리콘 상태의 활성층의 결정화 뿐만 아니라, 불순물이 도핑된 활성층의 활성화도 동시에 이루어진다.
이러한 발열 도전층 (68)의 발열현상을 통하여 기판 전체의 승온현상이 진행되므로, 종래의 기술에서 각각 진행되어야 하는 비정질 실리콘 박막을 탈수소화시키기 위한 열처리 및 결정화하기 위한 열어닐링, 불순물이 도핑된 활성층을 활성화하기 위한 열처리를 동시에 진행할 수 있다.
미설명도면부호 (62')는 결정화가 진행된 다결정 실리콘 상태의 활성층을 나타내고, (62'S)(62'D)(62'L)(62'C)는 다결정 실리콘 상태의 활성층에 형성된 소오스영역, 드레인영역, 엘디디영역 또는 오프셋영역 및 채널영역을 각각 나타낸다.
도 6g를 참조하면, 발열도전층(66)을 식각할 수 있는 에천트를 사용하여 발열도전층(66)을 제거한 후에, 노출된 전면을 덮을 수 있는 투명도전층 예를 들어 ITO층을 증착한 다음, ITO층을 사진식각하여 소오스전극(67-1)과 드레인전극(67-2)을 형성한다.
소오스전극(67-1)과 드레인전극(67-2)을 형성하기 위한 ITO층은 액정표시장치에 적용하는 경우 화소전극을 형성하기 위하여 사용될 수 있다.
도 7a부터 도 7f는 본 발명의 제 4 실시예에 따른 박막트랜지스터 제조공정도를 나타낸 것이다.
도 7a를 참조하면, 절연기판(70) 상에 완충막(71)을 형성하고, 완충막(71) 상에 비정질 실리콘 박막을 증착한 다음, 비정질 실리콘 박막을 사진식각하여 비정질 실리콘 상태의 활성층(72)을 형성한다.
완충막(71)은 비정질 실리콘을 결정화하는 후속공정에서 절연기판(70)의 불순물이 실리콘 박막에 침투하는 것을 방지하기 위하여 형성하는데, 산화막 혹은 질화막등이 통상의 절연막이 이용될 수 있다.
도 7b를 참조하면, 비정질 실리콘 상태의 활성층(72) 상에 제 1 절연막과 제 1 도전층을 연속적으로 증착한 다음, 제 1 도전층 상에 게이트형성용 감광막패턴(PR)을 형성한다. 그 다음, 감광막패턴(PR)을 마스크로하여 제 1 도전층을 과도식각하여 감광막패턴(PR)의 안쪽에 위치하는 게이트전극(75)을 형성한다.
그리고, 다시 이 감광막패턴(PR)을 마스크로하여 그 하단의 제 1 절연막을 식각하여 게이트전극(75)보다 넓은 게이트절연막(74)을 형성한다.
게이트전극(75)과 게이트절연막(74)은 다양한 형상으로 마련할 수 있으며, 본 발명의 제 2 실시예에서 제시된 게이트전극(75)과 게이트절연막(74)의 형성 기술은 일 예에 불과하다.
도 7c를 참조하면, 게이트절연막(74)과 게이트전극(75)을 형성히기 위하여 사용한 감광막패턴(PR)을 제거한 후, 비정질 실리콘 상태의 활성층(82)에 n형 혹은, p형 불순물을 도핑한다. 미설명 도면부호 (72-1)(72-2)는 활성층(72)에 도핑되어 있는 불순물 도핑영역을 나타낸다.
도 7d를 참조하면, 기판의 노출된 전면에 보호막(76)을 증착한 다음, 보호막(76)을 사진식각하여 활성층(72)의 불순물 도핑영역(72-1)(72-2)의 일부를 노출시킨다.
그 다음, 기판의 노출된 전면에 몰리브덴층과 같이 실리콘과 실리사이드를 형성할 수 있는 실리사이드층 형성용 금속층(77)과 발열 도전층(78)을 연속적으로 증착한다.
실리사이드층 형성용 금속층(77)은 실리사이드화가 가능한 물질을 사용하여 형성하는데, 실리콘 결정화를 촉진하는 촉매로 작용하는 금속 예를 들어, Cu, Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Zn, Au, Ag 등의 금속물질 혹은, 이들의 합금으로 이루어진 금속물질을 사용하여 형성할 수 있다.
발열 도전층(78)은 W, M, Cr등과 같은 고저항을 가지는 금속물질층 혹은 이들의 합금층 혹은, 불순물이 도핑되거나 플라즈마 처리된 비정질 실리콘막과 같은 고저항 물질을 사용하여 형성할 수 있다.
도 7e를 참조하면, 발열 도전층(78)의 양단에 소정의 전압을 인가하여 발열 도전층 (78)에 전류를 흐르게 하고, 그 결과로 발열 도전층(78)에 열을 발생시칸다. 발열 도전층 (78)에서 발생되는 열은 보통 수백 혹은 수천도까지 기판을 승온시키므로, 이 과정에서 비정질 실리콘 상태의 활성층(72)이 결정화되어 다결정 실리콘 상태의 활성층(73)이 된다. 이 때, 발열 도전층 (78)에 인가되는 전압을 적절하게 조절하여 비정질 실리콘 박막을 소정의 온도 예를 들어, 절연기판(70)에 손상을 주지 않을 정도의 온도까지 상승시켜 비정질 실리콘을 결정화시킨다.
도 7f를 참조하면, 발열 도전층 (78)의 열은 발열 도전층(78)에 접촉하는 비정질 실리콘의 활성층 뿐만 아니라, 발열 도전층 (78)에 접촉하지 않는 비정질 실리콘 부분에도 전달되므로, 기판 전체에 걸쳐 온도 상승이 일어난다. 따라서, 비정질 실리콘 상태의 활성층의 결정화 뿐만 아니라, 불순물이 도핑된 활성층의 활성화도 동시에 이루어진다. 또한, 실리사이드층 형성용 금속층(78)과 접하는 실리콘 부분에서의 실리사이드화가 진행되어 실리사이드층이 동시에 형성된다.
이러한 발열 도전층 (78)의 발열현상을 통하여 기판 전체의 승온현상이 진행되므로, 종래의 기술에서 각각 진행되어야 하는 비정질 실리콘 박막을 탈수소화시키기 위한 열처리 및 결정화하기 위한 레이저 어닐링, 불순물이 도핑된 활성층을 활성화하기 위한 열처리, 실리사이드층 형성을 위한 열처리 등을 동시에 진행할 수 있는 효과를 얻을 수 있다.
활성층(72)의 불순물 도핑영역(72-1)(72-2)은 소오스영역(73S)와 드레인영역(73D)이 되고, 계단이 진 게이트절연막(74)의 형상에 의하여 게이트전극(75)에 중첩되지 않고 게이트절연막(74)에 중첩되되 불순물이 도핑되지 않은 활성층 부분은 오프셋영역(73F)으로 정의되고, 게이트전극(74)에 중첩된 활성층 부분은 채널영역(73C)으로 정의된다.
실리사이드 형성용 금속층과 발열 도전층을 선택적으로 식각하는 에천트를 사용하여 실리사이드 형성용 금속층과 발열 도전층을 제거하고,소오스영역(73S)과 드레인영역(73D)의 상단에 실리사이드층(77')을 잔류시킨다.
도 7g를 참조하면, 기판의 노출된 전면에 투명도전층 예를 들어 ITO층을 증착한 다음, ITO층을 사진식각하여 소오스전극(79-1)과 드레인전극(79-2)을 형성한다. 이 때, 실리콘 물질의 소오스영역(73S)과 드레인영역(73D)이 ITO 물질의 소오스전극(79-1)과 드레인전극(79-2)이 직접 접촉하지 않고 실리사이드층(77')을 개재한 상태에서 연결되기 때문에 두 물질의 접촉으로 인한 접촉저항이 감소된다.
소오스전극(79-1)과 드레인전극(79-2)을 형성하기 위한 ITO층은 액정표시장치에 적용하는 경우 화소전극을 형성하기 위하여 사용될 수 있다.
또한, 투명도전층 대신에 Al, Mo, Cr등과 같은 통상의 도전물질층을 증착하고, 이 도전물질층을 사진식각하여 소오스전극과 드레인전극을 형성할 수 있다.
상술한 본 발명의 실시예에서는 비정질 실리콘 박막의 온도를 승온시키기 위하여 발열 도전층을 별도록 형성한 경우를 예로 한 경우이지만, 발열 도전층을 별도로 형성하지 않고 실리사이드층 형성용 금속층(77)에 전압을 인가하여 전류를 흐르게하여 이 금속층(77)에 열을 발생시켜 비정질 실리콘 상태의 활성층을 결정화하기 위한 온도까지 승온시킬 수 있다.
도 8a부터 도 8d는 본 발명의 제 5 실시예에 따른 박막트랜지스터 제조공정을 설명하기 위한 도면이다.
도 8a를 참조하면, 절연기판(80) 상에 게이트전극(81)을 형성한 다음, 게이트전극을 덮는 제 1 절연막(82)을 증착한다. 이 후에, 제 1 절연막(82) 상에 비정질 실리콘 박막(83ℓ)과 도핑된 비정질 실리콘 박막(84ℓ)을 연속적으로 증착한다.
도핑된 비정질 실리콘 박막(84ℓ)은 n형 혹은 p형의 불순물을 비정질 실리콘 박막에 도핑시키거나 플라즈마 처리하여 형성한다.
도 8b를 참조하면, 도핑된 비정질 실리콘 박막(84ℓ)의 양단에 소정의 전압을 인가하여 도핑된 비정질 실리콘 박막(84ℓ)에 전류를 흐르게 하고, 그 결과로 발열 비정질 실리콘 박막에 열을 발생시킨다. 발열 비정질 실리콘 박막(84ℓ)에 인가되는 전압은 교류 혹은 직류 등 인가방식에 제한을 받지 않는다.
발열 비정질 실리콘 (84ℓ)에서 발생되는 열은 보통 수백 혹은 수천도까지 기판을 승온시키므로, 이 과정에서 그 하단의 비정질 실리콘 박막(83ℓ)은 결정화가 진행되는 온도로 승온된다. 이 때, 발열 비정질 실리콘 (84ℓ)에 인가되는 전압을 적절하게 조절하여 비정질 실리콘 박막을 소정의 온도 예를 들어, 절연기판(80)에 손상을 주지 않을 정도의 온도까지 상승시킨다.
발열 비정질 실리콘 박막이 발생하는 열에 의하여 그 하단의 비정질 실리콘 박막은 결정화되어 다결정 실리콘 박막(83'ℓ)이 된다. 이 과정에서 발열용으로 사용된 도핑된 비정질 실리콘 박막도 자체에서 발생되는 열에 의하여 결정화되어 도핑된 다결정 실리콘 박막(84'ℓ)이 된다.
도 8c를 참조하면, 도핑된 다결정 실리콘 박막을 사진식각하여 오믹콘택층(84')을 형성하고, 그 하단의 다결정 실리콘 박막을 사진식각하여 활성층(83')을 형성한다.
도 8d를 참조하면, 오믹콘택층(84')을 포함하는 기판의 노출된 전면을 덮는 도전층을 형성한 다음, 도전층을 사진식각하여 소오스전극(85S)과 드레인전극(85D)을 형성한다.
이어서, 소오스전극(85S)과 드레인전극(85D)을 마스크로하여 오믹콘택층의 노출된 부분을 제거한다.
상술한 본 발명의 제 5 실시예에서는 도핑된 비정질 실리콘 박막을 비정질 실리콘 박막과 자체층의 결정화를 위한 발열도전층으로 사용되는 동시에 이후에는 박막트랜지스터에서 오믹콘택층으로 사용한다.
도 9a부터 도 9d는 본 발명의 제 6 실시예에 따른 박막트랜지스터 제조공정을 나타낸 것이다.
도 9a를 참조하면, 통상적인 제조공정에 의하여 절연기판(90) 상에 게이트전극(91)을 형성하고, 게이트전극(91)을 덮는 제 1 절연막(92)을 형성하고, 제 1 절연막(92) 상에 비정질 실리콘 상태의 활성층(93)과 도핑된 비정질 실리콘 상태의 오믹콘택층(94)을 형성한다.
도 9b를 참조하면, 오믹콘택층(94)을 포함하는 기판의 노출된 전면에 도전층(95)을 형성한 다. 이 도전층(95)은 이후의 공정에서 발열용으로 사용되고, 소오스와 드레인전극을 형성하기 위한 물질층으로 사용된다.
그 다음, 도전층(95)의 양단에 소정의 전압을 인가하여 도전층(95)에 전류를 흐르게 하고, 그 결과로 도전층(95)에 열을 발생시칸다. 도전층(95)에 인가되는 전압은 교류 혹은 직류 등 인가방식에 제한을 받지 않는다.
도전층(95)에서 발생되는 열은 보통 수백 혹은 수천도까지 기판을 승온시키므로, 이 과정에서 그 하단의 도핑된 비정질 실리콘 상태의 오믹콘택층(94)과 비정질 실리콘 상태의 활성층(93)은 결정화가 진행되는 온도로 승온된다.
이 때, 도전층(95)에 인가되는 전압을 적절하게 조절하여 비정질 실리콘 박막을 소정의 온도 예를 들어, 절연기판(90)에 손상을 주지 않을 정도의 온도까지 상승시킨다.
도전층(95)은 W, M, Cr등과 같은 고저항을 가지는 금속물질층 혹은 이들의 합금층, 불순물이 도핑되거나 플라즈마 처리된 비정질 실리콘막과 같은 고저항 물질, 몰리브덴층과 같이 실리콘과 실리사이드를 형성할 수 있는 금속물질 혹은, 실리콘 결정화를 촉진하는 촉매로 작용하는 금속 예를 들어, Cu, Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Zn, Au, Ag 등의 금속물질 혹은, 이들의 합금으로 이루어진 금속물질을 사용하여 형성할 수 있다.
도 9c를 참조하면, 도전층(95)의 열은 기판 전면에 전달되어 기판 전체에 걸쳐 온도 상승이 일어난다. 그 결과, 도핑된 비정질 실리콘 상태의 오믹콘택층과 비정질 실리콘 상태의 활성층이 결정화되어 도핑된 다결정 실리콘 상태의 오믹콘택층(94')과 다결정 실리콘 상태의 활성층(93')이 형성된다.
도 9d를 참조하면, 발열용으로 사용한 도전층을 사진식각하여 소오스전극(96S)과 드레인전극(96D)을 형성한다. 이후에 소오스전극(96S)과 드레인전극(96D)을 마스크로하여 오믹콘택층의 노출된 부분을 제거한다.
상기 실시예에서는 소오스와 드레인전극을 형성하기 위한 도전층을 발열도전층을 사용한 경우이다.
도 10은 본 발명에 따른 실리콘 결정화를 이용하여 액정표시장치를 제작하는 경우에 있어서, 발열 도전층(101) 패턴을 개략적으로 나타낸 것이다.
발열도전층을 기판 전면을 덮도록 형성하여 열처리를 진행한 경우 이외에, 도면에 보인 바와 같이, 열처리가 필요한 부분에만 발열도전층(101)을 선택적으로 형성하여 그 부분만에 집중적으로 열을 공급함으로써, 효과적인 열처리를 진행할 수 있다. 도면에서 (105)는 게이트라인을 나타내고, (103)은 활성층을 나타낸다.
상술한 바와 같이, 본 발명은 발열도전층에 전압을 인가하여 열을 발생시켜 발생된 열을 이용하여 열처리를 진행하는 기술로, 다양한 실시예로 구현될 수 있다. 본 발명은 제시된 실시예 뿐만이 아니라, 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.
본 발명은 발열 도전층에서 발생된 열을 이용하여 실리콘 박막을 결정화하기 위한 열 어닐링, 불순물이 도핑된 활성층을 활성화하기 위한 제 1 열처리, 제 1 보호막을 형성한 후 도핑된 활성층을 재활성화하기 위한 제 2 열처리, 실리사이드층 형성을 위한 열처리 등과 같이 소정의 온도로 진행되는 열처리 공정을 퍼니스를 사용하지 않고서도 진행할 수 있으며, 공정 조건에 따라 이들 공정을 동시에 진행시킬 수 있으므로 소자 제조공정을 단순화시킬 수 있다. 본 발명을 실리콘 결정화에 적용할 경우에는 발열도전층의 발열만으로도 비정질 실리콘 박막을 소정의 온도로 승온시킬 수 있으므로, 퍼니스의 온도를 800℃까지 올리지 않고도 결정화를 진행시킬 수 있으며, 심지어는 주변환경에 영항을 방지 않고 상온에서도 실리콘 결정화를 진행할 수 있다.
Claims (18)
- 기판 상에 비정질 실리콘 박막을 증착하고, 비정질 실리콘 박막의 노출된 전면 상에 발열도전층을 증착한 후, 발열도전층에 전압을 인가함으로써 상기 발열도전층에서 발생된 열로 상기 비정질 실리콘 박막을 결정화하는 실리콘 박막을 결정화하는 방법.
- 청구항 1에 있어서,상기 발열도전층은 고저항을 가지는 실리콘 박막을 결정화하는 방법.
- 청구항 2에 있어서,상기 발열도전층은 W, M, Cr등과 같은 고저항을 가지는 금속물질층 혹은 이들의 합금층, 불순물이 도핑되거나 플라즈마 처리된 비정질 실리콘막과 같은 고저항 물질, 혹은, Cu, Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Zn, Au, Ag 등의 금속물질 혹은, 이들의 합금으로 이루어진 금속물질을 사용하여 형성하는 실리콘 박막을 결정화하는 방법.
- 청구항 1에 있어서,상기 비정질 실리콘 박막과 상기 발열도전층 사이에 실리콘 결정화를 촉진하는 금속층을 상기 비정질 실리콘 박막의 전면 상에 증착하는 비정질 실리콘 박막을 결정화하는 방법.
- 청구항 4에 있어서,상기 금속층은 Cu, Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Zn, Au, Ag 등의 금속물질 혹은, 이들의 합금으로 이루어진 금속물질을 사용하여 형성하는 비정질 실리콘 박막을 결정화하는 방법.
- 청구항 4에 있어서,상기 금속층과 상기 발열도전층을 증착하기 전에 상기 비정질 실리콘 박막 상에 소정 형상의 패턴절연막을 선택적으로 형성하는 공정을 더 포함하는 실리콘 박막을 결정화하는 방법.
- 기판 상에 비정질 실리콘 상태의 활성층을 형성하는 단계와,상기 활성층에 게이트절연막이 개재되어 있는 게이트전극을 형성하는 단계와,상기 활성층의 소정 부분에 고농도 불순물로 도핑되어 있는 소오스영역과 드레인영역을 형성하는 단계와,상기 게이트전극을 포함하는 기판의 노출된 전면에 보호막을 형성하는 단계와,상기 보호막을 사진식각하여 상기 소오스영역과 드레인영역을 노출시키는 단계와,상기 보호막 상에 발열도전층을 형성하는 단계와,상기 발열도전층에 상기 도전층에 전류를 흐르게 함으로써 상기 도전층에 발생된 열로 상기 결과의 기판에 열처리를 진행하여 상기 비정질 실리콘 상태의 활성층을 결정화시키는 단계와,상기 도전층을 제거하는 단계를 포함하는 박막트랜지스터 제조방법.
- 청구항 7에 있어서,상기 열처리에 의하여 상기 불순물이 도핑된 활성층 부분이 활성화되는 박막트랜지스터 제조방법.
- 청구항 7에 있어서,상기 도전층은 실리사이드 형성용 금속물질로 형성하여 상기 열처리 후, 상기 활성층의 노출된 부분 상에 실리사이드층을 형성하는 박막트랜지스터 제조방법.
- 청구항 9에 있어서,상기 도전층은 Mo, Ni, Cr 등의 금속물질 혹은 이들의 합금으로 형성하는 박막트랜지스터 제조방법.
- 청구항 7에 있어서,상기 도전층은 실리사이드 형성용 금속층을 증착하고, 상기 실리사이드 형성용 금속층 상에 발열도전층을 증착하여 형성한 후, 상기 열처리 후, 상기 활성층의 노출된 부분 상에 실리사이드층을 형성하는 박막트랜지스터 제조방법.
- 청구항 11에 있어서, 상기 발열도전층은 W, Mo, Cr등과 같은 고저항을 가지는 금속물질층 혹은 이들의 합금층, 불순물이 도핑되거나 플라즈마 처리된 비정질 실리콘막과 같은 고저항 물질, 혹은, Cu, Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Zn, Au, Ag 등의 금속물질 혹은, 이들의 합금으로 이루어진 금속물질을 사용하여 형성하는 박막트랜지스터 제조방법.
- 청구항 7에 있어서,상기 결정화된 활성층을 포함하는 기판의 노출된 전면에 도전층을 형성한 후, 상기 도전층을 사진식각하여 소오스전극과 드레인전극을 형성하는 단계를 더 포함하는 박막트랜지스터 제조방법.
- 청구항 7에 있어서,상기 도전층을 제거하지 않고, 사진식각하여 소오스전극과 드레인전극을 형성하는 단계를 더 포함하는 박막트랜지스터 제조방법.
- 청구항 11에 있어서,상기 결정화된 활성층의 노출된 부분 상에 형성된 실리사이드층을 포함하는 기판의 노출된 전면에 투명도전층을 형성한 후, 상기 투명도전층을 사진식각하여 소오스전극과 드레인전극을 형성하는 단계를 더 포함하는 박막트랜지스터 제조방법.
- 청구항 15에 있어서,상기 투명도전층을 사진식각하여 화소전극도 형성하는 박막트랜지스터 제조방법.
- 기판 상에 게이트전극을 형성하는 단계와,상기 게이트전극을 포함하는 기판의 노출되 전면에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막 상에 비정질 실리콘 박막과 도핑된 비정질 실리콘 박막을 연속적으로 증착하는 단계와,상기 도핑된 비정질 실리콘 박막에 전류를 흐르게 함으로써 상기 도핑된 비정질 실리콘 박막에 발생된 열로 상기 결과의 기판에 열처리를 진행하여 상기 비정질 실리콘 박막과 상기 도핑된 비정질 실리콘 박막을 결정화시키는 단계와,상기 도핑되고 결정화된 실리콘 박막과 상기 결정화된 박막을 사진식각하여 오믹콘택층과 활성층을 형성하는 단계와,상기 오믹콘택층에 연결되는 소오스전극과 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터 제조방법.
- 기판 상에 게이트전극을 형성하는 단계와,상기 게이트전극을 포함하는 기판의 노출되 전면에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막 상에 비정질 실리콘 박막과 도핑된 비정질 실리콘 박막을 연속적으로 증착하고 사진식각하여 비정질 실리콘 상태의 오믹콘택층과 활성층을 형성하는 단계와,상기 오믹콘택층을 포함하는 기판의 노출된 전면을 덮는 도전층을 형성하는 단계와,상기 도전층에 전류를 흐르게 함으로써 상기 도전층에 발생된 열로 상기 결과의 기판에 열처리를 진행하여 상기 오믹콘택층과 활성층을 결정화시키는 단계와,상기 도전층을 사진식각하여 소오스전극과 드레인전극을 형성하는 단계와,상기 소오스전극과 드레인전극을 마스크로 하여 상기 오믹콘택층을 식각하는 단계를 포함하는 박막트랜지스터 제조방법.
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|---|---|
| KR (1) | KR100486718B1 (ko) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030055404A (ko) * | 2001-12-26 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 제조방법 |
| KR20030080849A (ko) * | 2002-04-11 | 2003-10-17 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| WO2004107453A1 (en) * | 2003-05-27 | 2004-12-09 | Jae-Sang Ro | Method for annealing silicon thin films and polycrystalline silicon thin films prepared therefrom |
| WO2006031017A1 (en) * | 2004-09-17 | 2006-03-23 | Jae-Sang Ro | Method for annealing silicon thin films using conductive layerand polycrystalline silicon thin films prepared therefrom |
| WO2007100233A1 (en) * | 2006-03-03 | 2007-09-07 | Jae-Sang Ro | Method for crystallization of amorphous silicon by joule heating |
| US7374979B2 (en) | 2004-08-13 | 2008-05-20 | Samsung Sdi Co., Ltd. | Thin film transistor and method of fabricating the same |
| KR100848104B1 (ko) * | 2002-06-03 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 그의 제조 방법 |
| KR100867533B1 (ko) * | 2002-08-28 | 2008-11-10 | 하이디스 테크놀로지 주식회사 | 박막트랜지스터 디스플레이 장치의 제조방법 |
| EP2027598A1 (en) * | 2006-06-09 | 2009-02-25 | Ensiltech Corporation | Method of preventing generation of arc during rapid annealing by joule heating |
| WO2009096747A2 (ko) * | 2008-01-31 | 2009-08-06 | Ensiltech Corporation | 다결정 실리콘 박막 제조장치 |
| KR100946809B1 (ko) * | 2008-05-02 | 2010-03-12 | 주식회사 엔씰텍 | 박막트랜지스터 및 그의 제조방법 |
| KR101041144B1 (ko) * | 2009-08-13 | 2011-06-13 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치 |
| KR101056427B1 (ko) * | 2009-08-13 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막트랜지스터의 제조방법 및 그를 포함하는 유기전계발광표시장치의 제조방법 |
| US8324085B2 (en) | 2008-12-08 | 2012-12-04 | Samsung Electronics Co., Ltd. | Method of manufacturing crystalline silicon |
| US8343796B2 (en) | 2008-07-02 | 2013-01-01 | Samsung Display Co., Ltd. | Method of fabricating thin film transistor by crystallization through metal layer forming source and drain electrodes |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0395920A (ja) * | 1989-09-07 | 1991-04-22 | Canon Inc | 結晶性の改良方法 |
| KR100232100B1 (ko) * | 1996-06-26 | 1999-12-01 | 최덕균 | 다결정 실리콘막 형성 방법 |
| KR100480367B1 (ko) * | 1997-07-15 | 2005-07-18 | 엘지.필립스 엘시디 주식회사 | 비정질막을결정화하는방법 |
| KR100469503B1 (ko) * | 1997-08-14 | 2005-05-27 | 엘지.필립스 엘시디 주식회사 | 비정질막을결정화하는방법 |
| KR100510438B1 (ko) * | 1997-09-24 | 2005-10-21 | 삼성전자주식회사 | 비정질 실리콘의 결정화방법 |
-
1998
- 1998-11-09 KR KR10-1998-0047862A patent/KR100486718B1/ko active IP Right Grant
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030055404A (ko) * | 2001-12-26 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 제조방법 |
| KR20030080849A (ko) * | 2002-04-11 | 2003-10-17 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
| KR100848104B1 (ko) * | 2002-06-03 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 어레이 기판 및 그의 제조 방법 |
| KR100867533B1 (ko) * | 2002-08-28 | 2008-11-10 | 하이디스 테크놀로지 주식회사 | 박막트랜지스터 디스플레이 장치의 제조방법 |
| US7449397B2 (en) | 2003-05-27 | 2008-11-11 | Jae-Sang Ro | Method for annealing silicon thin films and polycrystalline silicon thin films prepared therefrom |
| WO2004107453A1 (en) * | 2003-05-27 | 2004-12-09 | Jae-Sang Ro | Method for annealing silicon thin films and polycrystalline silicon thin films prepared therefrom |
| US7374979B2 (en) | 2004-08-13 | 2008-05-20 | Samsung Sdi Co., Ltd. | Thin film transistor and method of fabricating the same |
| US7423322B2 (en) | 2004-08-13 | 2008-09-09 | Samsung Sdi Co., Ltd. | Thin film transistor and method of fabricating the same |
| WO2006031017A1 (en) * | 2004-09-17 | 2006-03-23 | Jae-Sang Ro | Method for annealing silicon thin films using conductive layerand polycrystalline silicon thin films prepared therefrom |
| JP2009528696A (ja) * | 2006-03-03 | 2009-08-06 | ジェーサング ロ | 非晶質シリコンのジュール加熱結晶化方法（ＭｅｔｈｏｄｆｏｒＣｒｙｓｔａｌｌｉｚａｔｉｏｎｏｆＡｍｏｒｐｈｏｕｓＳｉｌｉｃｏｎｂｙＪｏｕｌｅＨｅａｔｉｎｇ） |
| WO2007100233A1 (en) * | 2006-03-03 | 2007-09-07 | Jae-Sang Ro | Method for crystallization of amorphous silicon by joule heating |
| JP2009540560A (ja) * | 2006-06-09 | 2009-11-19 | エンシルテック株式会社 | ジュール加熱による急速熱処理時にアーク発生を防止する方法（ｍｅｔｈｏｄｏｆｐｒｅｖｅｎｔｉｎｇｇｅｎｅｒａｔｉｏｎｏｆａｒｃｄｕｒｉｎｇｒａｐｉｄａｎｎｅａｌｉｎｇｂｙｊｏｕｌｅｈｅａｔｉｎｇ） |
| EP2027598A4 (en) * | 2006-06-09 | 2009-07-22 | Ensiltech Corp | METHOD FOR PREVENTING ARC GENERATION DURING A QUICK RELEASE BY OHMIC HEATING |
| EP2027598A1 (en) * | 2006-06-09 | 2009-02-25 | Ensiltech Corporation | Method of preventing generation of arc during rapid annealing by joule heating |
| US8124530B2 (en) | 2006-06-09 | 2012-02-28 | Ensiltech Corporation | Method of preventing generation of arc during rapid annealing by joule heating |
| WO2009096747A2 (ko) * | 2008-01-31 | 2009-08-06 | Ensiltech Corporation | 다결정 실리콘 박막 제조장치 |
| WO2009096747A3 (ko) * | 2008-01-31 | 2009-10-15 | 주식회사 엔씰텍 | 다결정 실리콘 박막 제조장치 |
| US8128714B2 (en) | 2008-01-31 | 2012-03-06 | Ensiltech Corporation | Apparatus for manufacturing polycrystalline silicon thin film |
| KR100946809B1 (ko) * | 2008-05-02 | 2010-03-12 | 주식회사 엔씰텍 | 박막트랜지스터 및 그의 제조방법 |
| US8343796B2 (en) | 2008-07-02 | 2013-01-01 | Samsung Display Co., Ltd. | Method of fabricating thin film transistor by crystallization through metal layer forming source and drain electrodes |
| US8324085B2 (en) | 2008-12-08 | 2012-12-04 | Samsung Electronics Co., Ltd. | Method of manufacturing crystalline silicon |
| KR101041144B1 (ko) * | 2009-08-13 | 2011-06-13 | 삼성모바일디스플레이주식회사 | 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치 |
| KR101056427B1 (ko) * | 2009-08-13 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 박막트랜지스터의 제조방법 및 그를 포함하는 유기전계발광표시장치의 제조방법 |
| US8405088B2 (en) | 2009-08-13 | 2013-03-26 | Samsung Display Co., Ltd. | Thin film transistor and organic light emitting diode display device |
| US8871616B2 (en) | 2009-08-13 | 2014-10-28 | Samsung Display Co., Ltd. | Methods of fabricating thin film transistor and organic light emitting diode display device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100486718B1 (ko) | 2005-08-31 |
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