JP5526208B2 - 半導体装置および半導体装置の作製方法 - Google Patents
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Description
抵抗の低抵抗化や不純物領域の低抵抗化が要求されている。そのため、半導体膜にシリサ
イド層を形成することで、コンタクト抵抗や、不純物領域を低抵抗化する技術が半導体分
野で採用されている(例えば特許文献1)。半導体膜の抵抗を低くすると、半導体装置の
オン電流が向上し、特性の高い半導体装置を作製できる。
ン電流が高くなることが予測される。しかし、非特許文献1にあるように、実際シリサイ
ド層を厚く形成すると抵抗が上がり、オン電流が下がることが報告されている。
半導体装置を得ることである。
装置を得ることである。
際の熱処理を高温にし、不純物領域の活性化率を上げる方法がある。もしくは、半導体膜
を加熱するまたはレーザ照射することによりアニールして半導体膜の結晶性を改善する方
法がある。
が別途必要になるため、作製コストが高くなる問題があった。また、基板としてガラス基
板等の耐熱性が低い基板を用いた場合は、高温の熱処理により基板がシュリンクしてしま
う可能性がある。そのため、使用する基板が耐熱性の高い基板に制限されてしまい、基板
の自由度がなくなるという問題があった。
持つ半導体装置を得ることを目的とする。また、基板の制限なしにオン電流を高くするこ
とを目的とする。
リコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的
に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点からシリサイ
ド層膜厚が増加している第1領域と、第1領域と比べて膜厚が一定である第2領域とを有
する半導体装置である。さらに、第1領域と第2領域は、水平線に対し垂直な直線で分け
られ、その直線がシリサイド層と不純物領域との界面と交わる点を第1の点としたとき、
第1の点とシリサイド層端点を通る直線は水平線に対し角度θ(0°<θ<45°)をな
し、シリコン膜の膜厚に対する第2領域の膜厚は0.6以上であることを特徴とする。
リコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的
に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増
加している第1領域と、膜厚がシリコン膜の膜厚と等しい第2領域とを有し、第1領域と
第2領域は、水平線に対し垂直な直線で分けられ、その直線がシリコン膜の底面と交わる
点を第1の点としたとき、第1の点と端点を通る直線は水平線に対し角度θ(0°<θ<
45°)をなす半導体装置である。
徴の一つとする。
的に金属膜の膜厚が不均一になるように成膜条件を制御することである。これにより、シ
リサイド層の膜厚が増加している第1領域を大きく、または第1領域のチャネル長方向の
長さを長くすることができる。
で囲んだ部分を拡大して図1(B)とする。シリコン膜またはシリコン基板は領域11、
不純物領域12、シリサイド層13を有する。領域11は少なくともチャネル形成領域を
含んでいればよく、不純物領域12に接する低濃度不純物領域または高濃度不純物領域を
含んでいてもよい。シリサイド層13には層間絶縁膜をエッチングして設けた配線16が
接続している。シリサイド層13は、図1(B)に示すように第1領域13aと第2領域
13bを有する。第1領域13aはチャネル形成領域側の端点Aから膜厚が増加している
。第2領域13bは第1領域13aに比べ膜厚が一定である。
がある。ゲート絶縁膜14の形状及び幅は図1に限られたものではなく、どのような形状
及び幅でも良い。例えばゲート絶縁膜14がテーパー形状で、傾斜のある側面を有してい
てもよい。また、ゲート電極15も図1に限定されず単層でも積層でもよく、断面がテー
パー形状でもよい。つまり、本発明はゲート電極15及びゲート絶縁膜14に左右されな
い。
れる。さらに点Bはシリサイド層13と不純物領域12との界面上にある。点Bと端点A
を通る直線は水平線とθの角度をなす。なお、θは0°<θ<45°、シリコン膜の膜厚
d2、シリサイド層の第2領域13bの膜厚をd1としたとき、d1/d2≧0.6であ
る。なお、d1/d2=1.0のときは、点Bはシリコン膜またはシリコン基板の底面に
位置する。
置を得ることができる。また、シート抵抗を下げつつ、オン電流の高い半導体装置を得る
ことができる。また、半導体装置の作製工程を増やさずに、オン電流を高くすることがで
きる。これにより、従来の半導体装置の作製コストを維持したまま、高いオン電流を得る
ことができる。また、高いオン電流を得るのに高温の熱処理を必要としないため、耐熱性
の低い基板を使うこともでき、耐熱性の制限なく基板を使うことができる。
いて、多くの異なる態様で実施することが可能である。本発明の趣旨及びその範囲から逸
脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解さ
れる。従って、本実施の形態の記載内容に限定して解釈されるものではない。
本発明は、シリサイド層を有するトランジスタにおいて、シリサイドの膜厚及び形状
がオン電流にどのような影響を及ぼすかをコンピュータにより解析した。
部の模式図で、この解析で仮定した素子の構造である。図2(A)、(B)は、図1(A
)の破線で囲んだシリコン膜の部分を模式的に示している。解析で用いる素子は、薄膜ト
ランジスタ(TFT:thin film transistor)、シリコン基板に直
接形成したトランジスタ、SIMOX(separation by implante
d oxygen)基板等のSOI(silicon on insulator)基板
に形成したトランジスタのいずれも含む。
子構造であり、図2(B)は、シリサイド層33と領域31との間に低濃度不純物領域が
ある場合の素子構造である。両者とも領域31と不純物領域32とシリサイド層33を有
する。領域31は上部にゲート絶縁膜を介してゲート電極が配置されている領域であり、
少なくともチャネル形成領域を含む。領域31は、チャネル形成領域の他に、図2(A)
では不純物領域32に接して不純物領域を有してもよいし、図2(B)では低濃度不純物
領域32bに接して低濃度不純物領域を有していてもよい。キャリアはシリサイド層33
及び不純物領域32から電極34へ流れると仮定する。したがって、不純物領域32また
は高濃度不純物領域32aはソース領域として機能する。
した。領域31は上部にゲート電極を有する部分であるため、ゲート電極の下のシリコン
膜は、トランジスタがオンしているとき、シリコン膜表面をキャリアが流れる。そのキャ
リアの通り道を電極34として仮定した。トランジスタにおいてキャリアの流れる道、い
わゆる反転層の厚さは一般的に約10nm以下のため、電極34の厚さを10nmと仮定
した。電極34にはN型トランジスタなら5V、P型トランジスタなら−5Vが印加され
るとした。
領域31の間の不純物領域の長さを0.1μmとした。また、シリコン膜の膜厚はシリサ
イド層の膜厚を含んだものとした。
リコン膜とシリサイド層のコンタクト抵抗Rcには、図2(C)の表で示すように、いく
つかの値を採用した。導電型はN型とP型それぞれを仮定した。
純物領域32のキャリア濃度は1×1020cm−3とした。シリサイド層33と領域3
1の間に低濃度不純物領域32bがある図2(B)の場合は、低濃度不純物領域32bの
キャリア濃度は1×1017cm−3または1×1018cm−3とし、高濃度不純物領
域32aのキャリア濃度は1×1020cm−3とした。また、低濃度不純物領域32b
のチャネル長方向の長さは0.1μmとした。
、角度θという)とオン電流の関係を計算により解析した。本解析はSynopsys社
製のDessisで行い、角度θ=15°、30°、45°、60°、75°それぞれの
ときのオン電流を計算した。
ているシリサイドとシリコンとのコンタクト抵抗値の中で、想定できる最小値と最大値、
そしてその間の値と、計3つの値を仮定した。
スタの断面写真であり、図3(B)は図3(A)の破線で囲んだ領域を拡大した写真であ
る。トランジスタの構成は図1の構成と似ており、トップゲート型で不純物領域の表面に
黒色のシリサイド層が形成されているのが分かる。実際のシリサイド層断面は図3の写真
のように、チャネル形成領域側の端点から徐々に膜厚が厚くなり、曲率を持った形状とな
る。しかし計算では便宜上、シリサイド層断面は曲率を持たず、シリサイド層は水平線と
角度θをなす側面を持つように仮定した。
結果であり、図7〜図9はP型トランジスタの結果である。横軸がシリサイド層33のチ
ャネル形成領域側の端部における角度θであり、縦軸がシリサイド層33と不純物領域3
2から電極34へ流れる電流、いわゆるオン電流の値である。
コン膜厚150nm、図4(B)、図5(B)、図6(B)、図7(B)、図8(B)、
図9(B)はシリコン膜厚100nm、図4(C)、図5(C)、図6(C)、図7(C
)、図8(C)、図9(C)はシリコン膜厚50nmのときの評価結果である。それぞれ
のシリコン膜厚のときの結果をシリコン膜に対するシリサイド層の膜厚比率(以下、膜厚
比率と言う)別にプロットした。
濃度不純物領域がない場合の結果である。図4及び図7において、それぞれシリコン膜厚
を一定にして、膜厚比率が増えていくときのオン電流を見る。すると、図4(A−1)、
(B−1)、(C−1)の膜厚比率0.4のときは、あまり角度θに対しオン電流は依存
していないが、膜厚比率を高くするのに従い、角度θに対しオン電流の依存性が強くなっ
ていくのが分かる。
Ω・cm2、角度θ=15°のときの図4(A−1)から(A−4)の各膜厚比率でのオ
ン電流を比べると、ほとんど値は同じである。しかし、膜厚比率を大きくするのに従い、
角度θに依存してオン電流が下がっている。この傾向は図4及び図7の全てのグラフに共
通する。
ャリア濃度が1×1017cm−3または1×1018cm−3の結果である。図5、図
6、図8及び図9は、図4及び図7と同様、膜厚比率を大きくするのに従い、角度θに対
しオン電流が依存していく傾向がある。また、同一シリコン膜厚で、角度θ=15°のと
きの各膜厚比率でのオン電流はほとんど同じである一方で、膜厚比率を大きくするのに従
い、角度θの増加に依存してオン電流が下がっていく傾向がある。
−7Ω・cm2のときは、角度θ=15°のオン電流の値も、膜厚比率を大きくするのに
従い、下がっていく傾向もある。
電流との相関は強く表れないが、膜厚比率0.6以上では角度θを大きくするとオン電流
が下がることが分かった。これは背景技術で紹介した非特許文献1の報告と共通する。シ
リサイド層の膜厚を厚くするとシート抵抗が下がるため、オン電流が高くなることが予測
されるが、実際行ってみるとオン電流が低くなるという結果が出ていた。
の結果を、コンタクト抵抗Rcが5×10−7Ω・cm2、1×10−7Ω・cm2、5
×10−8Ω・cm2それぞれのときの、シリコン膜厚別にプロットしたものである。図
10〜図12はN型トランジスタの結果であり、図13〜図15はP型トランジスタの結
果である。図10及び図13は図2(A)の領域31とシリサイド層33の間に低濃度不
純物領域がない構成である。図11及び図14は図2(B)の領域31とシリサイド層3
3の間に低濃度不純物領域32bを有する構成で、低濃度不純物領域32bのキャリア濃
度1×1017cm−3の結果である。図12及び図15は図2(B)の低濃度不純物領
域32bを有する構成で、低濃度不純物領域32bのキャリア濃度1×1018cm−3
の結果である。
る。そして角度θ=45°を境にオン電流の下がる割合が大きく変わる。角度θ≦45°
のオン電流の下がる割合と角度θ≧45°のオン電流の下がる割合とを比較すると、角度
θ≦45°のオン電流の下がる割合のほうが、角度θ≧45°のオン電流の下がる割合よ
りも大きい。膜厚比率0.6、0.8では角度θ≧45°でオン電流がほぼ一定になって
いる結果もでている。
きくなるほど同じ割合でオン電流が下がっている。一方で、残りの条件では、角度θ=4
5°を境にオン電流の下がる割合が大きく変わる。角度θ≦45°のオン電流の下がる割
合のほうが、角度θ≧45°のオン電流の下がる割合よりも大きい。図11(A−3)、
(B−3)、(C−3)の膜厚比率0.6では、角度θ≧45°でオン電流がほぼ一定に
なっている。
°にかけて、角度θが大きくなるほど同じ割合でオン電流が下がっている。一方で、残り
の条件では、角度θ=45°を境にオン電流の下がる割合が大きく変わる。角度θ≦45
°のオン電流の下がる割合のほうが、角度θ≧45°のオン電流の下がる割合よりも大き
い。
変わる。角度θ≦45°のオン電流の下がる割合のほうが、角度θ≧45°のオン電流の
下がる割合よりも大きい。膜厚比率0.6、0.8においては、角度θ≧45°のオン電
流はほぼ一定である。
きくなるほど同じ割合でオン電流が下がっている。一方で、残りの条件では、角度θ=4
5°を境にオン電流の下がる割合が大きく変わる。角度θ≦45°のオン電流の下がる割
合のほうが、角度θ≧45°のオン電流の下がる割合よりも大きい。図14(A−3)の
膜厚比率0.6、0.8では角度θ≧45°でオン電流がほぼ一定になっている。
°にかけて、角度θが大きくなるほど同じ割合でオン電流が下がっている。一方で、残り
の条件では、角度θ=45°を境にオン電流の下がる割合が大きく変わる。角度θ≦45
°のオン電流の下がる割合のほうが、角度θ≧45°のオン電流の下がる割合よりも大き
い。図15(A−3)の膜厚比率0.6、0.8では角度θ≧45°でオン電流がほぼ一
定になっている。
(θ=0は除く)では、全ての条件に共通して、角度θを大きくするほどオン電流が下が
ることが判明した。
イド層端部の角度θを0°<θ<45°にすれば、角度θ≧45°のトランジスタよりも
オン電流の高いトランジスタを得ることが分かった。
領域側のシリサイド層端点から膜厚が厚くなり、曲率を持った形状である。そのためシリ
サイド層端部の角度θは一律でない。つまり、シリサイド層と不純物領域の界面は、計算
で仮定した水平線から角度θをなす線で示されるシリサイド層と不純物領域の界面よりも
、よりチャネル形成領域側にふくらんだものとなる。
次のように考えるとよい。図1に示すように、膜厚が増加する第1領域13aと第1領域
13aと比べて膜厚が一定である第2領域13bはある直線で分けられる。その直線がシ
リサイド層と不純物領域との界面と交わる点を点Bとする。そのとき、シリサイド層13
のチャネル形成領域側の端点Aと点Bを通る直線は、水平線から角度θをなす直線になっ
ていればよい。
と、点Bがシリサイド層13と不純物領域12との界面に沿って領域11から離れていく
方向に移動する。つまり、第1領域13aのチャネル長方向の長さがより大きくなってい
く。したがって、角度θを0°<θ<45°にするということは、角度θ≧45°よりも
、シリサイド層13の第1領域13aのチャネル長方向の長さを長くする、第1領域13
aの面積を大きくするということである。そうすることにより、オン電流の高い半導体装
置を得ることができる。
を通る線とが交わる点を点Cとする。そのとき、点Aと点Bを通る直線より不純物領域の
方へはみ出ている第1領域13aの面積が、点A、点B、点Cで形成される三角形の面積
の1/2以下のときが、特にオン電流の高い半導体装置を得るのに有効である。また、仮
に不純物領域12が点Aと点Bを通る直線よりも、第1領域13aの方へはみ出し、第1
領域13aが点Aと点Bを通る直線よりくぼんだ形状であったときも同様に考えてよい。
つまり、点Aと点Bを通る線より不純物領域がはみ出ている面積が、点A、点B、点Cで
形成される三角形の面積の1/2以下のときが、特にオン電流の高い半導体装置を得るの
に有効である。
が一定でない場合がある。そのときはシリサイド層が形成されている部分のシリコン膜厚
を用いて、膜厚比率を計算すればよい。
度θを45°未満(0°を除く)にすることでオン電流の高い半導体装置を得ることがで
きる。よって、熱処理工程を設けなくても、シリサイド層のチャネル形成領域側の端部の
角度θを制御するだけで、高いオン電流を得ることができる。また、高いオン電流を得る
ために、半導体装置の作製工程を増やさず、また熱処理装置を用意しなくてもよいため、
製造コストを維持したまま特性の高いトランジスタを作製できる。さらに、シート抵抗を
下げつつ、オン電流の高いトランジスタを得ることができる。
する不純物領域32または高濃度不純物領域32aから電極34に流れるオン電流を計算
した。しかし、不純物領域32または高濃度不純物領域32aをドレイン領域としても、
キャリアの流れる方向が電極34から不純物領域32及びシリサイド層33へ変わるだけ
で同様である。よって、不純物領域32はソース領域として機能しても、ドレイン領域と
して機能しても、どちらでもよい。また、コンピュータによる解析ではチャネル形成領域
の片側にあるシリサイド層のみの形状について検討したが、チャネル形成領域の両側にあ
るシリサイド層ともに、角度θを0°<θ<45°にすればさらにオン電流が高くなるこ
とは言うまでもない。
本発明の半導体装置の作製方法を図16〜図18を用いて説明する。
てはガラス基板、石英基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属
基板等を用いることができる。
素(SiOxNy)(x>y)(酸化窒化珪素とも言う)、酸素を含む窒化珪素(SiN
xOy)(x>y)(窒化酸化珪素とも言う)等の酸素または窒素を有する絶縁膜の単層
構造、またはこれらの積層構造を用いることができる。絶縁膜102は必ずしも必要では
ないが、基板からの汚染が懸念される場合には、絶縁膜102を形成するのが好ましい。
0〜300nmの窒化珪素膜、あるいは窒化酸化珪素膜とするとよい。後の結晶化工程で
、半導体膜に金属元素を添加して結晶化する方法を用いた場合、金属元素をゲッタリング
する必要がある。このときに、絶縁膜が酸化珪素膜であると、酸化珪素膜と半導体膜の珪
素膜との界面において、珪素膜中の金属元素と酸化珪素膜中の酸素が反応して酸化金属物
になり、金属元素がゲッタリングされにくくなる場合がある。よって、半導体膜に接する
絶縁膜102部分は窒化珪素膜、あるいは窒化酸化珪素膜にすることが好ましい。
半導体膜の材料はシリコン膜とする。島状半導体膜103は、絶縁膜102上にスパッタ
法、LPCVD法、またはプラズマCVD法等により半導体膜を全面に形成した後、フォ
トリソグラフィ法等により形成されたマスクを用いて半導体膜を形状加工して形成する。
島状半導体膜103を結晶性半導体膜で形成するときは、絶縁膜102上に直接結晶性半
導体膜を形成する方法と、非晶質半導体膜を絶縁膜102上に形成した後に、加熱処理に
より結晶化させて結晶性半導体膜を形成する方法がある。後者の方法において、結晶化の
際の加熱処理は、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光
の照射(以下、ランプアニールと表記する)、又はそれらを組み合わせて用いることによ
り行われる。
により結晶性半導体膜を形成してもよい。なお、ニッケルを用いた熱結晶化法を用いて結
晶化を行って結晶性半導体膜を得た場合は、結晶化後にニッケルを除去するゲッタリング
処理を行うことが好ましい。
continuous−wave)型のレーザビームやパルス発振型のレーザビーム(パ
ルスレーザビーム)を用いることができる。ここで用いることができるレーザビームは、
Arレーザ、Krレーザ、エキシマレーザなどの気体レーザ、単結晶のYAG、YVO4
、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、若しくは多結晶(セ
ラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとし
てNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されて
いるものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ
、Ti:サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種か
ら発振されるものを用いることができる。このようなレーザビームの基本波、及びこれら
の基本波の第2高調波から第4高調波のレーザビームを照射することで、大粒径の結晶を
得ることができる。例えば、Nd:YVO4レーザ(基本波1064nm)の第2高調波
(532nm)や第3高調波(355nm)を用いることができる。このレーザは、CW
で射出することも、パルス発振で射出することも可能である。CWで射出する場合は、レ
ーザのパワー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/
cm2)必要である。そして、走査速度を10〜2000cm/sec程度として照射す
る。
3、GdVO4、若しくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAl
O3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、T
aのうち1種または複数種添加されているものを媒質とするレーザ、Arイオンレーザ、
またはTi:サファイアレーザは、連続発振をさせることが可能であり、Qスイッチ動作
やモード同期などを行うことによって10MHz以上の発振周波数でパルス発振をさせる
ことも可能である。10MHz以上の発振周波数でレーザビームを発振させると、半導体
膜がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射され
る。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において
固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した
結晶粒を得ることができる。
質を形成することが可能である。単結晶を用いる場合、通常、直径数mm、長さ数十mm
の円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作る
ことが可能である。
結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上に
はある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大き
さを著しく大きくすることができるため大幅に出力向上できる。
ることが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに
進行させると、発振光路を長くとることができる。そのため、振幅が大きくなり、大出力
で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビー
ムは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに
整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形す
ることによって、短辺の長さ1mm以下、長辺の長さ数mm〜数mの線状ビームを容易に
得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは
長辺方向にエネルギー分布の均一なものとなる。
ニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、そ
の両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
の半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一である
。
ボロンまたはリン)のドーピングを半導体層に対して行う。ここでは、ジボラン(B2H
6)を質量分離しないでプラズマ励起したイオンドープ法を用いる。
。ゲート絶縁膜104はCVD法やスパッタ法により、酸化珪素(SiOx)、窒化珪素
(SiNx)、窒素を含む酸化珪素(SiOxNy)(x>y)、酸素を含む窒化珪素(
SiNxOy)(x>y)などのいずれかを適宜組み合わせて積層構造としてもよい。本
実施の形態では、ゲート絶縁膜104は、SiNxOy膜及びSiOxNy膜の積層構造
とする。
で形成する。導電膜としては、アルミニウム(Al)膜、銅(Cu)膜、アルミニウム又
は銅を主成分とする膜、クロム(Cr)膜、タンタル(Ta)膜、窒化タンタル(TaN
)膜、チタン(Ti)膜、タングステン(W)膜、モリブデン(Mo)膜、タンタルを主
成分とする膜等を用いることができる。本実施の形態では2層の導電膜を用いる。導電膜
の材料としては、1層目を窒化タンタル膜とし、その上に2層目としてタングステン膜を
形成した。
層構造のゲート電極105を形成する(図16(A))。ゲート電極105は単層であっ
てもよいし、2層以上の積層であっていてもよい。
6(B))。ゲート絶縁膜104を透過させて島状半導体膜103に不純物元素をドーピ
ングし、不純物領域107、108、チャネル形成領域109を形成する。ドーピング法
としてはイオンドーピング法、イオン注入法を用いることができる。例えばP型の半導体
を作製する際には不純物元素として、ボロン(B)、ガリウム(Ga)等を用い、N型の
半導体を作製する際にはリン(P)、砒素(As)等を用いる。
膜は、例えばプラズマCVD法により窒素を含む酸化珪素(SiOxNy)(x>y)を
100nm、その後熱CVD法により酸化珪素膜(SiO2膜)を200nm成膜して形
成する。
て、ゲート電極105の側面に接する絶縁層(以下サイドウォールとよぶ)110を形成
する(図16(C))。サイドウォール110は、後にシリサイドを形成する際のマスク
として用いる。またこのエッチングによってゲート絶縁膜104も一部除去してゲート絶
縁膜111を形成し、半導体膜の一部を露出させる。絶縁膜と半導体膜のエッチングの選
択比が低い場合は、露出している半導体膜は多少エッチングされ膜厚が薄くなる。図16
(C)のように半導体膜の膜厚が均一でない場合は、後にシリサイド層が形成される露出
した島状半導体部分の膜厚を、半導体膜の膜厚としてシリサイド層との膜厚比率を計算す
るとよい。
膜する(図16(D))。金属膜112は半導体であるシリコン膜と反応してシリサイド
を形成する材料でなる。金属膜112としては、例えばニッケル膜、チタン膜、コバルト
膜、白金膜、もしくはこれら元素のうち少なくとも2種類を含む合金でなる膜等がある。
本実施の形態では金属膜112としてニッケル膜を用い、室温の下、成膜電力500W〜
1kWでニッケル膜をスパッタにより成膜する。
7(A)、(B))。加熱処理はRTA(Rapid Thermal Anneal)
やファーネスアニール等を用いることができる。本実施の形態では、金属膜112を成膜
した後大気にさらさず、減圧または真空雰囲気下、600℃、30秒の条件でRTA処理
を行った。これにより金属膜112の酸化の影響を受けない良質なシリサイド層113が
形成される。シリサイド層113には、チャネル形成領域側またはゲート絶縁膜111の
端部と一致する部分に端点を有し、そこから膜厚が増加している領域と、膜厚が一定の領
域と、シリコン膜の側面に沿って形成される領域とがある。
属膜112の膜厚、加熱処理の条件を制御することにより、制御できる。図17(A)は
シリサイド層113が島状半導体膜103の表面のみに形成され、一方、図17(B)は
シリサイド層113が島状半導体膜103のシリコン膜厚のほぼ全てにわたっており、フ
ルシリサイドと呼ばれる構成になっている。シリサイド層113は、金属膜112の膜厚
を厚くするほど、加熱処理温度を高くするほど、または加熱処理時間を長くするほど、シ
リサイド層113の膜厚が厚くなりフルシリサイドの構成になりやすい。つまり、加熱処
理時間を長く、金属膜112の膜厚を厚く形成すれば、膜厚が厚いシリサイド層113を
形成できる。
属膜112の形成方法で制御できる。
性を悪く形成する。金属膜112はゲート絶縁膜111の側面のおける膜厚が最も薄く、
そこからゲート電極上面に向かって、島状半導体膜103の側面に向かって膜厚が厚くな
っている。被覆性の悪い金属膜112を形成後、加熱処理をして、シリサイド層113を
形成したのが図18(B)である。シリサイド層113も金属膜112の膜厚を反映して
、チャネル形成領域側から島状半導体膜103の側面に向かって膜厚が厚くなっている。
つまり、図18(B)のA−A´、B−B´、C−C´の部分でのシリサイド層113の
膜厚を比較すると、(A−A´)<(B−B´)<(C−C´)となる。
のチャネル形成領域側の端部における、膜厚が増加していく領域を大きくすることができ
る。つまり図1(B)の第1領域13aをチャネル長方向に伸ばし、また、図1(B)に
おける角度θを小さくできるのである。
ならば、半導体とターゲットの間隔が短いほど、ターゲットから飛び出すスパッタ原子の
方向が不揃いになるため被覆性が悪くなっていく。また、スパッタ時の雰囲気圧力を高圧
にするほど、スパッタ原子の半導体までの軌道が乱れるため、被覆性が悪くなっていく。
これらの条件を制御することで、角度θが0°<θ<45°のシリサイド層を形成するこ
とができる。
ゲート絶縁膜111側面の部分の金属膜112の膜厚と、島状半導体膜103の端の部分
での金属膜112の膜厚との差が小さくなる。そうすれば、シリサイド層113の膜厚が
増加していく領域(図1(B)の第1領域13a)のチャネル長方向の長さを長くでき、
角度θが小さいシリサイド層113を形成できる。
条件を制御することで、シリサイド層の膜厚及び形状を制御することができる。本実施の
形態では、シリサイド層113の膜厚が、島状半導体膜103の膜厚の6割以上になるよ
うに、金属膜112を形成する。
料もしくは無機材料を用いて形成する。層間絶縁膜114は単層構造でも良いし、積層構
造でも良い。層間絶縁膜114にシリサイド層113を露出するためのコンタクトホール
をエッチングにより形成する。次にコンタクトホールを充填するように導電層を形成し、
エッチングして配線115を形成する。
(C)と同様に、層間絶縁膜114を形成し、配線115を形成して図17(D)の構成
となる。図17(D)においてはシリサイド層113でなるソース領域、ドレイン領域を
形成することができる。
の膜を形成した後に、不純物領域の熱活性化を行っても良い。熱活性はレーザ光照射、R
TA、炉を用いた加熱処理などの方法を用いることができる。熱活性化はまた、本構成は
シリサイドにより配線とコンタクトしているため、不純物領域の熱活性化の工程は省くこ
ともできる。
純物領域107及び108と接触している面積が大きい。そのためシリサイド層113と
不純物領域107及び108との接触抵抗が低くなり、寄生抵抗が図17(D)よりも小
さくなる。
ン領域の抵抗が小さくなる。本実施の形態で形成したトランジスタはコンピュータによる
解析で仮定した図2(A)の構成に対応し、図2(A)の領域31に対応する箇所はチャ
ネル形成領域109となる。本実施の形態のゲート電極105を断面がテーパーとなるよ
うに形成し、底辺よりも上辺を短くした場合は、ゲート電極の底辺の端部がチャネル形成
領域109と不純物領域107、108との界面と一致する。
限定されるものではない。サイドウォールの代わりにマスクを用いても良い。
13両方の形状及び膜厚を制御して、オン電流の高い半導体装置を作製することを述べた
。しかし、本発明は少なくとも、どちらかのシリサイド層を、シリコン膜との膜厚比率0
.6以上、角度θ=45°未満(θは0を除く)にすれば良いため、必ずしも一対のシリ
サイド層113の形状及び膜厚を制御しなくともよい。
OI基板に不純物領域及びシリサイド層を形成して、トランジスタを形成してもよい。上
述したトランジスタの作製工程をシリコン基板またはSOI基板に適用する際は、アイソ
レーション技術等により素子分離を行った後に、ゲート絶縁膜104、ゲート電極105
を形成する工程を順に行っていけばよい。
低濃度不純物領域を有する半導体装置の作製方法を、図19〜図20を用いて説明す
る。実施の形態2と同一の部分については同じ符号を付し、詳細な説明を省略する。
。その後、低濃度の不純物イオン201のドーピングを行う(図19(B))。ゲート絶
縁膜104を透過させて島状半導体膜103に不純物元素をドーピングし、低濃度不純物
領域202、203、チャネル形成領域109を形成する。ドーピング法としてはイオン
ドーピング法、イオン注入法を用いることができる。例えばP型の半導体を作製する際に
は不純物元素として、ボロン(B)、ガリウム(Ga)等を用い、N型の半導体を作製す
る際にはリン(P)、砒素(As)等を用いる。
図19(C))。この露出した半導体膜部分が後にソース領域及びドレイン領域となる。
ゲート絶縁膜と半導体膜のエッチングの選択比が低い場合は、露出している半導体膜は多
少エッチングされ膜厚が薄くなる。
して、加熱処理をして、図20(A)または(B)のシリサイド層113を形成する。シ
リサイド層113の膜厚、形状は実施の形態2で述べた方法により、制御し、シリコン膜
との膜厚比が0.6以上で、角度θが0°より大きく45°未満のシリサイド層を形成す
る。
オン204のドーピングを行う(図20(C)、(D))。島状半導体膜103には高濃
度不純物領域205、206が形成される。これに伴い、低濃度不純物領域207、20
8が形成される。例えばP型の半導体を作製する際には不純物元素として、ボロン(B)
、ガリウム(Ga)等を用い、N型の半導体を作製する際にはリン(P)、砒素(As)
等を用いる。
配線115を形成する(図20(E)、(F))。本実施の形態により、ゲート電極と重
ならない低濃度不純物領域207及び208を形成できる。ゲート電極と重ならない低濃
度不純物領域をLoff領域というが、Loff領域はオフ電流値を抑える効果は高い。
よって、本実施の形態で半導体装置を作製すると、オン電流も高く、さらにリーク電流の
少ない半導体装置を形成できる。
B)の構成に対応し、図2(B)の領域31に対応する箇所はチャネル形成領域109と
なる。
の膜を形成した後に、不純物領域の熱活性化を行っても良い。熱活性はレーザ光照射、R
TA、炉を用いた加熱処理などの方法を用いることができる。また、本構成はシリサイド
により配線とコンタクトしているため、不純物領域の熱活性化の工程は省くこともできる
。
204をドーピングしたが、不純物イオン204をドーピングした後に金属膜112を形
成してシリサイド化しても良い。また、図20(D)では、フルシリサイド化されている
ため、オーミック接続が十分にとれれば、不純物イオン204をドーピングしなくとも良
い。
れるものではない。サイドウォールの代わりにマスクを用いても良い。
OI基板に不純物領域及びシリサイド層を形成して、トランジスタを形成してもよい。上
述したトランジスタの作製工程をシリコン基板またはSOI基板に適用する際は、アイソ
レーション技術等により素子分離を行った後に、ゲート絶縁膜104、ゲート電極105
を形成する工程を順に行っていけばよい。
きる。
上層と下層でゲート電極の幅が異なる積層構造のゲート電極を有する半導体装置の作
製方法を説明する。本実施の形態も実施の形態1〜3と同様のものは同じ符号を付し説明
を省略する。
成するまでは実施の形態1と同様である。次に、ゲート絶縁膜104上に、後にゲート電
極となる1層目の第1の導電膜301、2層目の第2の導電膜302を形成する。ただし
、第1の導電膜301と第2の導電膜302は互いのエッチングにおいて選択比の取れる
組み合わせにしなければならない。選択比の取れる第1の導電膜と第2の導電膜の組み合
わせとして例えば、AlとTa、AlとTi、TaNとWを用いることができる。本実施
の形態では第1の導電膜301を窒化タンタル膜、第2の導電膜302をタングステン膜
とする。
。
))。第1のエッチングでは第2の導電膜302をエッチングし、導電膜304を形成す
る。このとき、第1の導電膜301をエッチングしないように、第1の導電膜301に対
し選択比の高いエッチング条件でエッチングすることが好ましい。なお、第1のレジスト
303もエッチングされ第2のレジスト305になる。但し、図面上では第1のレジスト
303から第2のレジスト305への後退幅を図示していない。このとき導電膜304の
側面が有するテーパー角θは80°≦θ≦90°であり、ほぼ垂直なテーパー角を有する
。
い、流量比はCl2/SF6/O2=33/33/10sccmである。0.67Paの
圧力でコイル型の電極に2000Wの電力を供給してプラズマを生成する。基板側(試料
ステージ)には50Wの電力を投入する。
図21(C))。第2のエッチングにより、第1の導電膜301から第1のゲート電極3
06を形成する。このとき、ゲート絶縁膜104をエッチングしないように、ゲート絶縁
膜104に対し選択比の高いエッチング条件でエッチングすることが好ましい。第2のエ
ッチングの条件は、0.67Paの圧力でコイル型の電極に2000Wの電力を供給して
プラズマを生成する。基板側(試料ステージ)には50Wの電力を投入する。エッチング
ガスはCl2である。なお、第2のレジスト305もエッチングされ後退し、第3のレジ
スト307になるが、その後退している様子は図示していない。
3Paの圧力でコイル型の電極に2000Wの電力を供給してプラズマを生成する。基板
側(試料ステージ)には電力は投入しない。エッチングガスはCl2、SF6、O2の混
合ガスとし、流量比はCl2/SF6/O2=22/22/30sccmである。第3の
エッチングでは、第3のレジスト307を後退させる。これと同時に後退する第3のレジ
スト307をマスクとして導電膜304のチャネル長方向の長さも同様に後退させ、第2
のゲート電極308を形成する。なお、後退した第3のレジスト307は第4のレジスト
309となる。その後、第4のレジスト309を除去する。
電極306のチャネル長方向の長さが長い、積層構造のゲート電極を形成する。本実施の
形態のゲート電極構造は、エッチング時のレジスト後退幅を利用して形成される。具体的
には、第3のエッチング時における第3のレジスト307から第4のレジスト309への
後退幅が、第1のゲート電極のゲート長と第2のゲート電極308のチャネル長方向の長
さの差になっている。
極308のチャネル長方向の長さの差を、20〜200nmにすることができ、非常に微
細なゲート電極構造を形成することが可能である。
P(Inductively Coupled Plasma:誘導結合型プラズマ)エ
ッチング法を用いて行うことが出来る。
2(A))。第1のゲート電極306とゲート絶縁膜104を透過させて島状半導体膜1
03に低濃度の不純物元素をドーピングし、第1のゲート電極306と重なる島状半導体
膜部分に低濃度不純物領域310、311を形成する。また、同時にゲート絶縁膜のみを
通過させ島状半導体膜の両端部分にも不純物元素をドーピングし、低濃度不純物領域31
2、313を形成する。またチャネル形成領域314も形成される。低濃度不純物領域3
10〜313の元素濃度は1×1016〜1×1020atoms/cm3(好ましくは
1×1016〜5×1018atoms/cm3)とする。ドーピング法としてはイオン
ドーピング法、イオン注入法を用いることができる。例えばP型の半導体を作製する際に
は不純物元素として、ボロン(B)、ガリウム(Ga)等を用い、N型の半導体を作製す
る際にはリン(P)、砒素(As)等を用いる。
ゲート電極306も介して行われる。そのため、低濃度不純物領域310、311の不純
物元素の濃度は低濃度不純物領域312、313よりも低い。
うように絶縁膜を形成し、エッチングして、第1のゲート電極306及び第2のゲート電
極308の側面に接するサイドウォール110を形成する(図22(B))。サイドウォ
ール110は、後にシリサイドを形成する際のマスクとして用いる。またこのエッチング
によってゲート絶縁膜104も一部除去してゲート絶縁膜111を形成し、半導体膜の一
部を露出させる。
膜する(図22(C))。金属膜112は実施の形態2で述べた方法で成膜し、形成する
シリサイド層の形状及び膜厚を制御する。その後、加熱処理によってシリサイド層113
を形成する。
ーネスアニール等を用いることができる。このとき、金属膜112の膜厚、加熱温度、加
熱時間を制御することにより、図22(D)または図22(G)のどちらかの構成となる
。
からなるエッチング溶液を用いて未反応のニッケルを除去する。
イド層を形成する加熱処理条件を制御する。または成膜する金属膜112の膜厚を制御す
る。サイドウォール110をマスクとして高濃度の不純物イオン315のドーピングを行
う。このドーピングにより、ソース領域及びドレイン領域として機能する高濃度不純物領
域318、319が形成される。高濃度不純物領域318、319には不純物元素が1×
1019〜1×1021atoms/cm3になるようにドーピングする。同時に、低濃
度不純物領域316、317が形成される。ドーピング法としてはイオンドーピング法、
イオン注入法を用いることができる。P型の半導体を作製する際には不純物元素としてボ
ロン(B)、ガリウム(Ga)等を用い、N型の半導体を作製する際にはリン(P)、ヒ
素(As)等を用いる。
形成する。その後は、高濃度の不純物イオン315をサイドウォール110をマスクとし
てドーピングし、低濃度不純物領域320、321、高濃度不純物領域322、323を
形成する(図22(H))。図22(F)と同様に、層間絶縁膜114を形成し、配線1
15を形成して図22(I)の構成となる。
ス領域及びドレイン領域となる。また第1のゲート電極306の側面に形成されているサ
イドウォールの底面とゲート絶縁膜111を介して重なる半導体膜の部分である低濃度不
純物領域316、317がLoff領域となる。また、ゲート電極と重なる低濃度不純物
領域をLov領域というが、第1のゲート電極306とゲート絶縁膜111を介して重な
る低濃度不純物領域310、311はLov領域となる。
、低濃度不純物領域320、321がLoff領域となり、また低濃度不純物領域310
、311がLov領域となる。
濃度不純物領域318、319との接触している面積が大きい。そのためシリサイド層1
13と高濃度不純物領域318、319との接触抵抗が低くなり、寄生抵抗が図22(I
)よりも小さくなる。
膜厚が厚いため、不純物領域のシート抵抗が小さくなる。
に、オン電流の高い構成を形成できる。また、Lov長が20〜200nm、Loff長
が30〜500nm、チャネル長が0.1〜1.0μmである微細なTFTを形成できる
。したがって、非常に微細なTFTであっても、そのサイズに適した低濃度不純物領域を
形成でき、所定のオン電流を得ることができる。
)の構成に対応する。図2(B)の領域31に対応する箇所はチャネル形成領域314と
低濃度不純物領域310、311である。
をドーピングしたが、不純物イオン315をドーピングした後に金属膜112を形成して
シリサイド化しても良い。また、また、図22(H)では、フルシリサイド化されている
ため、オーミック接続が十分にとれれば、不純物イオン315をドーピングしなくとも良
い。
れるものではない。サイドウォールの代わりにマスクを用いても良い。
OI基板に不純物領域及びシリサイド層を形成して、トランジスタを形成してもよい。上
述したトランジスタの作製工程をシリコン基板またはSOI基板に適用する際は、アイソ
レーション技術等により素子分離を行った後に、ゲート絶縁膜104、第1のゲート電極
306、第2のゲート電極308を形成する工程を順に行っていけばよい。
る。
本実例では、上層と下層でゲート電極の幅が異なる積層構造のゲート電極を有し、L
ov領域のみを有する半導体装置の作製方法を図23に示す。また、本実施の形態におい
て、実施の形態1〜4と同じものについては同じ符号を用い、詳細な説明を省略する。
体装置を形成する。次に、図22(A)と同様に低濃度の不純物イオン201をドーピン
グして、低濃度不純物領域310、311、低濃度不純物領域312、313、チャネル
形成領域314を形成する(図23(A))。
ングし、高濃度不純物領域402、403を形成する(図23(B))。なお、図23(
A)の低濃度の不純物イオン201のドーピングと、図23(B)の高濃度の不純物イオ
ン401のドーピングの順序を逆にして、図23(B)の状態を得ても良い。もしくは、
低濃度の不純物イオン201のドーピングを省略して高濃度の不純物イオン401のみド
ーピングしても良い。高濃度の不純物イオン401をドーピングし高濃度不純物領域40
2、403を形成するときに、第1のゲート電極306と重なる低濃度不純物領域310
、311にも多少不純物イオンがドーピングされる。この現象を利用して、不純物イオン
201をドーピングせずに、不純物イオン401のドーピングのみで低濃度不純物領域3
10、311を形成することもできる。例えばP型の半導体を作製する際には不純物元素
として、ボロン(B)、ガリウム(Ga)等を用い、N型の半導体を作製する際にはリン
(P)、砒素(As)等を用いる。
ゲート絶縁膜111を形成する(図23(C))。
熱処理をして、シリサイド層113を形成する。図23(D)または図23(F)のよう
にシリサイド層113を形成した後、層間絶縁膜114、配線115を形成して図23(
E)または図23(G)の構成を得る。
)の構成に対応する。図2(A)の領域31に対応する箇所はチャネル形成領域314と
低濃度不純物領域310、311である。
ンジスタの構成を形成しても良い。
が完成する。本実施の形態で形成したTFTはLoff領域を有さないため、実施の形態
4のTFTに比べて寄生抵抗が低く、高いオン電流を実現することができる。
OI基板に不純物領域及びシリサイド層を形成して、トランジスタを形成してもよい。上
述したトランジスタの作製工程をシリコン基板またはSOI基板に適用する際は、アイソ
レーション技術等により素子分離を行った後に、ゲート絶縁膜104、第1のゲート電極
306、第2のゲート電極308を形成する工程を順に行っていけばよい。
る。
本発明の半導体装置の構成を図24〜図26を用いて説明する。本実施の形態で説明
する半導体装置はメモリセルとして使われるDRAM(Dynamic Random
Access Memory)である。
2の単結晶半導体層513とが積層されたSIMOX基板上に無機絶縁膜614を形成す
る。
もよいし、積層でもよい。この段階で図24(B)の状態が得られる。
を導入して第1の不純物領域617を形成する。この段階で図24(C)の状態が得られ
る。
ングする。こうして、図24(D)に示すように、ゲート電極616の側面に接するサイ
ドウォール618を形成する。続いて、サイドウォール618をマスクとして無機絶縁膜
614をエッチングして、ゲート絶縁膜510を形成する。
ため、イオンドーピング法により高濃度の不純物を導入して第2の不純物領域619を形
成する。この段階で図24(E)の状態が得られる。
絶縁膜510を覆うように、第1の単結晶シリコン層511と反応してシリサイド層を形
成する金属膜を形成する。実施の形態1〜5で説明したように、本発明のシリサイド層形
状になるよう、金属膜の成膜条件を制御して行う。そして加熱処理を行い、シリサイド層
509を形成し、未反応の金属膜を除去する(図24(F))。
レーザ或いはXeClレーザを用いてエネルギ密度0.1〜1J/cm2程度のレーザア
ニールを行う。なお、このレーザアニールに代えて、基本波であり、且つ、パルス幅が1
0ps以下のレーザ光を用いるレーザアニールを行うことも可能である。なお、活性化の
工程は省略してもよい。
Vapor Deposition)法により形成した後、CMP(Chemical
Mechanical Polishing)で平坦化し、コンタクトホールのフォト
リソグラフィを行う。第1の酸化珪素膜620をエッチングして形成されたコンタクトホ
ールをポリシリコンで充填し、シリサイド層509と接する引出端子(プラグとも呼ぶ)
621を形成する。なお、キャパシタ用のプラグ624、625も同時に形成される。
口する。次いで、スパッタ法により窒化チタン膜とタングステン膜とを積層成膜し、形状
加工してビット線623を形成する。なお、ビット線623は2つのメモリセルで共通と
する。
法により形成した後、CMPで平坦化し、コンタクトホールのフォトリソグラフィを行う
。第3の酸化珪素膜626及び窒化珪素膜627をエッチングして形成されたコンタクト
ホールをポリシリコンで充填し、キャパシタ用の第1のプラグ624、625と接続する
キャパシタ用の第2のプラグ628、629を形成する。
。形成しようとするキャパシタの高さに相当する膜厚の第4の酸化珪素膜をCVD法によ
り形成する。第4の酸化珪素膜にフォトリソグラフィにより、孔を開け、キャパシタの下
部電極用の孔を開ける。なお、キャパシタが隣のキャパシタと接触しない範囲で極力大き
くなるよう、キャパシタの下部電極用の孔を設計する。
ポリシリコン膜をCVD法により形成する。次いで、エッチバックを行って、第4の酸化
珪素膜の孔の内面以外のポリシリコン膜を部分的に除去すると、孔の内面だけにポリシリ
コン膜が残り、円筒形状の電極(キャパシタの下部電極)630が複数形成される。その
後、第4の酸化珪素膜を除去して、下部電極630の外周部を露出する。
ク型、トレンチ型としてもよい。
を形状加工してTiN膜からなる上部電極(プレートとも呼ばれる)631を形成する。
Ta2O5膜はキャパシタの誘電体637として機能する。以上の工程でメモリセルが完
成する。なお、Ta2O5膜に代わる誘電体637としてBaSrTiO3やSiO2や
Si3N4などを用いることができる。
る膜634bの積層でなる第1の配線634を形成する。第1の配線634上に第2の層
間絶縁膜633を形成し、さらに、TiN膜635aと、Alを主成分とする膜635b
の積層でなる第2の配線635を形成する。
Oxide Semiconductor)回路には、第1の配線634と第2の配線
635を介して接続する。なお、図25に示すようにメモリセルには配線の接続はなく、
メモリセルが並んだメモリアレイ上は第1の配線と、第2の配線とが横切るだけである。
周辺のCMOS回路に対して、メモリセルにはビット線と、第1の配線と、第2の配線と
の計3層の配線構造が組まれている。
珪素膜または窒化珪素膜等の保護膜636を形成する。図示しないが、保護膜636には
、ボンディングパッド(パッケージへの接続端子部分)だけ第2の配線が露出するように
開口する。
部を示したDRAMが完成する。以上により、シリサイド形状を最適にしたトランジスタ
を有するメモリセルを作製できるため、読み出し速度の速いメモリセルを作製できる。
もよいし、エッチング剤を用いて行ってもよいし、研削研磨装置とエッチング剤を併用し
て行ってもよい。好ましくは、第2の単結晶半導体層513がある程度の薄さになるまで
は研削研磨し、その後、絶縁層512が露出するまで、エッチング剤により第2の単結晶
半導体層513を除去するとよい。エッチング剤は、ウエットエッチングであれば、フッ
酸を水やフッ化アンモニウムで希釈した混液、フッ酸と硝酸の混液、フッ酸と硝酸と酢酸
の混液、過酸化水素と硫酸の混液、過酸化水素とアンモニウム水と水の混液、過酸化水素
と塩酸と水の混液等を用いる。また、ドライエッチングであれば、フッ素等のハロゲン系
の原子や分子を含む気体、又は酸素を含む気体を用いる。好ましくは、フッ化ハロゲン又
はハロゲン化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体と
して三フッ化塩素(ClF3)を用いるとよい。
行う。次いで、ウエハーからチップを一つずつピックアップし、図26に示すリードフレ
ーム701に搭載する。そして、チップ702の電極端子とリードフレーム701のイン
ナリードとの間を、直径約20〜30μmの金ワイヤー707で電気的導通できるように
繋ぐ。次いで、取り扱いが容易になるようにモールド樹脂層703で封止する。次いで、
リードをはんだメッキして錆を防ぐ。次いで、リードフレーム701から個々のパッケー
ジに切り離し、リードを成形する。こうして、パッケージを行う。
示す構造は、ワイヤボンディング法でチップ702がリードフレーム701に接続されて
いる。また、チップ702は、モールド樹脂層703によって封止されている。また、チ
ップ702はリードフレーム701上に、マウント用の接着剤704によりマウントされ
ている。
アレイ型である。ソルダーボール705は、リードフレーム701のチップ702がマウ
ントされている側とは反対側に設けられている。そしてリードフレーム701に設けられ
た配線706は、リードフレームに設けられたコンタクトホールを介して、ソルダーボー
ル705と電気的に接続している。
するための配線706を、リードフレーム701のチップがマウントされている面上に設
けているがこれに限定されない。例えば、リードフレームの内部において配線が多層化さ
れて設けられていても良い。
気的に接続されている。チップ702にはDRAMを含む半導体素子が設けられており、
またチップ702のリードフレーム701が設けられている側とは反対側に、パッドが設
けられている。パッドは該半導体素子と電気的に接続されている。そしてパッドは、リー
ドフレーム701に設けられた配線706と、金ワイヤー707によって接続されている
。
ができる。
本発明の半導体装置の構成について、図27を参照して説明する。本発明の半導体装
置1100は、演算処理回路1101、記憶回路1103、アンテナ1104、電源回路
1109、復調回路1110、変調回路1111を有する。半導体装置1100は、アン
テナ1104と電源回路1109を必須の構成要素としており、他の要素は、半導体装置
1100の用途に従って、適宜設けられる。
析、記憶回路1103の制御、外部に送信するデータの変調回路1111への出力などを
行う。
を制御する制御回路を有する。記憶回路1103には、少なくとも、半導体装置自体の識
別番号が記憶されている。識別番号は、他の半導体装置と区別するために用いられる。ま
た、記憶回路1103は、有機メモリ、DRAM、SRAM(Static Rando
m Access Memory)、FeRAM(Ferroelectric Ran
dom Access Memory)、マスクROM(Read Only Memo
ry)、PROM(Programmable Read Only Memory)、
EPROM(Electrically Programmable Read Onl
y Memory)、EEPROM(Electrically Erasable P
rogrammable Read Only Memory)及びフラッシュメモリか
ら選択された一種又は複数種を有する。有機メモリは、一対の導電層間に有機化合物を含
む層が挟まれた構造を有する。有機メモリは、構造が単純であるため、作製工程を簡略化
することができ、費用を削減することができる。また、構造が単純であるために、積層体
の面積を小型化することが容易であり、大容量化を容易に実現することができる。また、
不揮発性であり、電池を内蔵する必要がないという長所がある。従って、記憶回路110
3として、有機メモリを用いることが好ましい。
信号に変換する。また、変調回路1111により、負荷変調が加えられる。電源回路11
09は、アンテナ1104が変換した交流の電気信号を用いて電源電圧を生成し、各回路
に電源電圧を供給する。
た信号を、演算処理回路1101に供給する。変調回路1111は、演算処理回路110
1から供給される信号に基づき、アンテナ1104に負荷変調を加える。
て受信する。また、リーダ/ライタ1112は、搬送波を半導体装置1100に送信する
。なお、搬送波とは、リーダ/ライタ1112が発する電磁波である。
用いて形成することができる。また、記憶回路1103を実施の形態6のDRAMで形成
してもよい。こうすることで、特性の高い半導体装置を作製できる。
受信をする。そのため、半導体装置1100を様々な物品に貼り付けたり、埋め込んだり
して、固定することで、その物品の情報をリーダ/ライタ1112で読み込んだり書き込
んだりすることができる。
券類、証書類(運転免許証や住民票等)、書籍類、容器類(シャーレ等、図28(B)参
照。)、装身具(鞄や眼鏡等、図28(C)参照。)、包装用容器類(包装紙やボトル等
、図28(D)参照。)、記録媒体(ディスクやビデオテープ等)、乗物類(自転車等)
、食品類、衣類、生活用品類、電子機器(液晶表示装置、EL表示装置、テレビジョン装
置、携帯端末等)等である。
ことができる。システムとは、物流・在庫管理システム、認証システム、流通システム、
生産履歴システム、書籍管理システム等であり、本発明の半導体装置1100を用いるこ
とにより、読み出し及び書き込みが速く、特性の高いシステムを構築できる。
の入り口などに、リーダ/ライタ1112を設けておく(図28(E)参照。)。リーダ
/ライタ1112は、各人が所有する身分証明証内の認証番号を読み取り、その読み取っ
た認証番号に関する情報を、コンピュータ1122に供給する。コンピュータ1122で
は、リーダ/ライタ1112から供給された情報に基づき、入室又は退室を許可するか否
かを判断する。このように、本発明の半導体装置を用いることにより、利便性を向上させ
た入退室管理システムを提供することができる。
が可能である。
本実施の形態では、本発明を用いてCPU(中央演算装置:Central Pro
cessing Unit)を作製した例を示す。ここでは実施の形態5に基づき作製し
たトランジスタを用いてCPUを作製する。なお、本実施の形態において、実施の形態1
〜7と同じものについては同じ符号を用い、詳細な説明を省略する。
00にLov領域を有するP型トランジスタ820、N型トランジスタ810をそれぞれ
形成する。P型トランジスタ820とN型トランジスタ810は素子分離領域800で分
離されている。素子分離領域800はLOCOS法(選択酸化法)やSTI法(Shal
low Trench Isolation)等の公知のアイソレーション技術により形
成し、これに伴いシリコン基板に活性層が形成される。後は実施の形態5と同様にゲート
絶縁膜、ゲート電極、イオンドーピング等を行う。
901は、無機材料又は有機材料により、単層又は積層で形成する。絶縁層901は、ト
ランジスタによる凸凹を緩和し、平坦化することを目的に形成する薄膜である。そのため
、有機材料により形成することが好ましい。
ドレイン電極として機能する配線115を露出させるコンタクトホールを形成する。続い
て、コンタクトホールを充填するように、導電層を形成し、当該導電層を形状加工して、
配線等として機能する導電層902、903を形成する。導電層902、903は、アル
ミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)から選択された元素、又は
これらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。
例えば、バリア層の上のアルミニウム層、アルミニウム層をバリア層で挟む3層構造を採
用するとよい。バリア層とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒
化物などに相当する。
線等として機能する複数の導電層902、903を合わせて薄膜集積回路904とよぶ。
なお、本工程では示さないが、薄膜集積回路904を覆うように、公知の手段により、保
護層を形成してもよい。保護層は、DLC(ダイヤモンドライクカーボン)などの炭素を
含む層、窒化珪素を含む層、窒化酸化珪素を含む層等に相当する。
を作製することができる。
成を、N型トランジスタ810及びP型トランジスタ820のそれぞれに適用することが
できる。また、シリコン基板を用いたトランジスタに限定されず、SOI基板、TFTを
用いて薄膜集積回路904を形成しても良い。
00を研磨して薄くしても良い。
c logic unit)3601、演算回路用制御回路部(ALU Control
ler)3602、命令解析部(Instruction Decoder)3603、
割り込み制御部(Interrupt Controller)3604、タイミング制
御部(Timing Controller)3605、レジスタ(Register)
3606、レジスタ制御部(Register Controller)3607、バス
インターフェース(Bus I/F)3608、書き換え可能なROM3609、ROM
インターフェース(ROM I/F)3620とを主に有している。またROM3609
及びROMインターフェース3620は、別チップに設けても良い。これらCPUを構成
する様々な回路は、薄膜集積回路904が複数集まって構成される。
PUはその用途によって多種多様な構成を有している。
03に入力され、デコードされた後、演算回路用制御回路部3602、割り込み制御部3
604、レジスタ制御部3607、タイミング制御部3605に入力される。
、タイミング制御部3605は、デコードされた命令に基づき、各種制御を行う。具体的
に演算回路用制御回路部3602は、演算回路3601の駆動を制御するための信号を生
成する。また、割り込み制御部3604は、CPUのプログラム実行中に、外部の入出力
装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する
。レジスタ制御部3607は、レジスタ3606のアドレスを生成し、CPUの状態に応
じてレジスタ3606の読み出しや書き込みを行う。
2、命令解析部3603、割り込み制御部3604、レジスタ制御部3607の駆動のタ
イミングを制御する信号を生成する。例えばタイミング制御部3605は、基準クロック
信号CLK1(3621)を元に、内部クロック信号CLK2(3622)を生成する内
部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。
には薄膜集積回路904が複数設けられている。
アレイ3801、及びCPU表面に設けられた電極(ソース電極やドレイン電極、又はそ
れらの上に絶縁膜を介して形成された電極等)3802が下側となるフェイスダウン状態
でCPUがパッケージングされている。また銅やその合金で形成される配線3803が設
けられた配線基板、例えばプリント基板3807を用意する。プリント基板3807には
、接続端子(ピン)3804が設けられている。そして電極3802と、配線3803と
を異方性導電膜3808等を介して接続する。その後、エポキシ樹脂等の樹脂3805で
基板3800を上方から覆い、パッケージングされたCPUとして完成する。また、CP
Uを樹脂で覆わずに中空に保った状態で外周をプラスチックなどで囲んでもよい。
上側となるフェイスアップ状態でCPUがパッケージングされている。そしてプリント基
板3807上に基板3800を固定し、電極3802と、配線3803とをワイヤ381
8により接続する。このようにワイヤにより接続することをワイヤボンディングという。
そして電極3802と、配線3803に接続されるバンプ3814とが電気的に接続する
。その後、CPUの周りを中空に保った状態で、CPUをプラスチック3815等で囲み
、パッケージングされたCPUとして完成する。
nted circuit)3817上に、CPUの機能を有するトランジスタアレイ3
801を固定する例を示す。基板3800に形成されたCPUの機能を有するトランジス
タアレイ3801を、CPU表面に設けられた電極3802が下側となるフェイスダウン
状態で、CPUをパッケージングする。また、可撓性を有するFPC3817には銅やそ
の合金で形成される配線3803を設ける。そして、電極3802と、配線3803とを
異方性導電膜3808を介して接続する。その後、エポキシ樹脂等の樹脂3805を基板
3800を覆うように形成し、パッケージングされたCPUとして完成する。
なる。そして所望の箇所にCPUを実装することができる。
製することができる。
である。
12 不純物領域
13 シリサイド層
14 ゲート絶縁膜
15 ゲート電極
16 配線
13a 第1領域
13b 第2領域
Claims (7)
- 単結晶半導体層と、
前記単結晶半導体層上の絶縁層と、
前記絶縁層上に設けられ、チャネル形成領域、不純物領域及びシリサイド層を有する単結晶シリコン層と、
前記単結晶シリコン層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記不純物領域に前記シリサイド層を介して電気的に接続する配線とを有し、
前記シリサイド層は、第1の領域と第2の領域とを有し、
前記第1の領域は、前記チャネル形成領域側の前記シリサイド層表面にある端点を含み、前記端点から膜厚が増加している領域であり、
前記第2の領域は、前記第1の領域と比べて膜厚が一定であり、
前記第1領域と前記第2領域は、水平線に対し垂直な直線で分けられ、前記垂直な直線が前記シリサイド層と前記不純物領域との界面と交わる点を第1の点としたとき、前記第1の点と前記端点を通る直線は水平線に対し角度θ(0°<θ<45°)をなし、
前記単結晶シリコン層の膜厚に対する前記第2領域の膜厚比は0.6以上であることを特徴とする半導体装置。 - 単結晶半導体層と、
前記単結晶半導体層上の絶縁層と、
前記絶縁層上に設けられ、チャネル形成領域、不純物領域及びシリサイド層を有する単結晶シリコン層と、
前記単結晶シリコン層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記不純物領域に前記シリサイド層を介して電気的に接続する配線とを有し、
前記シリサイド層は、第1の領域と第2の領域とを有し、
前記第1の領域は、前記チャネル形成領域側の前記シリサイド層表面にある端点を含み、前記端点から膜厚が増加している領域であり、
前記第2の領域は、前記第1の領域と比べて膜厚が一定であり、
前記第1領域と前記第2領域は、水平線に対し垂直な直線で分けられ、前記垂直な直線が前記シリサイド層と前記不純物領域との界面と交わる点を第1の点としたとき、前記第1の点と前記端点を通る直線は水平線に対し角度θ(0°<θ<45°)をなし、
前記単結晶シリコン層の膜厚に対する前記第2領域の膜厚比は0.6以上であり、
前記シリサイド層の前記端点と前記ゲート絶縁膜の端部は一致することを特徴とする半導体装置。 - 請求項1または請求項2において、前記第1の領域は、前記シリサイド層の前記端点から膜厚がほぼ一定になるまでの領域であることを特徴とする半導体装置。
- 請求項1乃至請求項3のいずれか一項において、前記ゲート絶縁膜及び前記ゲート電極に接するサイドウォールを有することを特徴とする半導体装置。
- 請求項1乃至請求項4のいずれか一項において、DRAMを有することを特徴とする半導体装置。
- 請求項1乃至請求項4のいずれか一項において、前記半導体装置はDRAMまたはCPUであることを特徴とする半導体装置。
- 単結晶半導体層上に絶縁層を介して設けられた単結晶シリコン層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート絶縁膜を選択的に除去することにより、前記単結晶シリコン層を選択的に露出し、
前記露出した単結晶シリコン層表面に接して金属膜を形成し、
加熱処理することにより、前記露出した単結晶シリコン層にシリサイド層を形成し、
前記シリサイド層に接続する配線を形成し、
前記シリサイド層は、第1領域と第2の領域とを有し、
前記第1の領域は、前記ゲート絶縁膜の端部と一致する前記シリサイド層表面にある端点を含み、前記端点から膜厚が増加している領域であり、
前記第2の領域は、前記第1の領域と比べて膜厚が一定であり、
前記第1領域と前記第2領域は、水平線に対し垂直な直線で分けられ、前記垂直な直線が前記シリサイド層と前記不純物領域との界面と交わる点を第1の点としたとき、前記第1の点と前記端点を通る直線は水平線に対し角度θ(0°<θ<45°)をなし、
前記単結晶シリコン層の膜厚に対する前記第2領域の膜厚比は0.6以上であり、
前記金属膜を前記ゲート絶縁膜の側面において最も膜厚が薄くなるよう形成し、前記加熱処理をすることで、前記第1領域及び前記第2領域を形成することを特徴とする半導体装置の作製方法。
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