CN113517184A - 半导体结构及其形成方法 - Google Patents

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Abstract

本申请提供半导体结构及其形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述半导体衬底包括隔离结构，所述隔离结构分隔所述第一区域和所述第二区域；在所述半导体衬底上和所述隔离结构上形成栅介电层；在所述栅介电层上形成阻挡层；在所述阻挡层上形成多晶硅栅极层；在所述多晶硅栅极层上形成屏蔽氧化层；分别对所述第一区域和所述第二区域的多晶硅栅极层进行掺杂。将所述NFET区域和PFET区域的多晶硅栅极层进行掺杂，可以降低栅极的阈值电压和单位面积电阻，从而提高器件的电学性能。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，半导体技术已经渗透至生活中的各个领域，例如航空航天、医疗器械、手机通讯、人工智能等方方面面等都已离不开半导体芯片。以前很多芯片都是采用二氧化硅作为栅极介电质，但是，在半导体集成电路(IC)演变的过程中，功能密度(即：每个芯片单位面积上互相连接的器件数量)急速增加，同时，几何尺寸(即：可以使用制造工艺做出的最小组件或连线)不断缩小，让栅极介电质层继续缩短变薄的工艺复杂性、难度和制造成本剧增；另一方面，随着晶体管尺寸的不断缩小，源极和漏极之间的距离也越来越小，进而容易造成短沟道效应(SCE，Short Channel Effect)。因此，HKMG(High-KMetal Gate，高介电金属栅)工艺被开发出来。其采用一种具有高介电常数(或称高K)的栅极介电层，并采用金属材料来作为栅极，采用HKMG工艺制备的器件相比较传统器件而言，极大的减小了漏电流，同时有效提升了驱动电流，因此HKMG成了目前高性能晶体管所采用的主流技术。
然而，现在的HKMG工艺仍然存在问题，需要提供更有效、更可靠的技术方案。
发明内容
在采用后栅工艺的HKMG技术中，低压器件(LV，Low Voltage)采用金属栅极，而加入的高压(HV，High Voltage)和中压(MV，Medium Voltage)器件仍然使用多晶硅(Poly-Si)栅极，由于高压器件和中压器件的栅极没有离子注入，NFET和PFET的阈值电压和单位面积电阻过高，会降低栅极性能的问题，本申请提供一种半导体结构及其形成方法，将所述高压器件和中压器件的NFET区域和PFET区域的多晶硅栅极进行掺杂，降低所述阈值电压和单位面积电阻，从而提高电学性能。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述半导体衬底包括隔离结构，所述隔离结构分隔所述第一区域和所述第二区域；在所述半导体衬底上和所述隔离结构上形成栅介电层；在所述栅介电层上形成阻挡层；在所述阻挡层上形成多晶硅栅极层；在所述多晶硅栅极层上形成屏蔽氧化层；对所述第一区域和所述第二区域上的多晶硅栅极层进行掺杂。
在本申请的一些实施例中，所述对所述第一区域和所述第二区域上的多晶硅栅极层进行掺杂的工艺包括：在所述第一区域的屏蔽氧化层上形成第一掩膜；对所述第二区域的多晶硅栅极层进行第二掺杂，所述第二掺杂的掺杂粒子类型与所述第二区域半导体衬底的掺杂类型相反；去除所述第一掩膜；在所述第二区域的屏蔽氧化层上形成第二掩膜；对所述第一区域隔离结构上的多晶硅栅极层进行第一掺杂，所述第一掺杂的掺杂粒子类型与所述第一区域半导体衬底的掺杂类型相反；去除所述第二掩膜。
在本申请的一些实施例中，所述第一区域为高压或中压NFET器件区域，所述第一掺杂的掺杂类型为N型；所述第二区域为高压或中压PFET器件区域，所述第二掺杂的掺杂类型为P型。
在本申请的一些实施例中，所述方法还包括：刻蚀所述第一区域和所述第二区域连接处的屏蔽氧化层、多晶硅栅极层、阻挡层以及栅介电层至露出所述隔离结构的部分，形成第一开口；在所述第一开口两侧形成侧墙；在所述第一开口底部形成保护层；刻蚀所述多晶硅栅极层，分别在第一区域和第二区域形成第二开口和第三开口，所述第二开口位于所述第一区域隔离结构上的多晶硅栅极层与侧墙的连接处，所述第三开口位于所述第二区域隔离结构上的多晶硅栅极层与侧墙的连接处；在所述第二开口和所述第三开口内形成金属连接结构。
在本申请的一些实施例中，所述方法还包括：在所述多晶硅栅极层表面、所述金属连接结构表面、所述侧墙表面和所述保护层表面形成层间介电层，在所述层间介电层中形成贯穿所述层间介电层并且电连接所述金属连接结构的接触结构。
在本申请的一些实施例中，所述栅介电层包括：依次位于所述半导体衬底和所述隔离结构上的第一介电层和第二介电层。
本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述半导体衬底包括隔离结构，所述隔离结构分隔所述第一区域和所述第二区域；栅介电层，位于所述半导体衬底上并延伸至所述隔离结构上；阻挡层，位于所述栅介电层上；多晶硅栅极层，位于所述阻挡层上，所述多晶硅栅极层被掺杂；金属连接结构，位于所述阻挡层上，与所述多晶硅栅极层一起覆盖所述阻挡层；侧墙，位于所述金属连接结构，所述阻挡层和所述栅介电层靠近所述隔离结构的一侧；保护层，位于所述隔离结构上。
在本申请的一些实施例中，所述第一区域为高压或中压NFET器件区域，所述第一掺杂的掺杂类型为N型；所述第二区域为高压或中压PFET器件区域，所述第二掺杂的掺杂类型为P型。
在本申请的一些实施例中，所述栅介电层包括：依次位于所述半导体衬底和所述隔离结构上的第一介电层和第二介电层。
在本申请的一些实施例中，所述半导体结构还包括：位于所述多晶硅栅极层表面、所述金属连接结构表面、所述侧墙表面和所述保护层表面的层间介电层，以及位于所述层间介电层中贯穿所述层间介电层并且电连接所述金属连接结构的接触结构。
本申请所述的半导体结构及其形成方法，将所述NFET区域和PFET区域的多晶硅栅极层进行掺杂，降低所述阈值电压和单位面积电阻，从而提高器件电学性能。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为本申请一些实施例中一种半导体结构的平面分布示意图；
图2为本申请一些实施例所述的半导体结构的形成方法流程图；
图3至图10以及图12至图18为本申请一些实施例所述的半导体结构的形成方法中各步骤的截面结构示意图。
图11为本申请另一些实施例所述的半导体结构形成方法中对多晶硅栅极层进行掺杂的截面结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为本申请一些实施例中一种半导体结构的平面分布示意图。参考图1所示，所述半导体结构包括半导体衬底100，所述半导体衬底100上形成有NFET(N型场效应晶体管)区域栅极101、PFET(P型场效应晶体管)区域栅极102以及核心器件区域栅极103，位于所述各栅极两侧的源区105和漏区106，以及用于电连接上述栅极的金属连接结构104。需要说明的是，图1并不代表所述半导体结构的俯视图，仅仅只是为了示意性地说明所述半导体结构中核心器件区域、PFET区域和NFET区域的分布情况，并且图中只示出了部分结构，其余结构(例如接触结构)并未示出。另外，本说明书中还提供了半导体结构在沟道长度方向和沟道宽度方向的截面图，其中，沟道长度方向的截面图指的是沿图1中A-A方向的截面图，沟道宽度方向的截面图指的是沿图1中B-B方向的截面图。
在HKMG的高压和中压器件中，由于所述NFET区域栅极101和PFET区域栅极102为未被掺杂的多晶硅栅极，并且所述多晶硅栅极下的TiN层厚度一般比较薄(例如10埃至25埃)，因此NFET区域和PFET区域的阈值电压(threshold voltage，Vt)和单位面积电阻(sheetresistance，Rs)会过高，进而降低栅极性能。针对上述问题，本申请提供了一种半导体结构及其形成方法，将所述NFET区域和PFET区域的多晶硅栅极进行掺杂，降低所述阈值电压和单位面积电阻，从而提高栅极的电学性能。
图2为本申请一些实施例所述的半导体结构的形成方法流程图。
参考图2，所述半导体结构的形成方法包括：
步骤S210：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述半导体衬底包括隔离结构，所述隔离结构分隔所述第一区域和所述第二区域；
步骤S220，在所述半导体衬底上和所述隔离结构上形成栅介电层；
步骤S230，在所述栅介电层上形成阻挡层；
步骤S240，在所述阻挡层上形成多晶硅栅极层；
步骤S250，在所述多晶硅栅极层上形成屏蔽氧化层；
步骤S260，分别对所述第一区域和所述第二区域的多晶硅栅极层进行掺杂。
图3至图10以及图12至图18为本申请一些实施例所述的半导体结构的形成方法中各步骤的截面结构示意图。下面结合图3至图10以及图10至图18对本申请所述的半导体结构的形成方法进行描述。
参考图3，步骤S210，提供半导体衬底300，所述半导体衬底300包括第一区域301和第二区域302，且所述半导体衬底300包括隔离结构310，所述隔离结构310位于所述第一区域301和所述第二区域302之间，分隔所述第一区域301和所述第二区域302。从附图中可以看出，由于所述隔离结构310存在一定的宽度，因此，所述隔离结构310的一部分可以位于所述第一区域301，另一部分可以位于所述第二区域302。
在本申请的一些实施例中，所述半导体衬底300的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底300还可以是生长有外延层的结构。
在本申请的一些实施例中，定义所述第一区域301为高压或中压NFET器件区域，所述第二区域302为高压或中压PFET器件区域。形成所述NFET器件区域的方法例如为在所述第一区域301进行P型掺杂；形成所述PFET器件区域的方法例如为在所述第二区域302进行N型掺杂。当然也可以根据需要，对所述第一区域和第二区域进行相反的定义，例如第一区域为高压或中压PFET器件区域，第二区域为高压或中压NFET器件区域。
所述隔离结构310可以由氧化硅或者氧化硅与氮化硅，氮氧化硅的复合层构成，利用所述隔离结构310可将所述半导体衬底300中的所述第一区域301和所述第二区域302分隔开。
参考图4，步骤S220，在所述半导体衬底300上和所述隔离结构310上形成栅介电层320。所述栅介电层320包括高介电常数材料，例如，在本申请的一些实施例中，所述栅介电层320可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝中的至少一种。
在本申请的一些实施例中，所述栅介电层320包括：依次位于所述半导体衬底300和所述隔离结构310上的第一介电层321以及第二介电层322。其中，所述第一介电层321的材料例如为氧化硅；所述第二介电层322的材料例如为氧化铪。
在本申请的另一些实施例中，所述栅介电层320也可以包括更多层介电层，例如三层介电层的复合结构或四层介电层的复合结构等。例如，所述栅介电层320可以包括依次位于所述半导体衬底300和所述隔离结构310上的第一介电层、第二介电层和第三介电层，其中，所述第一介电层的材料例如为氧化硅；所述第二介电层的材料例如为氧化铪；所述第三介电层的材料例如为氧化钽。
在本申请的一些实施例中，形成所述栅介电层320的方法包括热氧化工艺、原子层沉积工艺、化学气相沉积工艺或物理气相沉积工艺等。
参考图5，步骤S230，在所述栅介电层320上形成阻挡层330。所述阻挡层330可以是用来阻挡金属栅极中的金属元素扩散至栅介电层，引起栅介电层短路击穿，此外，所述阻挡层330还可以在后续刻蚀所述多晶硅栅极340时保护所述栅介电层。
在本申请的一些实施例中，所述阻挡层330的材料包括金属氮化物，例如氮化钛。在本申请的另一些实施例中，可以根据实际栅极和栅介电层所选材料的不同，选择合适的阻挡层材料。
在本申请的一些实施例中，形成所述阻挡层330的方法包括化学气相沉积工艺或物理气相沉积工艺等。
参考图6，步骤S240，在所述阻挡层330上形成多晶硅栅极层340。形成所述多晶硅栅极层340的方法包括化学气相沉积工艺或物理气相沉积工艺等。需要注意的是，由于后续步骤中会去除一定厚度的多晶硅栅极层340，为了保证所述多晶硅栅极层340的性能，可以在沉积所述多晶硅栅极层340时预留出为后续研磨步骤准备的厚度余量。
在本申请的实施例中，将所述NFET区域和PFET区域的多晶硅栅极层340进行掺杂，降低所述阈值电压和单位面积电阻，从而栅极的电学性能。
参考图7，步骤S250，在所述多晶硅栅极层340上形成屏蔽氧化层350。如果直接对所述多晶硅栅极层340进行掺杂，可能会损伤所述多晶硅栅极层340，进而影响所述多晶硅栅极层340的性能，因此需要形成所述屏蔽氧化层350来在掺杂工艺中保护所述多晶硅栅极层340。
在本申请的一些实施例中，所述屏蔽氧化层350的材料包括氧化硅。
在本申请的一些实施例中，形成所述屏蔽氧化层350的方法包括化学气相沉积工艺或物理气相沉积工艺等。
参考图8至图9，步骤S260，分别对所述第一区域和所述第二区域的多晶硅栅极层340进行掺杂。
在本申请的一些实施例中，所述对所述多晶硅栅极层340进行掺杂的工艺包括：参考图8，在所述第一区域301的屏蔽氧化层350上形成第一掩膜361；对所述第二区域302的多晶硅栅极层340进行第二掺杂，所述第二掺杂的掺杂类型与所述第二区域302半导体衬底300的掺杂类型相反；参考图9，去除所述第一掩膜361；在所述第二区域302的屏蔽氧化层350上形成第二掩膜362；对所述第一区域301的多晶硅栅极层340进行第一掺杂，所述第一掺杂的掺杂类型与所述第一区域301半导体衬底300的掺杂类型相反；参考图10，去除所述第二掩膜362。
需要说明的是，本申请中并不限制所述半导体结构形成方法各步骤的顺序，例如，可以先在所述第一区域301的屏蔽氧化层350上形成第一掩膜361，然后对所述第二区域302的多晶硅栅极层340进行第二掺杂；也可以先在所述第二区域302的屏蔽氧化层350上形成第二掩膜362，然后对所述第一区域301的多晶硅栅极层340进行第一掺杂。本领域技术人员可以理解，本申请实施例所述的半导体结构形成方法各步骤顺序可以进行适当调整，仍然能实现本申请所述技术方案的技术效果。
在本申请的一些实施例中，所述第一区域301为高压或中压NFET器件区域，由于所述第一掺杂的掺杂粒子类型与所述第一区域301半导体衬底300的掺杂类型相反，因此，所述第一掺杂的掺杂类型为N型；所述第二区域302为高压或中压PFET器件区域，由于所述第二掺杂的掺杂粒子类型与所述第二区域302半导体衬底300的掺杂类型相反，因此，所述第二掺杂的掺杂类型为P型。所述第一掺杂和所述第二掺杂和掺杂粒子以及掺杂能量可以根据需要进行选择。
在本申请的一些实施例中，所述第一掺杂的掺杂粒子例如为磷，掺杂浓度为1013-1016atom/cm2；所述第二掺杂的掺杂粒子例如为硼，掺杂浓度为1013-1016atom/cm2。调节所述掺杂浓度可以进一步调节多晶硅栅极340的单位面积电阻，所述掺杂浓度越高，多晶硅栅极340的单位面积电阻越低。
在本申请的一些实施例中，也可以对所述第一区域301和第二区域302上的多晶硅栅极层340进行相同类型的掺杂，来降低栅极的单位面积电阻。这样只需要使用一次掩膜来保护核心器件区域，可以节约成本。
参考图10所示，在本实施例所述的半导体结构形成方法中，一方面，由于所述第一区域301和所述第二区域302上的所述多晶硅栅极层340都进行了掺杂，从而降低了单位面积电阻；另一方面，由于所述第一区域301上的多晶硅栅极层340和所述第二区域302上的多晶硅栅极层340的掺杂类型分别与所述第一区域301和所述第二区域302的掺杂类型相反，调节了栅极功函数，从而降低了阈值电压，进而提高了器件的电学性能。此外，核心器件区域也不会被掺杂，不会影响后续对核心器件区域上的多晶硅栅极层的刻蚀效果。
图11为本申请另一些实施例所述的半导体结构形成方法中对多晶硅栅极层进行掺杂的截面结构示意图。
参考图11，在本申请的另一些实施例中，所述对所述多晶硅栅极层340进行掺杂的步骤(即步骤S260)还可以是：对所述第一区域301和所述第二区域302上的所述多晶硅栅极层340进行第三掺杂，所述第三掺杂的掺杂离子可以是N型或P型。
由于所述第一区域301和所述第二区域302上的所述多晶硅栅极层340都进行了掺杂，从而降低了单位面积电阻。并且，与分别对所述第一区域301和所述第二区域302上的多晶硅栅极层340进行不同类型的掺杂相比，这种对所述第一区域301和所述第二区域302上的多晶硅栅极层340同时进行掺杂的方式虽然也会掺杂核心器件区域的多晶硅栅极层，但核心器件区域的多晶硅栅极层会被替换为金属栅极，不影响栅极性能，这种方式不需要使用掩膜，节约了材料，简化了工艺步骤，可以节约成本。
参考图12，刻蚀所述第一区域301和所述第二区域302连接处的屏蔽氧化层350、多晶硅栅极层340、阻挡层330以及栅介电层320至露出所述隔离结构310的部分，形成第一开口。
在本申请的一些实施例中，形成所述第一开口的方法包括干法刻蚀或湿法刻蚀。
参考图13，在所述第一开口两侧形成侧墙360。所述侧墙360可以保护所述多晶硅栅极层340、阻挡层330以及栅介电层320。
在本申请的一些实施例中，所述侧墙360的材料包括氮化硅或氧化硅。
在本申请的一些实施例中，所述侧墙360可以是单层结构。在本申请的另一些实施例中，所述侧墙360也可以是多层复合结构，例如氧化硅-氮化硅-氧化硅-氮化硅结构等。
在本申请的一些实施例中，所述在所述第一开口两侧形成侧墙360，同时去除所述屏蔽氧化层350的方法可以是：在所述第一开口中以及所述屏蔽氧化层350上形成侧墙材料层；刻蚀所述侧墙材料层形成所述侧墙360。
在本申请的一些实施例中，所述在所述第一开口中以及所述屏蔽氧化层350上形成侧墙材料层的方法包括化学气相沉积工艺或物理气相沉积工艺等。
在本申请的一些实施例中，所述刻蚀所述侧墙材料层形成所述侧墙360的方法包括干法刻蚀。
参考图14，在所述第一开口底部以及屏蔽氧化层350和侧墙360上形成保护层370。所述保护层370可以在后续刻蚀多晶硅栅极层340时避免隔离结构310被刻蚀。
在本申请的一些实施例中，所述保护层370的材料包括氮化硅。
在本申请的一些实施例中，形成所述保护层370的方法包括化学气相沉积工艺或物理气相沉积工艺等。
参考图15，使用化学机械研磨工艺去除所述屏蔽氧化层350和位于所述屏蔽氧化层340和侧墙360上的保护层370以及部分多晶硅栅极层340，刻蚀所述多晶硅栅极层340，分别在第一区域301和第二区域302形成第二开口381和第三开口382，所述第二开口381和所述第三开口382分别位于所述第一区域301隔离结构310的多晶硅栅极层340与侧墙360的连接处，以及所述第二区域302隔离结构310上的多晶硅栅极层340与侧墙360的连接处。
由于在沉积所述多晶硅栅极层340时预留出了厚度余量，因此去除一定厚度的多晶硅栅极层340后还可以保证所述多晶硅栅极层340的性能。
在本申请的一些实施例中，形成所述第二开口381和所述第三开口382的方法包括干法刻蚀或湿法刻蚀。
参考图16，在所述第二开口381和所述第三开口382内形成金属连接结构380。
在本申请的一些实施例中，所述金属连接结构380的材料包括铝或铜等。
在本申请的一些实施例中，形成所述金属连接结构380的方法包括化学气相沉积工艺或物理气相沉积工艺等。
参考图17，图17为所述半导体结构在沟道长度方向上的截面图。所述半导体结构还包括核心器件区域303。去除所述核心器件区域303上的多晶硅栅极层340，在所述核心器件区域303上的多晶硅栅极层340原来的位置上形成金属栅极341。
在本申请的一些实施例中，所述金属栅极341的材料包括铝或铜等。
在本申请的一些实施例中，所述去除所述核心器件区域303上的多晶硅栅极层340的方法包括干法刻蚀或湿法刻蚀。
在本申请的一些实施例中，形成所述金属栅极341的方法包括化学气相沉积工艺或物理气相沉积工艺等。
需要说明的是，可以同步形成所述金属连接结构380和所述金属栅极341；也可以先形成所述金属连接结构380，再形成所述金属栅极341；还可以先形成所述金属栅极341，在形成所述金属连接结构380。
参考图18，在所述多晶硅栅极层340表面、所述金属连接结构380表面、所述侧墙360表面和所述保护层370表面形成层间介电层390，在所述层间介电层390中形成贯穿所述层间介电层390并且电连接所述金属连接结构380的接触结构381。
在本申请的一些实施例中，所述层间介电层390的材料包括氧化硅。
在本申请的一些实施例中，所述接触结构381的材料为金属，例如钨或铜或铝等。
在本申请的一些实施例中，形成所述层间介电层390的方法包括化学气相沉积工艺或物理气相沉积工艺等。
本申请所述的半导体结构的形成方法，所述NFET区域和PFET区域的多晶硅栅极层的部分被替换为金属连接结构来与接触结构连接，而核心器件区域的栅极为金属栅极，将所述NFET区域和PFET区域的多晶硅栅极层进行掺杂，降低所述阈值电压和单位面积电阻，从而提高栅极的电学性能。同时，在工艺中增加了屏蔽氧化层用于在掺杂工艺中保护多晶硅栅极层。
本申请的实施例还提供一种半导体结构，参考图18，所述半导体结构包括：半导体衬底300，所述半导体衬底300包括第一区域301和第二区域302，且所述半导体衬底300包括隔离结构310，所述隔离结构310分隔所述第一区域301和所述第二区域302；栅介电层320，位于所述半导体衬底300上并延伸至所述隔离结构310上；阻挡层330，位于所述栅介电层320上；多晶硅栅极层340，位于所述阻挡层330上，所述多晶硅栅极层340被掺杂；金属连接结构380，位于所述阻挡层330上，与所述多晶硅栅极层340一起覆盖所述阻挡层330；侧墙360，位于所述金属连接结构360，所述阻挡层330和所述栅介电层320靠近所述隔离结构310的一侧；保护层370，位于所述隔离结构310上。
参考图18，所述半导体衬底300的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底300还可以是生长有外延层的结构。
在本申请的一些实施例中，定义所述第一区域301为高压或中压NFET器件区域，所述第二区域302为高压或中压PFET器件区域。当然也可以根据需要，对所述第一区域和第二区域进行相反的定义，例如第一区域为高压或中压PFET器件区域，第二区域为高压或中压NFET器件区域。
所述隔离结构310位于所述第一区域301和所述第二区域302之间，所述隔离结构310可以由氧化硅或者氧化硅与氮化硅，氮氧化硅的复合层构成，利用所述隔离结构310可将所述半导体衬底300中的所述第一区域301和所述第二区域302分隔开。从附图中可以看出，由于所述隔离结构310存在一定的宽度，因此，所述隔离结构310的一部分可以位于所述第一区域301，另一部分可以位于所述第二区域302。
所述栅介电层320包括高介电常数材料，例如，在本申请的一些实施例中，所述栅介电层320可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝中的至少一种。
在本申请的一些实施例中，所述栅介电层320包括：依次位于所述半导体衬底300和所述隔离结构310上的第一介电层321以及第二介电层322。其中，所述第一介电层321的材料例如为氧化硅；所述第二介电层322的材料例如为氧化铪。
在本申请的另一些实施例中，所述栅介电层320也可以包括更多层介电层，例如三层介电层的复合结构或四层介电层的复合结构等。例如，所述栅介电层320可以包括依次位于所述半导体衬底300和所述隔离结构310上的第一介电层、第二介电层和第三介电层，其中，所述第一介电层的材料例如为氧化硅；所述第二介电层的材料例如为氧化铪；所述第三介电层的材料例如为氧化钽。
继续参考图18，所述阻挡层330可以用来阻挡金属栅极中的金属元素扩散至栅介电层，引起栅介电层短路击穿，此外，所述阻挡层330还可以在后续刻蚀所述多晶硅栅极340时保护所述栅介电层。
在本申请的一些实施例中，所述阻挡层330的材料包括金属氮化物，例如氮化钛。在本申请的另一些实施例中，可以根据实际栅极和栅介电层所选材料的不同，选择合适的阻挡层材料。
继续参考图18，在本申请的一些实施例中，所述第一区域301上的多晶硅栅极层340的掺杂类型与所述第一区域301半导体衬底300的掺杂类型相反；所述第二区域302上多晶硅栅极层340的掺杂类型与所述第二区域302半导体衬底300的掺杂类型相反。
在本申请的一些实施例中，所述第一区域301为高压或中压NFET器件区域，由于所述第一掺杂的掺杂粒子类型与所述第一区域301半导体衬底300的掺杂类型相反，因此，所述第一掺杂的掺杂类型为N型；所述第二区域为高压或中压PFET器件区域，由于所述第二掺杂的掺杂粒子类型与所述第二区域302半导体衬底300的掺杂类型相反，因此，所述第二掺杂的掺杂类型为P型。
在本申请的一些实施例中，所述第一掺杂的掺杂粒子例如为磷，掺杂浓度为1013-1016atom/cm2；所述第二掺杂的掺杂粒子例如为硼，掺杂浓度为1013-1016atom/cm2。调节所述掺杂浓度可以进一步调节多晶硅栅极340的单位面积电阻，所述掺杂浓度越高，多晶硅栅极340的单位面积电阻越低。
一方面，由于所述第一区域301和所述第二区域302上的所述多晶硅栅极层340都进行了掺杂，从而降低了单位面积电阻；另一方面，由于所述第一区域301上的多晶硅栅极层340和所述第二区域302上的多晶硅栅极层340的掺杂类型分别与所述第一区域301和所述第二区域302的掺杂类型相反，调节了栅极功函数，从而降低了阈值电压，进而提高了器件的电学性能。
在本申请的另一些实施例中，所述第一区域301和所述第二区域302上的所述多晶硅栅极层340的掺杂类型可以相同。由于所述第一区域301和所述第二区域302上的所述多晶硅栅极层340都进行了掺杂，从而降低了单位面积电阻。
继续参考图18，所述侧墙360可以保护所述多晶硅栅极层340、阻挡层330以及栅介电层320。
在本申请的一些实施例中，所述侧墙360的材料包括氮化硅或氧化硅。
在本申请的一些实施例中，所述侧墙360可以是单层结构。在本申请的另一些实施例中，所述侧墙360也可以是多层复合结构，例如氧化硅-氮化硅-氧化硅-氮化硅结构等。
继续参考图18。所述保护层370可以保护所述隔离结构310不被后续工艺损伤。
在本申请的一些实施例中，所述保护层370的材料包括氮化硅。
继续参考图18，所述金属连接结构380分别位于所述第一区域301隔离结构上的多晶硅栅极层340与侧墙360的连接处，以及所述第二区域302隔离结构上的多晶硅栅极层340与侧墙360的连接处。
在本申请的一些实施例中，所述金属连接结构380的材料包括铝或铜等。
参考图17，所述半导体结构还包括核心器件区域303。所述核心器件区域303上形成有金属栅极341。
在本申请的一些实施例中，所述金属栅极341的材料包括铝或铜等。
继续参考图18，在所述多晶硅栅极层340表面、所述金属连接结构380表面、所述侧墙360表面和所述保护层370表面形成有层间介电层390，在所述层间介电层390中形成有贯穿所述层间介电层390并且电连接所述金属连接结构380的接触结构381。
在本申请的一些实施例中，所述层间介电层390的材料包括氧化硅。
在本申请的一些实施例中，所述接触结构381的材料为金属，例如钨或铜或铝等。
本申请所述的半导体结构，将所述NFET区域和PFET区域的多晶硅栅极层进行掺杂，降低所述阈值电压和单位面积电阻，从而提高电学性能。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述半导体衬底包括隔离结构，所述隔离结构分隔所述第一区域和所述第二区域；
在所述半导体衬底上和所述隔离结构上形成栅介电层；
在所述栅介电层上形成阻挡层；
在所述阻挡层上形成多晶硅栅极层；
在所述多晶硅栅极层上形成屏蔽氧化层；
对所述第一区域和所述第二区域上的多晶硅栅极层进行掺杂。
2.如权利要求1所述的形成方法，其特征在于，所述对所述第一区域和所述第二区域上的多晶硅栅极层进行掺杂的工艺包括：
在所述第一区域的屏蔽氧化层上形成第一掩膜；
对所述第二区域的多晶硅栅极层进行第二掺杂，所述第二掺杂的掺杂粒子类型与所述第二区域半导体衬底的掺杂类型相反；
去除所述第一掩膜；
在所述第二区域的屏蔽氧化层上形成第二掩膜；
对所述第一区域的多晶硅栅极层进行第一掺杂，所述第一掺杂的掺杂粒子类型与所述第一区域半导体衬底的掺杂类型相反；
去除所述第二掩膜。
3.如权利要求2所述的形成方法，其特征在于，所述第一区域为NFET器件区域，所述第一掺杂的掺杂类型为N型；所述第二区域为PFET器件区域，所述第二掺杂的掺杂类型为P型。
4.如权利要求1所述的形成方法，其特征在于，所述方法还包括：
刻蚀所述第一区域和所述第二区域连接处的屏蔽氧化层、多晶硅栅极层、阻挡层以及栅介电层至露出所述隔离结构的部分，形成第一开口；
在所述第一开口两侧形成侧墙；
在所述第一开口底部形成保护层；
刻蚀所述多晶硅栅极层，分别在第一区域和第二区域形成第二开口和第三开口，所述第二开口位于所述第一区域隔离结构上的多晶硅栅极层与侧墙的连接处，所述第三开口位于所述第二区域隔离结构上的多晶硅栅极层与侧墙的连接处；
在所述第二开口和所述第三开口内形成金属连接结构。
5.如权利要求4所述的形成方法，其特征在于，还包括：在所述多晶硅栅极层表面、所述金属连接结构表面、所述侧墙表面和所述保护层表面形成层间介电层，在所述层间介电层中形成贯穿所述层间介电层并且电连接所述金属连接结构的接触结构。
6.如权利要求1所述的形成方法，其特征在于，所述栅介电层包括：依次位于所述半导体衬底和所述隔离结构上的第一介电层和第二介电层。
7.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域，且所述半导体衬底包括隔离结构，所述隔离结构分隔所述第一区域和所述第二区域；
栅介电层，位于所述半导体衬底上并延伸至所述隔离结构上；
阻挡层，位于所述栅介电层上；
多晶硅栅极层，位于所述阻挡层上，所述多晶硅栅极层被掺杂；
金属连接结构，位于所述阻挡层上，与所述多晶硅栅极层一起覆盖所述阻挡层；
侧墙，位于所述金属连接结构，所述阻挡层和所述栅介电层靠近所述隔离结构的一侧；
保护层，位于所述隔离结构上。
8.如权利要求7所述的半导体结构，其特征在于，所述第一区域为NFET器件区域，所述第一掺杂的掺杂类型为N型；所述第二区域为PFET器件区域，所述第二掺杂的掺杂类型为P型。
9.如权利要求7所述的半导体结构，其特征在于，所述栅介电层包括：依次位于所述半导体衬底和所述隔离结构上的第一介电层和第二介电层。
10.如权利要求7所述的半导体结构，其特征在于，还包括：位于所述多晶硅栅极层表面、所述金属连接结构表面、所述侧墙表面和所述保护层表面的层间介电层，以及位于所述层间介电层中贯穿所述层间介电层并且电连接所述金属连接结构的接触结构。
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