CN114122136A - 用于扩大操作电压的设备 - Google Patents

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林欣
祝荣华
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张志宏
吴玉静
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Abstract

本公开涉及用于扩大操作电压的设备。一种装置(100)包括：具有上部半导体层、掩埋半导体层的衬底(101‑106)以及限定有源装置区的DTI结构(107‑108)；在有源装置区中的虚拟LDMOS装置(121)，所述虚拟LDMOS装置(121)包括：在漂移区(105)中的接地漏极(D1)，在延伸以接触掩埋半导体层的主体区(109)中的源极(S1、S2)，形成为使得源极和栅极电极的至少一部分与主体注入区连接的栅极电极(G1‑G4)，以及与所述DTI结构相邻的缓冲半导体层部分(104)；以及定位在所述有源装置区中的一个或多个有源LDMOS装置(122)，所述一个或多个有源LDMOS装置(122)将通过所述虚拟LDMOS装置(121)与所述DTI结构分离，所述虚拟LDMOS装置(121)减小所述DTI结构中的侧壁绝缘体层(107)上的电场。

Description

用于扩大操作电压的设备
技术领域
本发明大体上涉及集成电路装置和用于制造集成电路装置的方法。在一个方面，本发明涉及制造和使用横向双扩散金属氧化物半导体(LDMOS)晶体管装置。
背景技术
高压智能功率应用等高压集成电路应用由集成电路MOS场效应晶体管装置构成，所述集成电路MOS场效应晶体管装置必须能够在晶体管装置的源极端与漏极端之间维持高电压(例如，四十五伏或更大)。利用此类高压应用，横向扩散金属氧化物半导体(LDMOS)晶体管装置通常用于提供高压操作。但此类LDMOS装置通常需要厚且低掺杂的外延层，这使得所述LDMOS装置难以与低压电路系统集成在同一芯片上。为了在将LDMOS装置与低压电路系统集成在同一芯片上时提高集成密度和电隔离稳健性，深槽隔离(DTI)结构包括在内以分离和隔离LDMOS装置，其中一些类型的DTI结构被构造成包括由绝缘电介质层包围的重掺杂n型多晶插塞。在绝缘体上半导体(SOI)技术中，多晶插塞通常起衬底连接作用，且因此始终接地。因此，多晶插塞与邻近DTI结构的高压端之间的绝缘电介质层上可能存在大的电场。由于工艺技术可以提供针对最高第一电压电平(例如，98V)的操作而优化的DTI结构设计，因此对于某些高压应用的增大操作电压(例如，增大到106V、114V，且进一步增大到122V)的愿望，现有DTI结构设计可能无法维持较高操作电压，从而导致DTI结构中的绝缘电介质层的时间相关电介质击穿(TDDB)失效。虽然可以通过增大DTI结构的绝缘电介质层的厚度来解决此问题，但工艺模块中的此些变化通常需要较长的开发周期并且可能会导致其它工艺问题。虽然存在虚拟栅极布局设计的例子，其中虚拟栅极装置的漏极与有源装置的漏极短接以改进匹配和均一性，但是此类虚拟栅极装置通常与有源装置具有相同的设计且通过放置两个、四个或更多个虚拟栅极来实施，所述放置可能会占用大量面积。
如从前文所见，由于存在以下挑战：在不改变工艺步骤或不以其它方式降低其它重要装置特性的情况下在为LDMOS装置提供较高操作电压应用以符合适用性能、设计、复杂度和成本约束之间取得平衡，因此集成LDMOS装置的现有解决方案在实践层面上可能极为困难。还需要高压晶体管装置和制造工艺来克服本领域中的问题，如上文所概述。在参考随附的图式和详细描述审阅本申请的其余部分之后，常规工艺和技术的另外的限制和缺点对于本领域的技术人员将变得显而易见。
发明内容
本文中提供一种横向扩散MOS半导体装置及其制造方法。所公开的半导体装置包括半导体衬底(其可以是SOI衬底)，所述半导体衬底包括具有上部表面和第一导电类型的上部半导体层以及具有第二、相反导电类型的第二掩埋半导体层或区。在选定实施例中，第一导电类型是p型，并且第二、相反导电类型是n型。在其它实施例中，上部半导体层是外延p型层，并且第二掩埋半导体层是形成于外延p型层与掩埋绝缘体层之间的轻掺杂n型掩埋层。半导体装置还包括深槽隔离结构，所述深槽隔离结构具有导电接触结构或层和形成于半导体衬底中的侧壁绝缘体，以从半导体衬底的上部表面延伸到半导体衬底中，由此在深槽隔离结构的一侧上限定设置在半导体衬底的上部表面处的有源装置区。在选定实施例中，深槽隔离结构的导电接触层接地以使下层衬底偏置。另外，半导体装置包括定位在有源装置区中的第一虚拟橫向扩散金属氧化物半导体(LDMOS)装置。如所形成，第一虚拟LDMOS装置包括位于上部半导体层的漂移区中且连接到预定参考电压(例如，接地)的漏极区。第一虚拟LDMOS装置还包括位于延伸穿过上部半导体层以接触第二掩埋半导体层的主体区中的源极区。另外，第一虚拟LDMOS装置包括形成于漏极区与源极区之间的上部半导体层上方的栅极电极，其中栅极电极的至少一部分与源极区(且由此，主体区)直接电连接，例如通过使用将栅极电极(部分)连接到源极区的金属线或互连件。在选定实施例中，第一虚拟LDMOS装置中的栅极电极是分裂栅极电极，包括定位在主体区中的沟道区上方的第一栅极部分以及定位在形成于上部半导体层的漂移区中的浅槽隔离区上方的第二栅极折片部分。在其它实施例中，第一虚拟LDMOS装置中的栅极电极是单个连续多晶电极。第一虚拟LDMOS装置还包括在半导体衬底的上部表面处的半导体层的缓冲部分，所述缓冲部分与深槽隔离结构相邻。半导体装置还包括定位在有源装置区中的一个或多个有源LDMOS装置，所述一个或多个有源LDMOS装置将通过第一虚拟LDMOS装置与深槽隔离结构分离，所述第一虚拟LDMOS装置减小深槽隔离结构中的侧壁绝缘体层上的电场。在选定实施例中，深槽隔离结构和第一虚拟LDMOS装置形成为同心环，以包围定位在有源装置区中的一个或多个有源LDMOS装置。在选定实施例中，第一虚拟LDMOS装置中的栅极电极的第一栅极部分和第二栅极折片部分的尺寸不同于一个或多个有源LDMOS装置中的分裂栅极电极的尺寸。在其它实施例中，第一虚拟LDMOS装置中的栅极电极的第一栅极部分和第二栅极折片部分与一个或多个有源LDMOS装置中的分裂栅极电极具有相同的装置几何形状。在选定实施例中，分裂栅极电极的第一栅极部分和第二栅极折片部分与一个或多个有源LDMOS装置的源极/主体连接。在其它实施例中，分裂栅极电极的第一栅极部分与一个或多个有源LDMOS装置的源极/主体连接，并且分裂栅极电极的第二栅极折片部分与一个或多个有源LDMOS装置的栅极端连接。
在另一形式中，本文中提供一种半导体装置及其制造方法。在所公开的方法中，半导体衬底形成为包括具有上部表面和第一导电类型的上部半导体层以及具有第二、相反导电类型的第二掩埋半导体层。在选定实施例中，上部半导体层是外延p型层，并且第二掩埋半导体层是轻掺杂n型掩埋层。在设置在半导体衬底的上部表面处的有源装置区周围，形成深槽隔离结构，所述深槽隔离结构包括由形成于半导体衬底中的侧壁绝缘体包围的导电接触层，以从半导体衬底的上部表面延伸到半导体衬底中。另外，在外围位置处形成定位在有源装置区中的虚拟橫向扩散金属氧化物半导体(LDMOS)装置，所述外围位置邻近深槽隔离结构以包围定位在有源装置区中的一个或多个有源LDMOS装置。在选定实施例中，深槽隔离结构和虚拟LDMOS装置形成为同心环，以包围定位在有源装置区中的一个或多个有源LDMOS装置。在形成虚拟LDMOS装置时，将第二导电类型的掺杂剂选择性地注入到半导体衬底的上部表面中，以形成第一主体区和第二主体区以接触第二掩埋层，由此限定：上部半导体层中的定位在深槽隔离结构与第一主体区之间的外围缓冲区，以及上部半导体层中的定位在第一主体区与第二主体区之间的漂移区。形成虚拟LDMOS装置还包括：在半导体衬底的上部表面中形成第一浅槽隔离结构以覆盖外围缓冲区，并且在半导体衬底的上部表面中形成至少第二浅槽隔离结构以覆盖漂移区的一部分——中心漏极区开口除外。形成虚拟LDMOS装置还包括：在半导体衬底上方形成第一栅极电极和第二栅极电极，其中第一栅极电极覆盖漂移区的第一部分和第一主体区的至少一部分以在第一主体区内部限定第一沟道区，并且其中第二栅极电极覆盖漂移区的第二部分和第二主体区的至少一部分以在第二主体区内部限定第二沟道区。在选定实施例中，第一栅极电极形成有定位在第一沟道区上方的第一栅极部分以及定位在第二浅槽隔离结构的至少一部分上方的第二栅极折片部分，并且第二栅极电极形成有定位在第二沟道区上方的第三栅极部分以及定位在第二浅槽隔离结构的至少一部分上方的第四栅极折片部分。在其它实施例中，第一栅极电极形成有定位在第一沟道区上方且定位在第二浅槽隔离结构的至少一部分上方的第一单个连续多晶电极，并且第二栅极电极形成有定位在第二沟道区上方且定位在第二浅槽隔离结构的至少一部分上方的第二单个连续多晶电极。形成虚拟LDMOS装置还包括：将第一导电类型的掺杂剂选择性地注入到半导体衬底的上部表面中以同时形成位于中心漏极区中的漏极区、形成于邻近第一栅极电极的第一主体区中的第一源极区以及形成于邻近第二栅极电极的第二主体区中的第二源极区。在选定实施例中，方法包括在半导体衬底上方形成互连集合，以包括用以将虚拟LDMOS装置的漏极区连接到接地电压的第一互连集合以及用以将第一栅极电极和第二栅极电极分别连接到第一源极区和第二源极区的第二互连集合。在其它实施例中，所述方法包括在半导体衬底上方形成互连集合，以包括用以将虚拟LDMOS装置的漏极区连接到接地电压的第一互连集合、用以将第一栅极部分和第三栅极部分连接到一个或多个有源LDMOS装置的源极/主体的第二互连集合，以及用以将第二栅极折片部分和第四栅极折片部分连接到一个或多个有源LDMOS装置的栅极端的第三互连集合。在其它实施例中，方法包括在半导体衬底上方形成互连集合，以包括用以将虚拟LDMOS装置的漏极区连接到接地电压的第一互连集合，以及用以将第一栅极电极和第二栅极电极连接到一个或多个有源LDMOS装置的源极/主体的第二互连集合。
附图说明
当结合以下图式考虑以下详细描述时，可以理解本发明及其获得的许多目标、特征和优点。
图1是根据本公开的选定实施例的用于扩大主高压PLDMOS装置的操作电压的高压横向扩散金属氧化物半导体(LDMOS)虚拟装置的简化横截面图。
图2是示出根据本公开的选定实施例的低侧击穿事件期间的主高压PLDMOS的源极和漏极中的模拟电流和来自高压LDMOS虚拟装置中的接地端的电流的曲线图。
图3是示出根据本公开的选定实施例的低侧偏置条件下模拟深槽隔离侧壁电位随源极到漏极电压VSD而变的曲线图。
图4是示出根据本公开的选定实施例的高侧偏置条件期间的主高压PLDMOS的源极和漏极中的模拟电流和高压LDMOS虚拟装置中的接地端的电流的曲线图。
图5是示出根据本公开的选定实施例的高侧偏置条件下模拟深槽隔离侧壁电位随源极到漏极电压BVDSS而变的曲线图。
图6是示出根据本发明的选定实施例的用于制造装置的方法的简化示意性流程图。
应了解，为简单和清楚地说明起见，图式所示的元件不一定按比例绘制。例如，出于促进和提高清晰性和理解的目的，一些元件的尺寸相对于其它元件被放大。另外，在认为适当的情况下，图式中已重复附图标记以表示相应的或类似的元件。
具体实施方式
高压虚拟P沟道横向扩散MOS(LDMOS)晶体管和缓冲p型外延层被描述为用于通过以下方式而与高压(例如，大约50-200V)智能功率应用一起使用：将虚拟PLDMOS晶体管和缓冲p型外延层定位在主PLDMOS晶体管阵列与周围深槽隔离(DTI)结构之间，以扩大主PLDMOS晶体管阵列的操作电压。形成为与DTI结构相邻的环，虚拟PLDMOS晶体管和缓冲p型外延层被定位且连接成通过以下方式来减小DTI侧壁上的电场：将虚拟PLDMOS晶体管的栅极、源极和主体连接到PLDMOS晶体管阵列的源极和主体，以及将虚拟PLDMOS晶体管的漏极连接到接地。在此配置中，虚拟PLDMOS晶体管始终关断。在选定实施例中，所公开的虚拟PLDMOS晶体管和主PLDMOS晶体管可以类似地构造且具有类似的击穿电压，但虚拟PLDMOS晶体管可以具有不同布置、大小和结构的栅极折片以实现高击穿电压。如本文中所公开，与由虚拟PLDMOS晶体管的端的电连接产生的有源PLDMOS晶体管相比，“虚拟”PLDMOS晶体管指代装置的有限功能性，其中虚拟和有源LDMOS晶体管的特征几何形状在其它方面相同。
现在将参考附图详细地描述本发明的各种示意性实施例。虽然在以下描述中阐述了各种细节，但应了解，可以在没有这些具体细节的情况下实践本发明，并且可以对本文中描述的本发明作出许多特定于实施方案的决策以实现装置设计者的特定目标，例如与工艺技术或相关设计约束条件的符合性，这些约束条件随实施方案的不同而不同。虽然此开发工作可能是复杂且耗时的，然而它对于受益于本公开的本领域的普通技术人员来说不过是常规的任务日常工作。例如，参考半导体装置的简化横截面图描绘选定方面，但不包括每个装置特征或几何形状，以免限制或混淆本发明。此类描述和表示通常由本领域技术人员用以将其工作主旨描述和输送给本领域的其他技术人员。另外，尽管本文中描述了特定示例材料，但本领域的技术人员将认识到，可以在不损失功能的情况下换成具有类似特性的其它材料。还应注意，在整个此详细描述中，将形成和去除某些材料以制造半导体结构。在下文未详述用于形成或移除此类材料的特定过程的情况下，将预期使用对于本领域的技术人员来说常规的技术来以适当厚度生长、沉积、移除或以其它方式形成此类层。此类细节众所周知，并且不被视为教示本领域的技术人员如何制作或使用本发明所必要的。
为了提供额外的细节来更好地理解本公开的选定实施例，现在参考图1，其描绘了高压橫向扩散金属氧化物半导体(LDMOS)虚拟装置121的简化横截面图100，所述高压LDMOS虚拟装置121定位在深槽隔离结构107-108与主高压PLDMOS装置122之间以通过减小高压操作期间在DTI绝缘体107上生成的电场而扩大主高压PLDMOS装置122的操作电压。所描绘的LDMOS虚拟装置121和主装置122由具有P型导电性和N型导电性的不同半导体材料形成。对于P型材料，掺杂剂浓度在最低掺杂剂浓度(P-)、较高掺杂剂浓度(P)、更高掺杂剂浓度(P+)与最高掺杂剂浓度(P++)之间不等。类似地，N型材料的掺杂剂浓度在最低掺杂剂浓度(N)、较高掺杂剂浓度(N+)与最高掺杂剂浓度(N++)之间不等。
例如，所描绘的LDMOS虚拟装置121和主装置122可以是形成于绝缘体上半导体(SOI)晶片101-113上或形成为SOI晶片101-113的一部分的p型LDMOS装置，或形成于块状半导体衬底或其它衬底上或形成为块状半导体衬底或其它衬底的一部分的p型LDMOS装置，其中一个或多个额外半导体层和/或阱区是使用外延半导体生长和/或选择性掺杂技术形成的，如下文中更充分描述的。例如，SOI晶片衬底101-113可以包括n型晶片衬底101、掩埋氧化物或绝缘体层102、轻掺杂n型掩埋层(LNA)103以及由p型外延层104和p型漂移层105、106构成的p型半导体外延衬底层。可以通过使用任何合适的掺杂剂类型和/或浓度，以预定掺杂水平和深度将n型晶片衬底101提供为由具有第一导电类型杂质的材料形成的处理晶片层(例如，n型晶片衬底101)。在处理晶片衬底101时，可以形成绝缘体层102和薄衬底半导体种子层，以提供用于p型半导体衬底层104-106的厚外延生长的种子层，接着注入轻掺杂n型掩埋层(LNBL)103，由此形成初始SOI衬底结构101-106。在另一实施例中，使用n型种子层和任何合适的外延生长工艺在掩埋氧化物层102上形成轻掺杂n型掩埋层(LNBL)103，随后利用第二外延生长工艺形成p型半导体衬底层104-106。可替换的是，可以通过将施主晶片(donor wafer)键合到处理晶片来形成SOI晶片衬底结构101-106。利用此技术，将n型晶片衬底101和掩埋电介质层102的至少一部分提供为处理晶片，所述处理晶片键合到或以其它方式附接到施主晶片，所述施主晶片包括掩埋电介质层102的一部分、LNBL层103和可以完全或部分地形成为p型外延层的p型半导体层104-106。可替换的是且取决于所制造的晶体管类型，可以将半导体衬底实施为块状硅衬底、(掺杂或未掺杂的)单晶硅、SOI衬底或包括例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP的任何半导体材料，以及其它III/V或II/VI化合物半导体或其任何组合。对于选定块状硅衬底实施例，可以通过在衬底101中以预定能量和深度注入一些物质(例如，氧气)、接着进行氧化工艺来形成掩埋绝缘层102。
在SOI晶片衬底101-106中，单独地或与图案化浅槽隔离(STI)结构110-113组合，围绕有源装置区域的隔离结构包括深槽隔离(DTI)结构107、108和/或掩埋绝缘层102。如将了解，可以使用任何所需的技术蚀刻沟槽开口并利用一种或多种电介质(和半导体)材料至少部分地填充沟槽开口。例如，深槽隔离结构107、108可以形成于SOI晶片衬底101-106中，以包围和隔离集成电路装置100中的各种阱区和有源区域。在选定实施例中，使用一个或多个蚀刻掩模穿过下层p型外延层104-106、LNBL层103和掩埋绝缘层102蚀刻深沟槽开口(例如，通过对图案化沟槽蚀刻掩模层应用各向异性蚀刻)以到达下层n型晶片衬底101，从而形成深槽隔离结构107、108。一旦形成深沟槽开口，通常利用一个或多个绝缘体层107(例如，氧化物)对所述深沟槽开口加衬，然后利用重掺杂n型多晶硅108填充中心，以提供从表面到下层衬底101的导电接触路径。以类似方式，可以通过以下方式形成浅槽隔离(STI)结构110-113：在p型外延层104-106的上部表面中图案化和蚀刻浅沟槽开口、利用一个或多个绝缘电介质层填充开口，然后将填充层抛光或平面化至衬底表面以形成STI结构110-113。
无论在形成STI结构110/113之前还是之后，n型沉块阱或主体区109A、109B都形成于SOI晶片衬底101-106中以接触LNBL层103，使得HV LDMOS虚拟装置121的随后形成的源极和栅极区可以通过n型主体109A和LNBL层103连接到有源HV PLDMOS装置122的n型主体109B。n型沉块阱或主体区109A、109B可以通过使用注入掩模来将n型杂质选择性地扩散或注入到下层p型外延层104-106中以达到预定注入能量和掺杂剂浓度来形成，以便位于p型外延层104-106的上部部分。形成时，n型沉块阱或主体区109A、109B限定邻近DTI结构107/108的缓冲p型外延层104，以及在侧面由n型主体注入区109A、109B围绕且在下层由LNBL层103围绕的p型漂移区105、106。
无论在形成DTI结构107/108和/或STI结构110/113之前还是之后，可以使用任何合适的沉积、图案化、掩模、蚀刻和/或注入步骤在SOI晶片衬底101-113中形成额外的栅极电极和阱、源极/漏极和接触区。例如，栅极电介质层和导电多晶硅层可以依序形成，接着选择性地进行掩模、图案化和蚀刻以在SOI晶片衬底101-113上方形成栅极电极(G1-G6)。另外，一个或多个绝缘体层可以沉积在栅极电极(G1-G6)和SOI晶片衬底101-113上方，接着选择性地进行掩模、图案化和蚀刻以邻近栅极电极(G1-G6)形成侧壁注入掩模(SW1-3)和分裂栅极分离器(INS1-3)。在形成栅极电极(G1-G6)、侧壁注入掩模(SW1-3)和分裂栅极分离器(INS1-3)之后执行额外的处理步骤，所述额外的处理步骤可以包括一个或多个额外的掩模以对SOI晶片衬底101-113中的所指示的p+、n+源极/漏极区、n+主体接触区和轻掺杂漏极(LDD)区选择性地进行注入。
在于SOI晶片101-113中形成掺杂区和隔离结构之后，在晶片表面上方形成电互连件以连接栅极电极G1-G6与源极/漏极接触区，如图所示。如应了解，电互连件可以是限定的硅化物层和由一种或多种金属材料或层形成的连接金属化导体(MC1-MC3)，所述一种或多种金属材料或层包括例如欧姆金属层、过渡层和导电层。具体地，第一连接金属化导体MC1将栅极电极G1、G2连接到第一分裂栅极电极，而第二连接金属化导体MC2将栅极电极G3、G4连接到虚拟HV PLDMOS装置121的第二分裂栅极电极。以类似方式，第三连接金属化导体MC3将栅极电极G5、G6连接到主HV PLDMOS装置122的第三分裂栅极电极。形成于电介质层堆栈(未示出)中，金属层将导电DTI多晶接触108(和晶片衬底101)电连接到接地参考电位(GND)，并且还将虚拟HV PLDMOS装置121的漏极D1电连接到接地参考电位(GND)。另外，金属互连层提供通向虚拟HV PLDMOS 121的端(包括第一源极端S1、分裂栅极电极G1/G2、G3/G4和第二源极端S2)和主HV PLDMOS 122的端(包括共享的第二源极端S2、分裂栅极电极G5/G6和第二漏极端D2)的导电路径。如本文中所公开，电路和连接性元件可以包括在封装集成电路装置中以向客户提供功能和电特征。尽管图1示出了分裂栅极实施例，但应了解，本公开还涵盖可以使用常规的连续单个多晶栅极结构来实现本文中提供的益处。
利用虚拟HV PLDMOS 121和主HV PLDMOS 122的所描绘连接，通过定位和连接虚拟HV PLDMOS 121以减小位于集成电路中的掩埋绝缘体层附近的电位来扩大主HV PLDMOS122的操作电压，所述掩埋绝缘体层例如DTI绝缘体层107和/或SOI绝缘体层102。为此，n型晶片衬底101经由DTI结构107/108的中心中的重掺杂n型多晶插塞108接地。为了提供与相邻装置的电隔离，主PLDMOS装置122中的每一个由DTI结构107/108和掩埋氧化物(BOX)层102包围且包括在DTI结构107/108和掩埋氧化物(BOX)层102内。另外，主PLDMOS装置122由与有源HV PLDMOS结构122具有类似的设计且定位成邻近DTI结构107/108的虚拟HV PLDMOS结构121围绕和包围。在虚拟和主HV PLDMOS结构121、122之下，LNBL层103设置在整个结构上且经由一个或多个n型主体注入区109A/B耦合到主体电位。另外，p型漂移区105、106在侧面上由n型主体注入区109A/B围绕且在下层由LNBL层103围绕。
在通常由p型漂移区105、106与LNBL层103之间的竖直p-n结确定装置击穿电压的情况下，可以采用分裂栅极设计以实现高击穿电压且减少沿浅槽隔离(STI)侧壁110-113的硅缺陷对装置性能的影响。对于分裂栅极设计，第一栅极(例如，G1)放置在n型主体注入区(例如，109A)的沟道区部分上方，而第二栅极或“多晶折片”(例如，G2)定位在STI(例如，STI111)上方。可以单独地优化虚拟装置121和有源装置122中的多晶折片G2、G3、G6以实现高击穿电压。为了增强对DTI侧壁绝缘体107附近的电位的保护，缓冲p型外延层104定位在DTI结构107/108与虚拟HV PLDMOS装置121的n型主体109A之间，以具有最小指定宽度维度W1(例如，0.1-10微米)。为了将虚拟HV PLDMOS装置121物理连接和/或电连接到主HV PLDMOS装置122阵列周围的单个保护结构中，虚拟HV PLDMOS装置121可以定位成邻近DTI结构107/108，并且以围绕主HV PLDMOS装置122阵列排列的连接或环绕设计连接在一起。
在所公开的虚拟HV PLDMOS装置121中，p+源极/主体S1和栅极端G1/G2经由N型主体注入区109和LNBL层103连接到主HV PLDMOS装置122的p+源极/主体端，而虚拟HV PLDMOS装置121中的漏极端D1连接到接地轨(GND)。利用此布置，对主HV PLDMOS 122施加不同的VSD偏置电压将在LNBL层103中产生不同的静电电位，如静电电位耗尽线VSD1-VSD3所示。
例如，在其中主HV PLDMOS 122的漏极D2接地且有源或主HV PLDMOS 122的源极/主体S2和栅极端G5/G6向上扫描至高压的低侧偏置条件下，以耗尽线VSD1-VSD3示出所公开的虚拟HV PLDMOS 121和主HV PLDMOS 122在不同低侧偏置条件下的模拟静电电位。具体地，以耗尽线VSD1＝40V示出所公开的虚拟HV PLDMOS 121和主HV PLDMOS 122在第一源极-漏极电压低偏置条件(例如，Vsd＝40V)下的模拟静电电位。在第一源极-漏极电压低偏置条件下，耗尽线VSD1＝40V标识耗尽区的界限，因此可以看出，n型主体注入区109A/B、LNBL层103和势垒p型外延层104(包括紧邻DTI结构107/108的区域)处不存在大量耗尽，这意味着DTI侧壁107处的电位遵循S1/S2处的源极电压。
然而，当源极-漏极电压偏置条件Vsd超过临界值时，LNBL层103开始耗尽。这是针对第二、中间源极-漏极电压低偏置条件(例如，Vsd＝80V)以所公开的虚拟HV PLDMOS 121和主HV PLDMOS 122的模拟静电电位耗尽线VSD2＝80V示出的。在耗尽线VSD2＝80V示出此中间偏置条件下耗尽区的界限的情况下，可以看出，n型主体注入区109A/B处不存在大量耗尽。然而，LNBL层103的中心部分完全耗尽。另外，LNBL层103和势垒p型外延层104的紧邻DTI结构107/108外围部分部分地耗尽。
另外，以耗尽线VSD3＝120V示出所公开的虚拟HVPLDMOS 121和主HVPLDMOS 122在第三源极-漏极电压高偏置条件(例如，Vsd＝120V)下的模拟静电电位。在耗尽线VSD3＝120V示出此偏置条件下耗尽区的界限的情况下，可以看出，n型主体注入区109A/B处不存在大量耗尽，而紧邻DTI结构107/108的LNBL层103和势垒p型外延层104完全耗尽，这意味着势垒p型外延层104中存在减小DTI侧壁107附近的电位的电压降。
如应了解，金属化导体MC1-MC3使得分裂栅极电极G1/G2和G3/G4能够例如通过使用金属线或互连件分别直接电连接到p+源极区S1、S2。反过来，p+源极区S1、S2直接电连接到n型主体区109。然而，在其它实施例中，分裂栅极电极的部分单独地连接到不同电位，在此情况下，修改或去除金属化导体MC1-MC3以允许此类单独的电连接。例如，在栅极电极部分G1/G4与p+源极区S1、S2连接或直接电连接而栅极电极折片部分G2/G3与主装置的栅极端或与另一偏置电压(例如，逻辑电源)连接或直接电连接的实施例中，可以去除或不形成金属化导体MC1-MC3。
为了提供额外的细节来更好地理解本公开的选定实施例，现在参考图2，其描绘了示出低侧击穿事件期间的图1所示等模拟结构的模拟源极、漏极和接地电流的曲线图200，所述模拟结构具有受高压LDMOS虚拟装置保护的主高压PLDMOS装置。所描绘的曲线图示出了在147V击穿电压下的低侧击穿事件期间源极(IS)201、接地(-IGND)202和漏极(-ID)203端处的模拟电流，其中主HV PLDMOS装置的源极电流IS流向漏极ID和接地端子IGND。在图1的其中模拟域中存在两个虚拟栅极指(G1/G2和G3/G4)和一个有源栅极指(G5/G6)的模拟结构中，模拟接地端电流(-IGND)202高于漏极电流(-ID)203，并且此新颖装置的模拟低侧击穿电压约为147V。
为了提供额外的细节来更好地理解本公开的选定实施例，现在参考图3，其描绘了示出在低侧偏置条件下模拟深槽隔离侧壁电位(VDTI_Sidewall)随源极到漏极电压VSD而变的曲线图300。如DTI侧壁电位的曲线图所示，存在两个不同的斜率。在第一部分301中，当Vsd小于75V时，DTI侧壁电位恰好遵循源极电压并且曲线的斜率为1。然而，在拐点302之后，当Vsd超过75V时，DTI侧壁电位的增加减慢并且曲线303的斜率小于1。因此，DTI侧壁电位低于源极到漏极电压。在147V的击穿电压下，DTI侧壁电位低于98V，从而有效地消除作为限制因素的DTI结构。返回参看图1，当LNBL层103在较高源极到漏极电压VSD下耗尽时，虚拟装置的n型主体109A与DTI结构107/108之间的缓冲p型外延层104中出现特定电压降以减小DTI侧壁107附近的电位，由此使得图3中的斜率303减小。
为了提供额外的细节来更好地理解本公开的选定实施例，现在参考图4，其描绘了示出高侧击穿事件期间的例如图1所示的模拟结构的模拟源极、漏极和接地电流的曲线图400，所述模拟结构具有受高压PLDMOS虚拟装置保护的主高压PLDMOS装置。所描绘的曲线图示出了源极(IS)401、接地(-IGND)402和漏极(ID)403端处的模拟电流由施加于栅极电极G5/G6处的栅极电压(VG)、源极端S2处的源极电压(VS)和主HV PLDMOS装置122的漏极端D2处的漏极电压(VD)的高电位偏置。在模拟曲线图400中，模拟源极电流(IS)401和接地电流(-IGND)电流超过漏极电流(ID)一起共迹线，以提供高达120V的高侧能力。
为了提供额外的细节来更好地理解本公开的选定实施例，现在参考图5，其描绘了示出在高侧偏置条件下模拟深槽隔离侧壁电位(VDTI_Sidewall)随源极/主体电压VS而变的曲线图500。如DTI侧壁电位的曲线图所示，存在两个不同的斜率，包括当源极/主体电压VS小于80V时的第一部分501，其中DTI侧壁电位恰好遵循源极电压并且曲线的斜率为1。然而，在拐点502之后，当源极/主体电压VS超过80V时，DTI侧壁电位的增加减慢并且曲线503的斜率小于1。由于缓冲p型外延层中的耗尽，虚拟PLDMOS的主体与DTI之间存在电压降，这有效地使DTI侧壁电位减小到低于98V，即使当源极/主体电压VS增加到120V时也是如此。因此，所公开的HV PLDMOS在不进行任何工艺变化的情况下将操作电压扩大到106V或甚至114V。此增强是通过采用“始终关断”的虚拟PLDMOS装置以对DTI结构产生足够的电位降来实现的。尽管虚拟PLDMOS装置的确需要小的额外硅面积，但此占据面积的增大在许多应用中是合理的，在许多应用中，需要较高的电压阻断能力但此高压装置的使用率相对较低，因此无法证明对于具有更具竞争力的BV/Rdson品质因数的新技术来说大量开发成本和/或周期时间是合理的。在大多数应用中，通常采用功率装置来传送通常需要较大装置大小(即，具有较大装置宽度和多个指)的较大电流。在此情况下，由于外围虚拟装置而产生的装置大小增加将是最小的。
为了提供额外的细节来更好地理解本公开的选定实施例，现在参考图6，其描绘了示出用于制造包括具有扩大的操作电压的LDMOS装置的半导体装置的简化流程图。在过程开始于步骤602之后，在步骤604执行一连串制造步骤以提供或制造在掩埋n型层和掩埋绝缘体层上方形成有p型外延层的绝缘体上半导体(SOI)晶片衬底，其中掩埋绝缘体层使下层n型半导体衬底与p型外延层和掩埋n型层分离。
关于制造步骤604，可能存在涉及制备晶片衬底以用于后续处理的多个初步步骤。可以使用任何块状或复合衬底作为起始材料，但在选定实施例中，将SOI晶片衬底制造为包括下层晶片衬底、掩埋绝缘体层和外延半导体层。在选定实施例中，外延半导体层形成为在掩埋绝缘体层上方具有第一、轻掺杂n型层，随后外延形成有形成于第一、轻掺杂n型层上方的第二、p型外延层。可替换的是，外延半导体层可以形成为掩埋绝缘体层上方的p型外延层，接着注入n型杂质以形成轻掺杂n型掩埋层。
在步骤606，通过在SOI衬底中形成浅槽隔离和深槽隔离结构，包括通过深槽隔离结构到下层n型半导体衬底的导电接触，在外延半导体层中限定和描绘有源装置区。具体地，深槽隔离结构形成为从SOI晶片衬底的表面向下延伸到下层晶片衬底。为了形成每个深槽隔离(DTI)结构，使用任何合适的步骤序列选择性地掩模和蚀刻穿过p型外延层、掩埋n型层和掩埋绝缘体层来形成深沟槽开口，例如通过使用具有一个或多个各向异性蚀刻步骤的图案化掩模来形成深沟槽开口。DTI填充有由一个或多个电介质层包围的高度掺杂多晶插塞。如果需要，可以应用一个或多个处理步骤以使深槽隔离结构与SOI衬底的其余部分平面化，例如通过对SOI衬底的表面应用抛光步骤来进行所述平面化。如应了解，深槽隔离结构可以形成且定位成包围且保护第一有源装置区，其中随后将形成高压PLDOS晶体管装置。在有源装置区中，可以通过以下方式形成一个或多个浅槽隔离(STI)结构：在SOI衬底的上部表面中图案化和蚀刻浅沟槽开口、利用一个或多个绝缘电介质层填充开口，然后将填充层抛光或平面化至衬底表面以形成浅槽隔离结构。
从步骤608开始，执行额外步骤以在SOI晶片衬底的表面上的有源区中制造额外阱区、栅极电极和相关联源极/漏极区。具体地，可以通过在SOI衬底的向下延伸以接触掩埋n型层的表面处选择性地注入n型掺杂剂来形成主体接触区。如应了解，可以使用任何合适的步骤序列来形成每个主体接触区，例如通过图案化期望主体接触区上方的具有开口的注入或扩散掩模，接着以预定掺杂剂浓度和注入能量注入或扩散n型杂质，来形成n型主体接触区。通过将n型主体接触区定位在p型外延层中，针对有源HV PLDMOS区域的外围处的虚拟HVPLDMOS结构限定外围p型外延区和漂移区和RESURF结构。具体地，第一n型主体接触区可以定位成与DTI结构相邻但与DTI结构间隔开最小指定宽度维度W1(例如，0.1-10微米)，以产生增强对DTI侧壁绝缘体附近的电位的保护的缓冲p型外延层。为了将随后形成的虚拟HVPLDMOS装置物理连接和/或电连接到主HV PLDMOS装置阵列周围的单个保护结构中，缓冲p型外延层以连接或环绕设计相邻地定位在DTI结构与随后形成的虚拟HV PLDMOS装置之间，所述连接或环绕设计围绕随后形成的主HV PLDMOS装置阵列排列。如果需要，可以通过利用任何合适的掺杂剂注入过程掺杂外延半导体衬底层以限定n型或p型阱区来形成额外阱区。
在步骤610，至少在由深槽隔离结构围绕和包围的有源装置区域中在SOI结构上方形成栅极电极结构。尽管可以使用任何合适的步骤序列来形成栅极电极结构，但示例制造序列包括例如通过在SOI衬底上方沉积掺杂多晶硅层，在SOI衬底上方形成或沉积一个或多个栅极电介质层、接着在栅极电介质层上方形成一个或多个导电栅极电极层。通过随后图案化蚀刻掩模、接着对导电栅极电极层和栅极电介质层应用一个或多个选择性蚀刻步骤，在有源区上方形成栅极电极结构。如所形成，栅极电极结构定位成限定虚拟HV PLDMOS装置的虚拟栅极电极(例如G1/G2和G3/G4)和主HV PLDMOS装置的有源栅极电极(例如G5/G6)。
在步骤612，至少在有源装置区域中在SOI衬底的上部表面中形成源极和漏极区。如应了解，可以使用任何合适的步骤序列来形成源极/漏极区，例如通过图案化期望源极/漏极区上方的具有开口的源极/漏极注入或扩散掩模，接着以预定掺杂剂浓度和注入能量注入或扩散p型杂质，来形成p+源极/漏极区。如应了解，注入或扩散掩模可以包括形成于栅极电极的侧壁上的一个或多个侧壁注入掩模，例如通过在栅极电极结构上方形成绝缘层，所述绝缘层随后被各向异性蚀刻以留下侧壁注入掩模。取决于源极/漏极区的所需位置和类型，注入或扩散掩模还可以包括额外的图案化注入掩模。例如，在形成侧壁注入掩模之前可以形成注入掩模以保护势垒p型外延层和p型漂移区的全部或部分不受源极/漏极注入步骤的影响，由此使得一个或多个轻掺杂漏极(LDD)区能够通过第一源极/漏极注入选择性地形成于栅极电极结构的一侧上，之后形成侧壁注入掩模以与第二源极/漏极注入一起使用，从而形成定位成将完全容纳在n型主体区内的P+源极/漏极区以及定位在p型漂移区中的将与n型主体区间隔开的P+漏极区。在形成源极/漏极区之后，有源装置区域包括高压虚拟PLDMOS晶体管和邻近包围的深槽隔离(DTI)结构形成的缓冲p型外延层，以用于保护形成于有源装置区域的内部受保护位置处的高压主PLDMOS晶体管的阵列。形成为与DTI结构相邻的环，虚拟PLDMOS晶体管和缓冲p型外延层被定位且连接成通过以下方式来减小DTI侧壁上的电场：将虚拟PLDMOS晶体管的栅极、源极和主体连接到PLDMOS晶体管阵列的源极和主体，以及将虚拟PLDMOS晶体管的漏极连接到接地。在此配置中，虚拟PLDMOS晶体管始终关断。在选定实施例中，所公开的虚拟PLDMOS晶体管和主PLDMOS晶体管可以类似地构造且具有类似的击穿电压，但虚拟PLDMOS晶体管可以包括分裂栅极设计，其中栅极电极的布置和大小被控制或优化以实现高击穿电压。
在形成栅极电极结构和掺杂源极/区之后，在步骤614针对栅极、源极、漏极和深槽隔离接触区形成端接触。如应了解，可以使用任何合适的接触形成序列来形成端接触，例如通过选择性地形成具有图案化掩模的硅化物层，使得沉积金属层形成为与栅极、源极、漏极和DTI接触区域接触，然后进行退火以形成硅化物层，用于随后电连接到形成于SOI衬底上方的互连堆栈中的金属化导体。
在步骤616，在SOI衬底上方形成金属互连结构，所述SOI衬底将虚拟HV PLDMOS结构的源极/主体和栅极端连接到相邻有源HV PLDMOS装置的源极/主体端并且将虚拟HVPLDMOS结构的漏极端连接到接地。步骤616处的处理可以包括依序形成中间电介质层和图案化金属互连导体，以与栅极、源极、漏极和DTI端接触进行直接电连接。
在步骤618，制造方法结束。此时，半导体装置的制造可以继续进行单切成单独的集成电路管芯和额外封装步骤。当然，上文描述的动作的次序可以改变以形成任何特定集成电路应用所需的特定装置区和特征。应了解，将使用额外的处理步骤来制造本文描述的半导体装置，例如氮化物带处理、一个或多个牺牲氧化物层的制备和形成、浅槽隔离区以及各种掩埋阱或区的形成。另外，可以在晶片结构上形成其它电路特征，例如电容器、二极管等。举例来说，可以执行一个或多个牺牲氧化物形成、剥离、隔离区形成、阱区形成、栅极电介质和电极形成、延伸注入、卤素注入、间隔层形成、源极/漏极注入，热驱动或退火步骤和抛光步骤，以及常规后端处理(未描绘)，通常包括形成用于以所需方式连接晶体管以实现所需功能的多级互连。因此，取决于工艺和/或设计要求，用于完成半导体结构的制造的特定步骤序列可以改变。
尽管本文中公开的所描述的示例性实施例涉及各种隔离LDMOS晶体管及其制备方法，但本发明不一定限于示例实施例，所述示例实施例说明了适用于各种晶体管制造工艺和/或结构的本发明的发明方面。因此，上述公开的具体实施例仅为示意性并且不应被视为对本发明的限制，因为本发明可以不同但是等效的方式来修改和实践，所述方式对于得益于本文中教示的本领域的技术人员来说是显而易见的。例如，虽然本文中示出的各种装置用于P沟道LDMOS晶体管装置等，但这仅是为了解释方便起见而非意在限制，并且本领域的技术人员应理解，本文中教示的原理适用于任一导电类型的装置。另外，主体接触区被描述为通过将n型掺杂剂注入到p型上部半导体层中而形成，但可以替代地使用相反方法来通过将p型掺杂剂注入到n型上部半导体层中而形成p型缓冲和漂移区，由此使得主体接触区作为n型上部半导体层的未注入部分。因此，将特定区标识为N型或P型仅借助于说明而非限制，并且可以替代相反导电类型区以便形成相反导电类型的装置。此外，所描述的层的厚度和掺杂浓度可以按所需应用的需要进行调整。因此，前述描述并不意在将本发明限制于阐述的特定形式，而是相反地，意在涵盖如可以包括在如由所附权利要求书限定的本发明的精神和范围内的此类替代方案、修改和等效物，使得本领域的技术人员应该理解他们可以在不脱离本发明的精神和范围的情况下以其最广泛形式作出各种改变、替代和变化。
上文已关于特定实施例描述了益处、其它优点和对问题的解决方案。然而，这些益处、优点、对问题的解决方案以及可能使任何益处、优点或解决方案发生或变得更明显的任何元素不应被理解为任何或所有权利要求的元素的重要、必要或基本特征。如本文中所使用，术语“包括(comprises、comprising)”或其任何其它变化意在涵盖非排他性的包括，使得包括一系列元素的工艺、方法、制品或设备并不只是包括那些元素，而是可以包括并未明确地列出的或并非此类工艺、方法、制品或设备固有的其它元素。

Claims (10)

1.一种半导体装置，其特征在于，包括：
半导体衬底，所述半导体衬底包括具有上部表面和第一导电类型的上部半导体层以及具有第二、相反导电类型的第二掩埋半导体层；
深槽隔离结构，所述深槽隔离结构包括导电接触结构和形成于所述半导体衬底中的侧壁绝缘体，以从所述半导体衬底的所述上部表面延伸到所述半导体衬底中，由此在所述深槽隔离结构的一侧限定设置在所述半导体衬底的所述上部表面的有源装置区；
定位在所述有源装置区中的第一虚拟橫向扩散金属氧化物半导体(LDMOS)装置，所述第一虚拟LDMOS装置包括：
漏极区，所述漏极区位于所述上部半导体层的漂移区中且连接到预定参考电压，
源极区，所述源极区位于延伸穿过所述上部半导体层以接触所述第二掩埋半导体层的主体区中，以及
栅极电极，所述栅极电极形成于所述漏极区与源极区之间的所述上部半导体层上方，其中所述栅极电极的至少一部分与所述源极区电连接，以及
所述半导体衬底的所述上部表面处的所述上部半导体层的缓冲部分，所述缓冲部分与所述深槽隔离结构相邻；以及
定位在所述有源装置区中的一个或多个有源LDMOS装置，所述一个或多个有源LDMOS装置将通过所述第一虚拟LDMOS装置与所述深槽隔离结构分离，所述第一虚拟LDMOS装置减小所述深槽隔离结构中的所述侧壁绝缘体层上的电场。
2.根据权利要求1所述的半导体装置，其特征在于，所述深槽隔离结构和第一虚拟LDMOS装置形成为同心环，以包围定位在所述有源装置区中的所述一个或多个有源LDMOS装置。
3.根据权利要求1所述的半导体装置，其特征在于，所述第一虚拟LDMOS装置中的所述栅极电极是包括以下项的分裂栅极电极：
第一栅极部分，所述第一栅极部分定位在所述主体区中的沟道区上方，以及
第二栅极折片部分，所述第二栅极折片部分定位在形成于所述上部半导体层的所述漂移区中的浅槽隔离区上方。
4.根据权利要求3所述的半导体装置，其特征在于，所述第一栅极部分与所述一个或多个有源LDMOS装置的源极/主体连接，并且其中所述第二栅极折片部分与所述一个或多个有源LDMOS装置的栅极端连接。
5.根据权利要求1所述的半导体装置，其特征在于，所述半导体衬底包括绝缘体上半导体(SOI)衬底，所述SOI衬底包括其中所述上部半导体层和第二掩埋半导体层形成于下层衬底上方且通过掩埋绝缘体层与所述下层衬底隔离。
6.一种制造半导体装置的方法，其特征在于，包括按任何次序进行以下操作：
形成半导体衬底，所述半导体衬底包括具有上部表面和第一导电类型的上部半导体层以及具有第二、相反导电类型的第二掩埋半导体层；
在所述半导体衬底中形成邻近有源装置区的深槽隔离结构，有源装置区设置在所述半导体衬底的所述上部表面处，所述深槽隔离结构包括导电接触结构和形成于所述半导体衬底中的侧壁绝缘体，以从所述半导体衬底的所述上部表面延伸到所述半导体衬底中；以及
通过以下方式在外围位置处形成定位在所述有源装置区中的虚拟橫向扩散金属氧化物半导体(LDMOS)装置，所述外围位置邻近所述深槽隔离结构且邻近于定位在所述有源装置区中的一个或多个有源LDMOS装置：
将所述第二导电类型的掺杂剂选择性地注入到所述半导体衬底的所述上部表面中，以形成第一主体区和第二主体区以接触第二掩埋层，由此限定：
所述上部半导体层中的定位在所述深槽隔离结构与所述第一主体区之间的外围缓冲区，以及
所述上部半导体层中的定位在所述第一主体区与所述第二主体区之间的漂移区；
在所述半导体衬底上方形成第一栅极电极和第二栅极电极，所述第一栅极电极覆盖所述漂移区的第一部分和所述第一主体区的至少一部分以在所述第一主体区内部限定第一沟道区，并且所述第二栅极电极覆盖所述漂移区的第二部分和所述第二主体区的至少一部分以在所述第二主体区内部限定第二沟道区；以及
将所述第一导电类型的掺杂剂选择性地注入到所述半导体衬底的所述上部表面中以同时形成位于中心漏极区中的漏极区、形成于邻近所述第一栅极电极的所述第一主体区中的第一源极区以及形成于邻近所述第二栅极电极的所述第二主体区中的第二源极区。
7.根据权利要求6所述的方法，其特征在于，形成所述第一栅极电极和所述第二栅极电极包括：
形成具有定位在所述第一沟道区上方和所述第二浅槽隔离结构的至少一部分上方的第一单个连续多晶电极的所述第一栅极电极；以及
形成具有定位在所述第二沟道区上方和所述第二浅槽隔离结构的至少一部分上方的第二单个连续多晶电极的所述第二栅极电极。
8.根据权利要求6所述的方法，其特征在于，另外包括在所述半导体衬底上方形成互连集合，所述互连集合包括用以将所述虚拟LDMOS装置的所述漏极区连接到参考电压的第一互连集合以及用以将所述第一栅极电极和所述第二栅极电极分别连接到所述第一源极区和所述第二源极区的第二互连集合。
9.根据权利要求6所述的方法，其特征在于，形成所述第一栅极电极和所述第二栅极电极包括：
形成具有定位在所述第一沟道区上方的第一栅极部分且具有定位在所述第二浅槽隔离结构的至少一部分上方的第二栅极折片部分的所述第一栅极电极；以及
形成具有定位在所述第二沟道区上方的第三栅极部分且具有定位在所述第二浅槽隔离结构的至少一部分上方的第四栅极折片部分的所述第二栅极电极。
10.根据权利要求9所述的方法，其特征在于，另外包括在所述半导体衬底上方形成互连集合，所述互连集合包括：
用以将所述虚拟LDMOS装置的所述漏极区连接到参考电压的第一互连集合；
用以将所述第一栅极部分和所述第三栅极部分连接到所述一个或多个有源LDMOS装置的源极/主体的第二互连集合；以及
用以将所述第二栅极折片部分和所述第四栅极折片部分连接到所述一个或多个有源LDMOS装置的栅极端的第三互连集合。
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