CN114420692A - 集成芯片和制造集成芯片的方法 - Google Patents

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CN114420692A
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well region
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conductive
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蒋昕志
林东阳
柳瑞兴
雷明达
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的各个实施例针对集成芯片。集成芯片包括：半导体衬底，具有位于处理衬底上面的器件衬底以及设置在器件衬底和处理衬底之间的绝缘层。栅电极位于漏极区域和源极区域之间的器件衬底上面。导电通孔延伸穿过器件衬底和绝缘层以接触处理衬底。第一隔离结构设置在器件衬底内并且包括横向设置在栅电极和导电通孔之间的第一隔离段。接触区域设置在第一隔离段和导电通孔之间的器件衬底内。导电栅电极直接位于第一隔离段上面并且电耦接至接触区域。本申请的实施例还涉及制造集成芯片的方法。

Description

集成芯片和制造集成芯片的方法
技术领域
本申请的实施例涉及集成芯片和制造集成芯片的方法。
背景技术
现代集成芯片包括形成在半导体衬底(例如，硅)上的数百万或数十亿个半导体器件。集成芯片(IC)可以使用许多不同类型的晶体管器件，取决于IC的应用。近年来，不断增长的蜂窝和RF(射频)器件市场导致高压晶体管器件的使用显著增加。例如，高压晶体管器件由于其能够处理高击穿电压(例如，大于约50V)和高频而通常用于RF传输/接收链中的功率放大器。
发明内容
本申请的一些实施例提供了一种集成芯片，包括：半导体衬底，包括位于处理衬底上面的器件衬底以及设置在所述器件衬底和所述处理衬底之间的绝缘层；栅电极，位于漏极区域和源极区域之间的所述器件衬底上面；导电通孔，延伸穿过所述器件衬底和所述绝缘层以接触所述处理衬底；第一隔离结构，设置在所述器件衬底内并且包括横向设置在所述栅电极和所述导电通孔之间的第一隔离段；接触区域，设置在所述第一隔离段和所述导电通孔之间的所述器件衬底内；以及导电栅电极，直接位于所述第一隔离段上面，其中，所述导电栅电极电耦接至所述接触区域。
本申请的另一些实施例提供了一种集成芯片，包括：器件衬底和处理衬底，所述器件衬底位于绝缘层上面并且所述处理衬底位于所述绝缘层下面；第一阱区域、第二阱区域和第三阱区域，设置在所述器件衬底内，其中，所述第二阱区域横向间隔在所述第一阱区域和所述第三阱区域之间；高压晶体管，设置在所述器件衬底上，包括栅电极、源极区域和漏极区域，其中，所述栅电极设置在所述源极区域和所述漏极区域之间，其中，所述栅电极直接位于所述第一阱区域和所述第二阱区域之间的第一界面上面；导电通孔，设置在所述器件衬底内并且电耦接至所述处理衬底，其中，所述导电通孔与所述第三阱区域相邻；以及导电终端结构，设置在所述导电通孔和所述高压晶体管之间的所述器件衬底上，其中，所述导电终端结构包括设置在所述第三阱区域内的接触区域以及位于所述第二阱区域和所述第三阱区域之间的第二界面上面的导电栅电极，其中，所述导电栅电极经由所述接触区域电耦接至所述第三阱区域。
本申请的又一些实施例提供了一种用于制造集成芯片的方法，所述方法包括：在器件衬底中形成第一隔离结构，其中，所述器件衬底位于绝缘层上面，并且处理衬底位于所述绝缘层下面；形成穿过所述器件衬底延伸至所述处理衬底的导电通孔；掺杂所述器件衬底以在所述器件衬底内形成第一阱区域、第二阱区域和第三阱区域，其中，所述第二阱区域横向间隔在所述第一阱区域和所述第三阱区域之间；在所述器件衬底上方形成栅电极，从而使得所述栅电极位于所述第一阱区域和所述第二阱区域之间的第一界面上面；在所述第一隔离结构上方形成导电栅电极；以及掺杂所述器件衬底以在所述器件衬底内形成源极区域、漏极区域和接触区域，其中，所述栅电极设置在所述源极区域和所述漏极区域之间，并且其中，所述接触区域设置在所述导电通孔和所述导电栅电极之间的所述第三阱区域内。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的一些实施例的截面图。
图1B示出了图1A的集成芯片的一些实施例的顶视图。
图1C示出了图1A的集成芯片的一些可选实施例的顶视图。
图2示出了包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的一些可选实施例的截面图。
图3A示出了包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的一些不同实施例的截面图。
图3B示出了图3A的集成芯片的一些实施例的顶视图。
图3C示出了包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的一些可选实施例的截面图。
图4A至图4B示出了对应于包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的操作的曲线图的各个实施例。
图5A至图5B至图11A至图11B示出了用于形成包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的方法的一些实施例的各个视图。
图12示出了流程图，该流程图示出了用于形成包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的方法的一些实施例。
具体实施方式
本发明提供了许多用于实现所本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
集成芯片通常包括设计为在许多不同的电压下操作的晶体管。高压晶体管设计为在高击穿电压(例如，大于约20伏(V)、大于约80V或另一合适的值的击穿电压)下操作。可以在绝缘体上硅(SOI)衬底上实施高压晶体管以提高性能，诸如无闩锁操作、高封装密度和更少的泄漏电流。例如，SOI衬底可以包括处理衬底、器件衬底和设置在器件衬底和处理衬底之间的绝缘层。高压晶体管可以包括沿器件衬底设置在源极区域和漏极区域之间的栅极结构。包括第一掺杂类型(例如，p型)的第一阱区域设置在栅极结构下面的器件衬底内并且邻接漏极区域。包括第二掺杂类型(例如，n型)的第二阱区域设置在器件衬底内并且从第一阱区域延伸至源极区域。此外，导电通孔延伸穿过器件衬底和绝缘层以接触处理衬底，导电通孔配置为偏置处理衬底。在操作期间，可以向栅极结构施加偏压以生成电场，该电场使得沟道区域延伸至栅极结构下方并且穿过第一阱区域。当偏压相对较高(例如，大于约60-70V)时，在器件衬底中生成高电场。为了减轻高电场的不利影响，处理衬底可以经由导电通孔电耦接至地。这减轻了高电场的负面影响并且增加了高压晶体管的击穿电压。
导电通孔可以以许多不同方式形成。例如，导电通孔可以与漏极区域和第一阱区域横向相邻形成，从而使得隔离结构将第一阱区域与导电通孔分隔开。在这样的配置中，当向漏极区域施加高负偏压(例如，约-60V或更高)时，在漏极区域和第一阱区域处的器件衬底中将存在高电场。但是，由于漏极区域靠近导电通孔，导电通孔和漏极区域之间的高电场和/或电压差可能损坏隔离结构和/或器件衬底，从而导致高压晶体管击穿。可选地，导电通孔可以与源极区域和第二阱区域横向相邻形成，从而使得隔离结构将第二阱区域与导电通孔分隔开。在这样的配置中，当向栅极结构和/或源极区域施加高正偏压(例如，约+60V或更高)时，在漏极区域和第二阱区域处的器件衬底中将存在高电场。但是，由于源极区域靠近导电通孔，导电通孔和源极区域之间的高电场和/或电压差可能损坏隔离结构和/或器件衬底，从而导致高压晶体管击穿。因此，可以基于导电通孔相对于高压晶体管的源极区域和/或漏极区域的布局来减轻高压晶体管的击穿电压。
因此，本发明涉及包括配置为增加高压晶体管的击穿电压能力的导电终端结构的集成芯片。集成芯片包括位于绝缘层上面的器件衬底和位于绝缘层下面的处理衬底。第一阱区域、第二阱区域和第三阱区域设置在器件衬底中。第二阱区域设置在第一阱区域和第三阱区域之间。高压晶体管设置在器件衬底上并且包括间隔在漏极区域和源极区域之间的栅电极。栅电极位于第一阱区域和第二阱区域之间的第一界面上面。此外，导电通孔设置在器件衬底内并且电耦接至处理衬底。导电终端结构设置在导电通孔和漏极区域之间的处理衬底上。导电终端结构包括设置在第三阱区域内的接触区域以及位于第二阱区域和第三阱区域之间的第二界面上面的导电栅电极。导电栅电极经由接触区域电耦接至第三阱区域。在高压晶体管器件的操作期间，由栅电极生成的电场可以在漏极区域和/或第二阱区域处累积。导电终端结构配置为作用于由栅电极生成的电场，并且降低沿器件衬底的表面的电场强度(例如，降低在漏极和/或第二阱区域处累积的电场强度)。这减轻了累积的电场损坏器件衬底和设置在器件衬底内的其它结构的，从而增加了高压晶体管的击穿电压能力。
图1A示出了包括设置为与高压晶体管122横向相邻的导电终端结构121的集成芯片100的一些实施例的截面图。
集成芯片100包括设置在半导体衬底102上的高压晶体管122。在各个实施例中，半导体衬底102配置为绝缘体上硅(SOI)衬底并且包括处理衬底104、器件衬底108以及设置在处理衬底104和器件衬底108之间的绝缘层106。第一阱区域116、第二阱区域118和第三阱区域120设置在器件衬底108内。第二阱区域118横向设置在第一阱区域116和第三阱区域120之间。在各个实施例中，第二阱区域118包括第一掺杂类型(例如，p型)，并且第一阱区域116和第三阱区域120分别包括与第一掺杂类型相反的第二掺杂类型(例如，n型)。在各个实施例中，第一掺杂类型是p型并且第二掺杂类型是n型，反之亦然。第一隔离结构110从器件衬底108的顶面延伸至器件衬底108的顶面下方的点。第一隔离结构110包括第一隔离段110a和第二隔离段110b。此外，第二隔离结构112从器件衬底108的顶面延伸至绝缘层106。在各个实施例中，第一隔离结构110和第二隔离结构112配置为将设置在半导体衬底102上和/或内的器件彼此电隔离。
高压晶体管122设置在处理衬底104上，从而使得高压晶体管122通过绝缘层106与处理衬底104分隔开。在各个实施例中，高压晶体管122包括源极区域126、漏极区域132、栅电极130以及设置在半导体衬底102和栅电极130之间的栅极介电层128。栅电极130位于器件衬底108上面并且横向设置在源极区域126和漏极区域132之间。源极区域126设置在第一阱区域116内并且与体接触区域124横向相邻。此外，漏极区域132设置在第二阱区域118内并且通过第二隔离段110b与源极区域126横向分隔开。在各个实施例中，栅电极130直接位于第二隔离段110b的部分上面并且直接位于第一阱区域116和第二阱区域118之间的第一界面113上面。在一些实施例中，源极区域126和漏极区域132分别包括第一掺杂类型(例如，p型)，并且体接触区域124包括第二掺杂类型(例如，n型)。在这样的实施例中，高压晶体管122配置为p沟道金属氧化物半导体(PMOS)晶体管、p沟道横向扩散金属氧化物半导体(p-LDMOS)晶体管或另一合适的器件。在更进一步实施例中，高压晶体管122可以配置为n沟道MOS(NMOS)晶体管、n沟道LDMOS(n-LDMOS)晶体管或另一合适的器件。此外，导电通孔114(其可以表现为围绕高压晶体管的连续环，诸如图1B中所示，或者可以表现为一个或多个共同围绕高压晶体管的导电柱，诸如图1C中所示)设置在半导体衬底102内并且从器件衬底108的顶面穿过绝缘层106连续延伸至处理衬底104的顶面。导电通孔114通过第二隔离结构112与器件衬底108分隔开并且配置为偏置处理衬底104。例如，导电通孔114配置为将处理衬底104电耦接至地(例如，0V)、接地节点、接地端子等。通过经由导电通孔114将处理衬底104耦接至地，可以提高高压晶体管122的稳定性和击穿电压。在更进一步实施例中，导电通孔114可以称为保护环。
互连结构位于器件衬底108上面并且包括介电结构140、多个导电接触件142和多个导线144。导电接触件142和导线144设置在介电结构140内并且配置为提供电连接至设置在半导体衬底102上的器件(例如，高压晶体管122)。在各个实施例中，导电终端结构121横向设置在高压晶体管122和导电通孔114之间。在一些实施例中，导电终端结构121包括第三阱区域120、设置在第三阱区域120内的接触区域136、导电栅电极134和外围栅极介电层133。第三阱区域120和接触区域136分别包括第二掺杂类型(例如，n型)，其与第二阱区域118的第一掺杂类型(例如，p型)相反，从而使得导电终端结构121的P-N结二极管结构存在于第二阱区域118和第三阱区域120之间。导电终端结构121的P-N结二极管结构例如配置为将电流导向接触区域136。在进一步实施例中，接触区域136经由导线144和导电接触件142电耦接至导电栅电极134。外围栅极介电层133将导电栅电极134与器件衬底108分隔开。此外，外围栅极介电层133和导电栅电极134直接位于第一隔离结构110的第一隔离段110a上面。导电栅电极134直接位于第二阱区域118和第三阱区域120之间的第二界面115上面。
在一些实施例中，在接收偏压时，高压晶体管122的栅电极130配置为生成控制电荷载流子(例如，电子或电子空穴)在横向设置在源极区域126和漏极区域132之间的沟道区域127内的移动的电场。例如，在操作期间，可以相对于源极区域126选择性向栅电极130施加栅极-源极电压，从而在沟道区域127中形成导电沟道。此外，当施加栅极-源极电压以形成导电沟道时，施加漏极至源极电压以在源极区域126和漏极区域132之间移动电荷载流子。在各个实施例中，沟道区域127可以从源极区域126横向延伸至相邻的第二阱区域118(例如，在一些实施例中称为漂移区域和/或“漏极延伸区域”)。
在各个实施例中，在集成芯片100的操作期间，导电终端结构121配置为作用于由栅电极130生成的电场。这部分地增强了高压晶体管122的击穿电压能力，从而提高了集成芯片100的性能。在一些实施例中，在高压晶体管122的操作期间，可以向漏极区域132施加高负电压(例如，约-60V或更高)并且高电场将存在于漏极区域132和第二阱区域118处的器件衬底108中。导电栅电极134和接触区域136配置为衰减漏极区域132和/或第二阱区域118处的电场和/或电势。例如，电荷载流子可以从第二阱区域118行进至接触区域136(例如，行进穿过导电终端结构121的P-N结二极管结构)并且可以在导电栅电极134中累积。这部分地可以降低沿器件衬底108的表面的电场强度，从而提高高压晶体管122的击穿电压能力。
此外，导电栅电极134的第一侧壁134s1从第一隔离段110a的外侧壁横向偏移第一横向距离L1。在各个实施例中，第一横向距离L1在约0微米(um)至0.2um的范围内或另一合适的值。在一些实施例中，如果第一横向距离L1相对较小(例如，小于约0um)，则导电栅电极134和外围栅极介电层133可以直接位于接触区域136和/或第三阱区域120的至少部分上面。这部分地可能导致电荷载流子隧穿外围栅极介电层133进入导电栅电极134中，从而损坏外围栅极介电层133和/或降低高压晶体管122的性能。在进一步实施例中，如果第一横向距离L1相对较大(例如，大于约0.2um)，则导电栅电极134的整体尺寸显著减小，从而减轻导电栅电极134降低沿器件衬底108的表面的电场强度的能力。这可能降低高压晶体管122的击穿能力。
图1B示出了沿图1A的线A-A’截取的集成芯片100的一些实施例的顶视图。
在一些实施例中，如图1B的顶视图中所示，源极区域126、栅电极130、第二阱区域118、漏极区域132、导电栅电极134、第三阱区域120、接触区域136、第一隔离结构110、第二隔离结构112和导电通孔114是同心环形区域/结构。应该理解，虽然上述区域/结构当在图1B中从上方观察时为矩形环形，但是上述区域/结构也可以例如是方形环形、三角形环形、圆形环形、椭圆形环形或一些其它闭合路径形状。因此，在一些实施例中，导电栅电极134连续横向围绕栅电极130。在更进一步实施例中，源极区域126、栅电极130、第二阱区域118、漏极区域132、导电栅电极134、第三阱区域120、接触区域136、第一隔离结构110、第二隔离结构112和导电通孔114彼此同心和/或每个相对于体接触区域124的中心同心。在各个实施例中，第三阱区域120可以称为外围终端阱区域和/或接触区域136可以称为外围终端接触区域。
在一些实施例中，第一阱区域116可以从体接触区域124的中心连续延伸至第一界面113。因此，当从上方观察时，代表第一界面113的虚线矩形可以例如对应于第一阱区域116的外周并且可以对应于第二阱区域118的内周。在更进一步实施例中，第二阱区域118从第一界面113连续延伸至第二界面115。因此，当从上方观察时，代表第二界面115的虚线矩形可以例如对应于第二阱区域118的外周并且可以对应于第三阱区域120的内周。
图1C示出了图1B的顶视图的一些可选实施例，其中导电通孔114包括共同围绕栅电极130和导电栅电极134的多个导电柱。图1C示出了沿图1A的线A-A’截取的集成芯片100的顶视图的一些实施例。在更进一步实施例中，第二隔离结构112连续围绕多个导电柱中的每个导电柱。多个导电柱中的每个导电柱可以例如接触处理衬底(图1A的104)和/或电耦接至地(例如，0V)、接地节点、接地端子等。
图2示出了包括设置为与高压晶体管122横向相邻的导电终端结构121的集成芯片200的一些可选实施例的截面图。集成芯片200可以包括图1A至图1C的集成芯片100的一些方面(反之亦然)；并且因此，以上关于图1A至图1C解释的特征和/或参考标号也适用于图2中的集成芯片200。
集成芯片200包括设置在半导体衬底102上的高压晶体管122。高压晶体管122可用于各种应用，诸如例如，射频(RF)组件、诸如栅极驱动器(绝缘栅双极晶体管(IGBT)/功率金属氧化物半导体场效应晶体管(MOSFET))的高压应用、智能功率/高压器件、压力传感器、致动器、加速度计、陀螺仪或一些其它合适的应用。在各个实施例中，半导体衬底102可以配置为SOI衬底并且包括处理衬底104、器件衬底108和设置在处理衬底104和器件衬底108之间的绝缘层106。在一些实施例中，绝缘层106可以例如是或包括氧化硅、富硅氧化物(SRO)、一些其它氧化物、一些其它电介质或前述材料的任何组合。在一些实施例中，处理衬底104和器件衬底108可以例如是或包括块状衬底(例如，块状硅衬底)、硅、单晶硅、掺杂的硅或另一合适的半导体材料。处理衬底104可以例如包括具有在约1014至1016原子/cm3的范围内或另一合适的值的掺杂浓度的第一掺杂类型(例如，p型)。在各个实施例中，处理衬底104和器件衬底108可以分别具有在约1至100欧姆-厘米(Ω*cm)的范围内或另一合适的值的电阻。在一些实施例中，如果处理衬底104的电阻相对较低(例如，小于约1Ω*cm)，则高压晶体管122的击穿电压可能降低。在更进一步实施例中，如果处理衬底104的电阻相对较大(例如，大于约100Ω*cm)，则高压晶体管122的击穿电压可能增加。
第一隔离结构110设置在器件衬底108内并且从器件衬底108的顶面连续延伸至器件衬底108的顶面下方的点。第一隔离结构110可以例如配置为浅沟槽隔离(STI)结构或另一合适的隔离结构。第一隔离结构110包括彼此横向分隔开非零距离的第一隔离段110a和第二隔离段110b。此外，第二隔离结构112从器件衬底108的顶面连续延伸至绝缘层106。第二隔离结构112可以例如配置为深沟槽隔离(DTI)结构或另一合适的隔离结构。在一些实施例中，第一隔离结构110和第二隔离结构112可以例如分别是或包括氮化硅、碳化硅、二氧化硅、氮氧化硅、碳氧化硅、另一合适的介电材料或前述材料的任何组合。
高压晶体管122包括源极区域126、漏极区域132、栅电极130和栅极介电层128。源极区域126和漏极区域132设置在器件衬底108内并且通过第一隔离结构110的第二隔离段110b彼此横向分隔开。在各个实施例中，漏极区域132邻接第一隔离结构110的第一隔离段110a和第二隔离段110b。此外，栅电极130设置在器件衬底108上方并且横向间隔在源极区域126和漏极区域132之间。栅极介电层128设置在栅电极130和器件衬底108之间。在各个实施例中，高压晶体管122配置为p沟道金属氧化物半导体(PMOS)晶体管、p沟道横向扩散金属氧化物半导体(p-LDMOS)晶体管或另一合适的器件。在这样的实施例中，源极区域126和漏极区域132包括第一掺杂类型(例如，p型)并且可以具有在约1014至1016原子/cm3的范围内或另一合适的值的掺杂浓度。在进一步实施例中，栅电极130可以例如是或包括多晶硅和/或金属栅极材料，诸如钨、钛、钽、铝、另一合适的导电材料或前述材料的任何组合。在更进一步实施例中，栅极介电层128可以例如是或包括二氧化硅、高k介电材料等。如本文所使用，高k介电材料是具有大于3.9的介电常数的介电材料。
轻掺杂区域202设置在器件衬底108内并且邻接源极区域126的第一侧。体接触区域124设置在器件衬底108内并且邻接源极区域126的第二侧，其中源极区域126的第一侧与源极区域126的第二侧相对。在各个实施例中，轻掺杂区域202包括具有在约1012至1014原子/cm3的范围内的或另一合适的值的掺杂浓度的第一掺杂类型(例如，p型)。在进一步实施例中，体接触区域124包括具有在约1014至1016原子/cm3的范围内或另一合适的值的掺杂浓度的第二掺杂类型(例如，n型)。在各个实施例中，第一掺杂类型是p型并且第二掺杂类型是n型，反之亦然。
导电通孔114从半导体衬底102的顶面连续延伸至处理衬底104的顶面，从而使得导电通孔114耦接至处理衬底104。在各个实施例中，第二隔离结构112横向围绕导电通孔114，从而使得第二隔离结构112将导电通孔114与设置在半导体衬底102上/内的器件电隔离。在一些实施例中，导电通孔114可以配置为或称为衬底通孔(TSV)。在更进一步实施例中，导电通孔114可以将处理衬底104电耦接至参考节点、参考端子、接地节点、接地端子等。在各个实施例中，参考端子和/或参考节点可以用0V或另一合适的值偏置。在进一步实施例中，导电通孔114可以例如是或包括铝、铜、钨、另一合适的导电材料或前述材料的任何组合。
第一阱区域116、第二阱区域118和第三阱区域120设置在器件衬底108内。第二阱区域118横向设置在第一阱区域116和第三阱区域120之间。在各个实施例中，第二阱区域118包括第一掺杂类型(例如，p型)，并且第一阱区域116和第三阱区域120分别包括第二掺杂类型(例如，n型)。在各个实施例中，第一阱区域116、第二阱区域118和第三阱区域120分别具有在约1011至1013原子/cm3范围内或另一合适的值的的掺杂浓度。漏极区域132设置在第二阱区域118内并且邻接第二阱区域118。在各个实施例中，第二阱区域118配置为漂移区域(或“漏极延伸区域”)并且具有相对低的掺杂浓度，这在高工作电压下提供更高的电阻。此外，高压晶体管122的栅电极130的至少部分直接位于第二阱区域118的至少部分上面。此外，轻掺杂区域202、源极区域126和体接触区域124设置在第一阱区域116内。
互连结构位于器件衬底108上面并且包括介电结构140、多个导电接触件142和多个导线144。导电接触件142和导线144设置在介电结构140内并且配置为提供电连接至设置在半导体衬底102上和/或内的器件(例如，高压晶体管122)。例如，源极区域126和体接触区域124可以经由两个或更多个导电接触件142和至少一个导线144彼此电耦接。介电结构140可以包括一个或多个介电层。在各个实施例中，一个或多个介电层可以例如是或包括氧化物、二氧化硅、低k介电材料、氮化硅、碳化硅、另一合适的介电材料或前述材料的任何组合。如本文所使用，低k介电材料是具有小于3.9的介电常数的介电材料。在进一步实施例中，导电接触件142和导线144可以例如是或包括铝、铜、钛、钽、氮化钛、氮化钽、钌、钨、另一导电材料或前述材料的任何组合。
导电终端结构121设置为与高压晶体管122的漏极区域132横向相邻。在各个实施例中，导电终端结构121包括第三阱区域120、第二阱区域118的至少部分、设置在第三阱区域120内的接触区域136以及包括导电栅电极134和外围栅极介电层133的终端栅极结构。外围栅极介电层133设置在导电栅电极134和器件衬底108之间。在一些实施例中，导电栅电极134和外围栅极介电层133直接位于第一隔离结构110的第一隔离段110a上面，从而使得外围栅极介电层133的整个底面与第一隔离段110a的顶面直接接触。换句话说，在这样的实施例中，第一隔离段110a的顶面的至少部分直接接触外围栅极介电层133的整个底面。此外，导电栅电极134横向设置在接触区域136和漏极区域132之间。在进一步实施例中，导电栅电极134直接位于第三阱区域120的至少部分上面并且直接位于第二阱区域118的至少部分上面。在更进一步实施例中，导电栅电极134在朝向高压晶体管122的方向上从接触区域136横向偏移非零距离。
在各个实施例中，当导电终端结构121与漏极区域132(和/或高压晶体管122的漂移区域)横向相邻时，第三阱区域120和接触区域136分别包括与第二阱区域118(即，漂移区域)的第一掺杂类型(例如，p型)相反的第二掺杂类型(例如，n型)。因此，导电终端结构121的P-N结二极管结构存在于第二阱区域118和第三阱区域120之间。在各个实施例中，在集成芯片200的操作期间，导电终端结构121的P-N结二极管结构促进电荷载流子从第二阱区域118转移至接触区域136和/或导电栅电极134。这减轻了沿器件衬底108表面的电场强度，从而提高了高压晶体管122的击穿电压能力。在各个实施例中，接触区域136经由两个或更多个导电接触件142和至少一个导线144电耦接至导电栅电极134。这促进电荷载流子从接触区域136转移至导电栅电极134，从而使得当高压晶体管122在高压下操作时，导电栅电极134可以存储和/或累积电荷载流子。因此，可以在高操作电压下减轻对半导体衬底102和/或高压晶体管122的损坏，从而增加高压晶体管122的击穿电压能力。
导电栅电极134可以例如是或包括多晶硅和/或金属栅极材料，诸如钨、钛、钽、铝、另一合适的导电材料或前述材料的任何组合。外围栅极介电层133可以例如是或包括二氧化硅、高k介电材料等。在进一步实施例中，导电栅电极134包括与栅电极130相同的导电材料(例如，多晶硅)。在更进一步实施例中，外围栅极介电层133包括与栅极介电层128相同的介电材料(例如，高k介电材料)。在各个实施例中，接触区域136具有在约1014至1016原子/cm3的范围内或另一合适的值的掺杂浓度。
导电栅电极134包括第一侧壁134s1和与第一侧壁134s1相对的第二侧壁134s2。在各个实施例中，外围栅极介电层133的外部相对侧壁与导电栅电极134的第一侧壁134s1和第二侧壁134s2对准。在一些实施例中，第一侧壁134s1与第一隔离段110a的外侧壁对准(例如，第一横向距离(图1A的L1)为零)。导电栅电极134的第二侧壁134s2从第一隔离段110a的外侧壁横向偏移第二横向距离L2。在一些实施例中，第二横向距离L2在约0.3um至7um的范围内或另一合适的值。在实施例中，如果第二横向距离L2相对较小(例如，小于约0.3um)，则导电栅电极134的整体尺寸减小，从而减轻导电栅电极134降低沿器件衬底108表面的电场强度的能力。这可能降低高压晶体管122的击穿能力。在另一实施例中，如果第二横向距离L2相对较大(例如，大于约7um)，则导电栅电极134可以相对靠近漏极区域132和/或可以位于漏极区域132的至少部分上面。这可能导致电荷载流子从漏极区域132通过外围栅极介电层133隧穿至导电栅电极134中，从而损坏外围栅极介电层133和/或降低高压晶体管122的性能。在更进一步实施例中，第二横向距离L2可以对应于导电栅电极134的宽度。
此外，栅电极130的侧壁130s1从第二隔离段110b的外侧壁横向偏移第三横向距离L3。在一些实施例中，第三横向距离L3在约0.3um至7um的范围内或另一合适的值内。在实施例中，如果第三横向距离L3相对较小(例如，小于约0.3μm)，则栅电极130的整体尺寸可能相当小，从而降低高压晶体管122的性能。在又一实施例中，如果第三横向距离L3相对较大(例如，大于约7um)，则栅电极130可以相对靠近漏极区域132。这可能不利地影响电荷载流子从源极区域126至漏极区域132的流动，从而降低高压晶体管122的性能(例如，降低高压晶体管122的击穿电压能力)。
图3A示出了包括设置为与高压晶体管122横向相邻的导电终端结构121的集成芯片300的一些实施例的截面图。图3A的集成芯片300可以对应于图1A至图1C的集成芯片100的一些实施例，其中高压晶体管122配置为NMOS晶体管。
在各个实施例中，导电终端结构121横向设置在导电通孔114和高压晶体管122的源极区域126之间。处理衬底104包括第一掺杂类型(例如，p型)。如图3A中所示，高压晶体管122配置为NMOS晶体管、n沟道LDMOS(n-LDMOS)晶体管或另一合适的器件。在这样的实施例中，体接触区域124包括第一掺杂类型(例如，p型)和漏极区域132，源极区域126和轻掺杂区域202分别包括与第一掺杂类型相反的第二掺杂类型(例如，n型)。在各个实施例中，第一掺杂类型是p型并且第二掺杂类型是n型。此外，第一阱区域116横向设置在第二阱区域118和第三阱区域120之间。在一些实施例中，第一阱区域116包括第一掺杂类型(例如，p型)，并且第二阱区域118和第三阱区域120分别包括第二掺杂类型(例如，n型)。在各个实施例中，第二阱区域118配置为漂移区域(或“漏极延伸区域”)，从而使得导电终端结构121的第三阱区域120通过第一阱区域116与漂移区域横向分隔开。
在各个实施例中，当导电终端结构121与源极区域126和/或体接触区域124横向相邻时，第三阱区域120和接触区域136分别包括与第一阱区域116的第一掺杂类型(例如，p型)相反的第二掺杂类型(例如，n型)。因此，导电终端结构121的P-N结二极管结构存在于第一阱区域116和第三阱区域120之间。在各个实施例中，在集成芯片300的操作期间，导电终端结构121的P-N结二极管结构促进电荷载流子从第一阱区域116转移至接触区域136和/或导电栅电极134。这减轻了沿器件衬底108的表面的电场强度，从而提高了高压晶体管122的击穿电压能力。在更进一步实施例中，导电终端结构121的第二阱区域118(即，漂移区域)和第三阱区域120包括相同的掺杂类型(例如，n型)。
在各个实施例中，漏极区域132、源极区域126和接触区域136包括第二掺杂类型(例如，n型)，并且可以具有在约1014至1016原子/cm3的范围内或另一合适的值的的掺杂浓度。在进一步实施例中，第二阱区域118和第三阱区域120包括第二掺杂类型(例如，n型)，并且可以具有在约1011至1013原子/cm3的范围内或另一合适的值的的掺杂浓度。在一些实施例中，第一阱区域116包括第一掺杂类型(例如，p型)并且可以具有在约1011至1013原子/cm3的范围内或另一合适的值的的掺杂浓度。
图3B示出了沿图3A的线B-B’截取的集成芯片300的一些实施例的顶视图。为了清楚和易于说明，从图3B的顶视图省略第一隔离结构110和第二隔离结构112。
在一些实施例中，如图3B的顶视图中所示，栅电极130、源极区域126、体接触区域124、第一阱区域116、导电栅电极134、第三阱区域120、接触区域136和导电通孔114是同心环形区域/结构。应该理解，虽然上述区域/结构当在图3B中从上方观察时为矩形环形，但是上述区域/结构也可以例如是方形环形、三角形环形、圆形环形、椭圆形环形或一些其它闭合路径形状。在进一步实施例中，栅电极130、源极区域126、体接触区域124、第一阱区域116、导电栅电极134、第三阱区域120、接触区域136和导电通孔114彼此同心和/或每个相对于漏极区域132的中心同心。
图3C示出了图3A和图3B的集成芯片300的一些可选实施例的截面图，其中导电栅电极134的第一侧壁134s1与第一隔离结构110的第一隔离段110a的外侧壁对准。
图4A示出了操作图1A至图1C、图2或图3A至图3B的集成芯片的一些实施例的曲线图400a。曲线图400a提供了施加至集成芯片的操作条件的一个实例。但是，应该理解，其它操作条件也是可行的，由此曲线图400a仅仅是实例。曲线图400a的x轴对应于第一电压V1，并且曲线图400a的y轴对应于第二电压V2。
如图4A中所示，在各个实施例中，第一电压V1可以对应于施加至源极区域(图1A的126)和栅电极(图1A的130)的偏压，并且第二电压V2可以对应于导电栅电极(图1A的134)和/或接触区域(图1A的136)处的电压。电压曲线410反映高压晶体管(图1A的122)和导电终端结构(图1A的121)的操作特性。在这样的实施例中，在集成芯片(图1A的100)的操作期间，第一电压V1施加至源极区域(图1A的126)和栅电极(图1A的130)，处理衬底(图1A的104)经由导电通孔(图1A的114)电耦接至地(例如，0V)，并且漏极区域(图1A的132)电耦接至地(例如，0V)。在更进一步实施例中，在这样的操作条件下，导电栅电极(图1A的134)处的第二电压V2的值可以由等式：V2＝X*V1表示，其中X是在约0.01至0.02的范围内、约0.014或另一合适的值的正数。因此，如电压曲线410所示，随着第一电压V1的幅度增加，导电栅电极(图1A的134)处的第二电压V2的幅度增加。这部分是因为电荷载流子可以穿过导电终端结构(图1A的121)的P-N结二极管结构至导电栅电极(图1A的134)。因此，随着施加至源极区域(图1A的126)和/或栅电极(图1A的130)的第一电压V1增加，导电终端结构(图1A的121)促进沿器件衬底(图1A的108)的表面的电场强度的降低。
在各个实施例中，第一电压Vl可以从第一电压值402增加至第二电压值404，其中第一电压值402为约+5V、+10V或另一合适的值，并且第二电压值404为约+100V、+105V、+110V或另一合适的值。在更进一步实施例中，第二电压V2可以从第三电压值406增加至第四电压值408，其中第三电压值406为约+0.05V、+0.07V或另一合适的值，并且第四电压值408为约+1.55V、+1.5V或另一合适的值。
图4B示出了操作图1A至图1C、图2或图3A至图3B的集成芯片的一些实施例的曲线图400b。曲线图400b提供了施加至集成芯片的操作条件的一个实例。但是，应该理解，其它操作条件也是可行的，由此曲线图400b仅仅是实例。曲线图400a的x轴对应于第一电压V1，并且曲线图400a的y轴对应于第二电压V2。
如图4B中所示，在一些实施例中，第一电压V1可以对应于施加至漏极区域(图1A的132)的偏压，并且第二电压V2可以对应于导电栅电极(图1A的134)和/或接触区域(图1A的136)处的电压。电压曲线412反映高压晶体管(图1A的122)和导电终端结构(图1A的121)的操作特性。在这样的实施例中，在集成芯片(图1A的100)的操作期间，第一电压V1施加至漏极区域(图1A的132)，并且处理衬底(图1A的104)、源极区域(图1A的126)和栅电极(图1A的130)每个电耦接至地(例如，0V)。在这样的操作条件下，导电栅电极(图1A的134)处的第二电压V2的值可以例如由等式：V2＝Y*V1表示，其中Y是在约0.20至0.40的范围内、约0.314或另一合适的值的正数。
在各个实施例中，第一电压Vl可以从第一电压值402增加至第二电压值404，其中第一电压值402为约-0.01V、-0.05V或另一合适的值，并且第二电压值404为约-100V、-105V、-110V或另一合适的值。在更进一步实施例中，第二电压V2可以从第三电压值406增加至第四电压值408，其中第三电压值406为约-0.05V、-0.05V或另一合适的值，并且第四电压值408为约-30V、-35V或另一合适的值。
图5A至图5B至图11A至图11B示出了根据本发明的用于形成包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的方法的一些实施例的各个视图。具有“A”后缀的图示出了集成芯片在各个形成工艺期间的截面图。具有“B”后缀的图示出了沿具有“A”后缀的图的线A-A’截取的顶视图。虽然参考方法描述了图5A至图5B至图11A至图11B中所示的各个视图，但是应该理解，图5A至图5B至图11A至图11B中所示的结构不限于该方法，而是可以独立于该方法而独立存在。虽然图5A至图5B至图11A至图11B描述为一系列步骤，但是应该理解，这些步骤不是限制性的，因为在其它实施例中可以改变步骤的顺序，并且所公开的方法也适用于其它结构。在其它实施例中，可以全部或部分省略所示和/或描述的一些步骤。
如图5A至图5B的截面图500a和顶视图500b中所示，提供了半导体衬底102。在一些实施例中，半导体衬底102配置为SOI衬底并且包括处理衬底104、器件衬底108以及设置在处理衬底104和器件衬底108之间的绝缘层106。用于形成半导体衬底102的工艺可以包括：在处理衬底104上方沉积绝缘层106(例如，通过热氧化、物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)等)；以及将器件衬底108接合至绝缘层106。处理衬底104可以包括第一掺杂类型(例如，p型)。在各个实施例中，处理衬底104和器件衬底108可以分别具有在约1至100欧姆-厘米(Ω*cm)的范围内或另一合适的值的电阻。在更进一步实施例中，器件衬底108的厚度大于处理衬底104的厚度。
如图6A至图6B的截面图600a和顶视图600b中所示，在器件衬底108内形成第一隔离结构110和第二隔离结构112。在一些实施例中，用于形成第一隔离结构110的工艺可以包括：在器件衬底108的顶面上方形成掩蔽层(未示出)；根据掩蔽层选择性蚀刻器件衬底108以形成延伸至器件衬底108的顶面中的开口；用介电材料填充(例如，通过CVD、PVD、ALD、热氧化等)开口；以及实施去除工艺以去除掩蔽层。在一些实施例中，在用介电材料填充开口之后，可以对介电材料实施平坦化工艺(例如，化学机械平坦化(CMP)工艺)。在各个实施例中，第二隔离结构112可以通过基本类似于以上关于第一隔离结构的形成的工艺的工艺来形成。在更进一步实施例中，第一隔离结构110形成为使得第一隔离结构110包括从第二隔离段110b横向偏移非零距离的第一隔离段110a。在进一步实施例中，第一隔离段110a的第一宽度w1大于第二隔离段110b的第二宽度w2。在更进一步实施例中，第一宽度w1和第二宽度w2每个在约1um至10um的范围内或另一合适的值。在一些实施例中，如图6B中所见，第一隔离结构110和第二隔离结构112形成为使得第一隔离结构110和第二隔离结构112是和/或包括一个或多个环形结构。
如图7A至图7B的截面图700a和顶视图700b中所示，在器件衬底108内形成导电通孔114。在一些实施例中，用于形成导电通孔114的工艺包括：选择性蚀刻第二隔离结构112和绝缘层106以形成从器件衬底108的顶面延伸至处理衬底104的沟槽；在沟槽内沉积(例如，通过CVD、PVD、溅射、电镀、化学镀等)导电材料(例如，钛、铜、铝、钨、钽等)；以及对导电材料实施平坦化工艺(例如，CMP工艺)。在各个实施例中，实施平坦化工艺，从而使得导电通孔114的顶面与第一隔离结构110、第二隔离结构112的顶面和/或器件衬底108的顶面共面。在进一步实施例中，第二隔离结构112横向围绕导电通孔114，从而使得第二隔离结构112将导电通孔114与器件衬底108分隔开。在一些实施例中，如图7B中所见，导电通孔114形成为使得导电通孔114是环形结构。
如图8A至图8B的截面图800a和顶视图800b中所示，对器件衬底108实施一个或多个离子注入工艺以在器件衬底108内形成一个或多个掺杂区域。在各个实施例中，可以实施一个或多个离子注入工艺以形成第一阱区域116、第二阱区域118和第三阱区域120。在一些实施例中，第二阱区域118包括第一掺杂类型(例如，p型)，并且第一阱区域116和第三阱区域120分别包括与第一掺杂类型(例如，p型)相反的第二掺杂类型(例如，n型)。在进一步实施例中，一个或多个离子注入工艺可以每个包括：在器件衬底108的顶面上方形成掩蔽层(未示出)；根据掩蔽层选择性将掺杂剂注入至器件衬底108中；以及实施去除工艺以去除掩蔽层。在更进一步实施例中，可以实施第一离子注入工艺以形成第一阱区域116和第三阱区域120，并且可以实施不同的第二离子注入工艺以形成第二阱区域118。第一掺杂类型的p型掺杂剂可以例如是或包括硼、二氟硼(例如，BF2)、铟、一些其它合适的p型掺杂剂或前述材料的任何组合。此外，第二掺杂类型的n型掺杂剂可以例如是或包括磷、砷、锑、一些其它合适的n型掺杂剂或前述材料的任何组合。在各个实施例中，第二阱区域118可以配置为漂移区域。在一些实施例中，如图8B中所见，第二阱区域118和第三阱区域120形成为使得第二阱区域118和第三阱区域120是环形区域。
如图9A至图9B的截面图900a和顶视图900b中所示，在器件衬底108的顶面上方形成栅极结构902和终端栅极结构904。栅极结构902包括栅极介电层128和位于栅极介电层128上面的栅电极130，并且终端栅极结构904包括外围栅极介电层133和位于外围栅极介电层133上面的导电栅电极134。在一些实施例中，用于形成栅极结构902和终端栅极结构904的工艺包括：在器件衬底108的顶面上方沉积(例如，通过CVD、PVD、ALD、热氧化等)栅极介电结构；在栅极介电材料上方沉积(例如，通过CVD、PVD、溅射、电镀、化学镀等)栅电极层；以及通过掩蔽层(未示出)图案化栅极介电结构和栅电极层以限定栅电极130、栅极介电层128、导电栅电极134和外围栅极介电层133。因此，在一些实施例中，栅极结构902可以与终端栅极结构904同时形成。栅极介电结构可以例如是或包括二氧化硅、高k介电材料等。栅电极层可以例如是或包括多晶硅和/或金属栅极材料，诸如钨、钛、钽、铝、另一合适的导电材料或前述材料的任何组合。在一些实施例中，如图9B中所见，栅极结构902和终端栅极结构904形成为使得栅极结构902和终端栅极结构904是环形结构。
在进一步实施例中，终端栅极结构904形成为使得导电栅电极134的第一侧壁134s1从第一隔离段110a的外侧壁横向偏移第一横向距离L1，并且导电栅电极134的第二侧壁134s2从第一隔离段110a的外侧壁横向偏移第二横向距离L2。在一些实施例中，第一横向距离L1在约0μm至0.2μm的范围内或另一合适的值，并且第二横向距离L2在约0.3μm至7μm的范围内或另一合适的值。在各个实施例中，第一横向距离L1等于0，从而使得第一隔离段110a的外侧壁与导电栅电极134的第一侧壁134s1对准(例如，如图2中所示和/或描述)。在更进一步实施例中，栅极结构902形成为使得栅电极130的侧壁130s1从第二隔离段110b的外侧壁横向偏移第三横向距离L3。在一些实施例中，第三横向距离L3在约0.3um至7um的范围内或另一合适的值。
如图10A至图10B的截面图1000a和顶视图1000b中所示，对器件衬底108实施一个或多个离子注入工艺以在器件衬底108内限定掺杂区域，并且在器件衬底108上限定高压晶体管122和导电终端结构121。在一些实施例中，实施一个或多个离子注入工艺以在第一阱区域116内形成体接触区域124、源极区域126和轻掺杂区域202，在第二阱区域118内形成漏极区域132，并且在第三阱区域120内形成接触区域136。在一些实施例中，源极区域126、轻掺杂区域202和漏极区域132包括第一掺杂类型(例如，p型)，并且接触区域136和体接触区域124包括第二掺杂类型(例如，n型)。在进一步实施例中，一个或多个离子注入工艺可以每个包括：在器件衬底108的顶面上方形成掩蔽层(未示出)；选择性将掺杂剂注入至器件衬底108中；以及实施去除工艺以去除掩蔽层。在更进一步实施例中，可以实施第一离子注入工艺以形成轻掺杂区域202，可以实施第二离子注入工艺以形成漏极区域132和源极区域126，并且可以实施第三离子注入工艺以形成接触区域136和体接触区域124。在一些实施例中，如图10B中所见，实施一个或多个离子注入工艺，从而使得源极区域126、漏极区域132和/或接触区域136是环形区域。
高压晶体管122包括栅电极130、栅极介电层128、源极区域126和漏极区域132。在各个实施例中，用于形成高压晶体管122的工艺包括图7A至图11B中所示和/或描述的工艺步骤的至少部分。导电终端结构121包括导电栅电极134、外围栅极介电层133和接触区域136。在一些实施例中，用于形成导电终端结构121的工艺包括图7A至图11B中所示和/或描述的工艺步骤的至少部分。在更进一步实施例中，高压晶体管122可以与导电终端结构121同时形成。
如图11A至图11B的截面图1100a和顶视图1100b中所示，在器件衬底108上方形成互连结构1102。互连结构1102包括介电结构140、多个导电接触件142和多个导线144。在各个实施例中，介电结构140可以通过CVD工艺、PVD工艺、ALD工艺或另一合适的沉积或生长工艺形成。在进一步实施例中，多个导电接触件142和多个导线144可以通过一个或多个图案化工艺、一个或多个沉积工艺和/或其它合适的制造工艺形成。为了清楚和易于说明，从图11B的顶视图省略介电结构140和多个导电接触件142。
图12示出了根据本发明的用于形成包括设置为与高压晶体管横向相邻的导电终端结构的集成芯片的方法1200。虽然方法1200所示和/或描述为一系列步骤或事件，但是应该理解，该方法不限于示出的排序或步骤。因此，在一些实施例中，步骤可以以与示出的不同的顺序执行，和/或可以同时执行。此外，在一些实施例中，示出的步骤或事件可以细分为多个步骤或事件，其可在不同的时间执行或与其它步骤或子步骤同时执行。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其它未示出的步骤或事件。
在步骤1202中，在器件衬底内形成隔离结构，其中器件衬底位于绝缘层上面并且处理衬底位于绝缘层下面。图6A至图6B示出了对应于步骤1202的一些实施例的各个视图。
在步骤1204中，形成穿过器件衬底延伸至处理衬底的导电通孔。图7A至图7B示出了对应于步骤1204的一些实施例的各个视图。
在步骤1206中，对器件衬底实施掺杂工艺以形成第一阱区域、第二阱区域和第三阱区域，其中第二阱区域位于第一阱区域和第三阱区域之间。图8A至图8B示出了对应于步骤1206的一些实施例的各个视图。
在步骤1208中，在器件衬底上方形成栅电极，从而使得栅电极位于第一阱区域和第二阱区域之间的第一界面上面。图9A至图9B示出了对应于步骤1208的一些实施例的各个视图。
在步骤1210中，在隔离结构上方形成导电栅电极。图9A至图9B示出了对应于步骤1210的一些实施例的各个视图。
在步骤1212中，对器件衬底实施掺杂工艺以在器件衬底内形成源极区域、漏极区域和接触区域。栅电极设置在源极区域和漏极区域之间，并且接触区域设置在导电通孔和导电栅电极之间的第三阱区域内。图10A至图10B示出了对应于步骤1212的一些实施例的各个视图。
因此，在一些实施例中，本申请涉及设置在器件衬底上的高压晶体管器件，其中器件衬底通过绝缘层与下面的处理衬底分隔开。导电通孔穿过器件衬底延伸至处理衬底，并且导电终端结构设置在横向位于高压晶体管器件和导电通孔之间的器件衬底上。
在一些实施例中，本申请提供了集成芯片，包括：半导体衬底，包括位于处理衬底上面的器件衬底以及设置在器件衬底和处理衬底之间的绝缘层；栅电极，位于漏极区域和源极区域之间的器件衬底上面；导电通孔，延伸穿过器件衬底和绝缘层以接触处理衬底；第一隔离结构，设置在器件衬底内并且包括横向设置在栅电极和导电通孔之间的第一隔离段；接触区域，设置在第一隔离段和导电通孔之间的器件衬底内；以及导电栅电极，直接位于第一隔离段上面，其中，导电栅电极电耦接至接触区域。在实施例中，集成芯片还包括：第一阱区域，设置在器件衬底内；第二阱区域，设置在器件衬底内并且在第一界面处邻接第一阱区域，其中，第二阱区域包括第一掺杂类型，并且第一阱区域包括与第一掺杂类型相反的第二掺杂类型，并且其中，栅电极直接位于第一界面上面；以及第三阱区域，设置在器件衬底内并且在第二界面处邻接第二阱区域，其中，第三阱区域包括第二掺杂类型，并且其中，导电栅电极直接位于第二界面上面。在实施例中，漏极区域设置在第二阱区域内，源极区域设置在第一阱区域内，并且接触区域设置在第三阱区域内，从而使得导电栅电极经由接触区域电耦接至第三阱区域。在实施例中，源极区域和漏极区域包括第一掺杂类型，并且接触区域包括第二掺杂类型，第一掺杂类型是p型，并且第二掺杂类型是n型。在实施例中，第一隔离段从接触区域的侧壁连续延伸至漏极区域的侧壁，并且其中，导电栅电极横向间隔在第一隔离段的外部相对侧壁之间。在实施例中，导电栅电极是环形的，并且横向围绕漏极区域和栅电极。在实施例中，接触区域是环形的，从而使得接触区域包围导电栅电极。在实施例中，集成芯片还包括：第二隔离结构，设置在器件衬底内并且横向围绕导电通孔，其中，第二隔离结构从器件衬底的顶面连续延伸至绝缘层的顶面。在实施例中，集成芯片还包括：互连结构，位于器件衬底上面，其中，互连结构包括设置在介电结构内的多个导电接触件和多个导线，其中，导电栅电极经由导电接触件和导线耦接至接触区域。
在一些实施例中，本申请提供了集成芯片，包括：位于绝缘层上面的器件衬底和位于绝缘层下面的处理衬底；第一阱区域、第二阱区域和第三阱区域，设置在器件衬底内，其中，第二阱区域横向间隔在第一阱区域和第三阱区域之间；高压晶体管，设置在器件衬底上，包括栅电极、源极区域和漏极区域，其中，栅电极设置在源极区域和漏极区域之间，其中，栅电极直接位于第一阱区域和第二阱区域之间的第一界面上面；导电通孔，设置在器件衬底内并且电耦接至处理衬底，其中，导电通孔与第三阱区域相邻；以及导电终端结构，设置在导电通孔和高压晶体管之间的器件衬底上，其中，导电终端结构包括设置在第三阱区域内的接触区域以及位于第二阱区域和第三阱区域之间的第二界面上面的导电栅电极，其中，导电栅电极经由接触区域电耦接至第三阱区域。在实施例中，集成芯片还包括：第一隔离结构，设置在器件衬底内，其中，第一隔离结构包括从第二隔离段横向偏移的第一隔离段，其中，第一隔离段将导电栅电极与器件衬底分隔开，并且其中，栅电极直接位于第二隔离段的至少部分上面。在实施例中，集成芯片还包括：外围栅极介电层，设置在导电栅电极和第一隔离段之间，其中，第一隔离段的顶面直接接触外围栅极介电层的整个底面。在实施例中，接触区域邻接第一隔离段的外侧壁，其中，导电栅电极的相对外侧壁在朝向高压晶体管的方向上从第一隔离段的外侧壁横向偏移。在实施例中，栅电极和导电栅电极是环形的并且彼此同心。在实施例中，导电通孔是环形的并且横向包裹导电终端结构的外周。在实施例中，接触区域和第三阱区域包括相同的掺杂类型。
在一些实施例中，本申请提供了用于制造集成芯片的方法，包括：在器件衬底中形成第一隔离结构，其中，器件衬底位于绝缘层上面，并且处理衬底位于绝缘层下面；形成穿过器件衬底延伸至处理衬底的导电通孔；掺杂器件衬底以在器件衬底内形成第一阱区域、第二阱区域和第三阱区域，其中，第二阱区域横向间隔在第一阱区域和第三阱区域之间；在器件衬底上方形成栅电极，从而使得栅电极位于第一阱区域和第二阱区域之间的第一界面上面；在第一隔离结构上方形成导电栅电极；以及掺杂器件衬底以在器件衬底内形成源极区域、漏极区域和接触区域，其中，栅电极设置在源极区域和漏极区域之间，并且其中，接触区域设置在导电通孔和导电栅电极之间的第三阱区域内。在实施例中，方法还包括：在器件衬底上方形成包括设置在介电结构内的多个导电接触件和多个导线的互连结构，其中，导电栅电极经由互连结构电耦接至接触区域。在实施例中，接触区域邻接第一隔离结构的外侧壁，其中，导电栅电极从第一隔离结构的外侧壁横向偏移非零距离。在实施例中，方法还包括：在器件衬底中形成第二隔离结构，其中，第二隔离结构从器件衬底的顶面延伸至绝缘层，并且其中，第二隔离结构横向围绕导电通孔。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：
半导体衬底，包括位于处理衬底上面的器件衬底以及设置在所述器件衬底和所述处理衬底之间的绝缘层；
栅电极，位于漏极区域和源极区域之间的所述器件衬底上面；
导电通孔，延伸穿过所述器件衬底和所述绝缘层以接触所述处理衬底；
第一隔离结构，设置在所述器件衬底内并且包括横向设置在所述栅电极和所述导电通孔之间的第一隔离段；
接触区域，设置在所述第一隔离段和所述导电通孔之间的所述器件衬底内；以及
导电栅电极，直接位于所述第一隔离段上面，其中，所述导电栅电极电耦接至所述接触区域。
2.根据权利要求1所述的集成芯片，还包括：
第一阱区域，设置在所述器件衬底内；
第二阱区域，设置在所述器件衬底内并且在第一界面处邻接所述第一阱区域，其中，所述第二阱区域包括第一掺杂类型，并且所述第一阱区域包括与所述第一掺杂类型相反的第二掺杂类型，并且其中，所述栅电极直接位于所述第一界面上面；以及
第三阱区域，设置在所述器件衬底内并且在第二界面处邻接所述第二阱区域，其中，所述第三阱区域包括所述第二掺杂类型，并且其中，所述导电栅电极直接位于所述第二界面上面。
3.根据权利要求2所述的集成芯片，其中，所述漏极区域设置在所述第二阱区域内，所述源极区域设置在所述第一阱区域内，并且所述接触区域设置在所述第三阱区域内，从而使得所述导电栅电极经由接触区域电耦接至所述第三阱区域。
4.根据权利要求3所述的集成芯片，其中，所述源极区域和所述漏极区域包括所述第一掺杂类型，并且所述接触区域包括所述第二掺杂类型，其中，所述第一掺杂类型是p型，并且所述第二掺杂类型是n型。
5.根据权利要求1所述的集成芯片，其中，所述第一隔离段从所述接触区域的侧壁连续延伸至所述漏极区域的侧壁，并且其中，所述导电栅电极横向间隔在所述第一隔离段的外部相对侧壁之间。
6.根据权利要求1所述的集成芯片，其中，所述导电栅电极是环形的，并且横向围绕所述漏极区域和所述栅电极。
7.根据权利要求6所述的集成芯片，其中，所述接触区域是环形的，从而使得所述接触区域包围所述导电栅电极。
8.根据权利要求1所述的集成芯片，还包括：
第二隔离结构，设置在所述器件衬底内并且横向围绕所述导电通孔，其中，所述第二隔离结构从所述器件衬底的顶面连续延伸至所述绝缘层的顶面。
9.一种集成芯片，包括：
器件衬底和处理衬底，所述器件衬底位于绝缘层上面并且所述处理衬底位于所述绝缘层下面；
第一阱区域、第二阱区域和第三阱区域，设置在所述器件衬底内，其中，所述第二阱区域横向间隔在所述第一阱区域和所述第三阱区域之间；
高压晶体管，设置在所述器件衬底上，包括栅电极、源极区域和漏极区域，其中，所述栅电极设置在所述源极区域和所述漏极区域之间，其中，所述栅电极直接位于所述第一阱区域和所述第二阱区域之间的第一界面上面；
导电通孔，设置在所述器件衬底内并且电耦接至所述处理衬底，其中，所述导电通孔与所述第三阱区域相邻；以及
导电终端结构，设置在所述导电通孔和所述高压晶体管之间的所述器件衬底上，其中，所述导电终端结构包括设置在所述第三阱区域内的接触区域以及位于所述第二阱区域和所述第三阱区域之间的第二界面上面的导电栅电极，其中，所述导电栅电极经由所述接触区域电耦接至所述第三阱区域。
10.一种用于制造集成芯片的方法，所述方法包括：
在器件衬底中形成第一隔离结构，其中，所述器件衬底位于绝缘层上面，并且处理衬底位于所述绝缘层下面；
形成穿过所述器件衬底延伸至所述处理衬底的导电通孔；
掺杂所述器件衬底以在所述器件衬底内形成第一阱区域、第二阱区域和第三阱区域，其中，所述第二阱区域横向间隔在所述第一阱区域和所述第三阱区域之间；
在所述器件衬底上方形成栅电极，从而使得所述栅电极位于所述第一阱区域和所述第二阱区域之间的第一界面上面；
在所述第一隔离结构上方形成导电栅电极；以及
掺杂所述器件衬底以在所述器件衬底内形成源极区域、漏极区域和接触区域，其中，所述栅电极设置在所述源极区域和所述漏极区域之间，并且其中，所述接触区域设置在所述导电通孔和所述导电栅电极之间的所述第三阱区域内。
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