JP2022108276A - 改善された降伏電圧能力を有する集積チップ及びその製造方法 - Google Patents

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Abstract

【課題】改善された降伏電圧能力を有する集積チップ及びその製造方法を提供する。【解決手段】集積チップ１００は、ハンドル基板１０４上に設けられた素子基板１０８と、素子基板１０８及びハンドル基板１０４の間に配置された絶縁体層１０６と、を有する。ゲート電極１３０は、ドレイン領域１３２とソース領域１２６との間で、素子基板１０８上に設けられる。導電ビア１１４は、素子基板１０８と絶縁体層１０６とを通じて延設され、ハンドル基板１０４に接触する。第１の隔離構造１１０は、素子基板１０８内に配置され、ゲート電極１３０と導電ビア１１４との間に配置された第１の隔離セグメント１１０ａを備える。コンタクト領域１３６は、素子基板１０８内において、第１の隔離セグメント１１０ａと導電ビア１１４との間に配置される。導電ゲート電極１３４は、第１の隔離セグメント１１０ａの直上に設けられ、コンタクト領域１３６に電気的に連結される。【選択図】図１Ａ

Description

本開示は、改善された降伏電圧能力を有する集積チップ及びその製造方法に関連する。
最近の集積チップは、半導体基板（例えば、シリコン）上に形成された数百万～数十億の半導体素子を備える。集積チップ（ＩＣ）は、ＩＣの用途に応じて、多数の異なる種別のトランジスタ素子を使用することがある。近年、セルラー及び無線周波数（ＲＦ）装置の市場が拡大するにつれ、結果として、高電圧トランジスタ素子の使用が著しく増加している。例えば、高電圧トランジスタ素子は、高降伏電圧（例えば、約５０Ｖ超）や高周波数を取り扱う能力を有するため、ＲＦ送受信チェーンにおけるパワーアンプで頻繁に使用される。
技術的課題
高電界、及び／又は、導電ビアとソース／ドレイン領域との間の電圧差により、隔離構造、及び／又は、素子基板を損傷してしまうことがあるため、結果として高電圧トランジスタの故障を生じることがある。
いくつかの実施形態において、本願は、集積チップであって、ハンドル基板上に設けられた素子基板と、前記素子基板及び前記ハンドル基板の間に配置された絶縁体層と、を備えた半導体基板と、ドレイン領域及びソース領域の間で、前記素子基板上に設けられたゲート電極と、前記素子基板及び前記絶縁体層を通じて延設され、前記ハンドル基板に接触する導電ビアと、前記素子基板内に配置され、横方向で前記ゲート電極及び前記導電ビアの間に配置された第１の隔離セグメントを備える第１の隔離構造と、前記素子基板内で、前記第１の隔離セグメント及び前記導電ビアの間に配置されたコンタクト領域と、前記第１の隔離セグメントの直上に設けられた導電ゲート電極と、を備え、前記導電ゲート電極は、前記コンタクト領域に電気的に連結される集積チップを提供する。
いくつかの実施形態において、本願は、集積チップであって、絶縁体層の上に設けられた素子基板と、前記絶縁体層の下に設けられたハンドル基板と、前記素子基板内に配置された第１のウェル領域、第２のウェル領域、及び第３のウェル領域であって、前記第２のウェル領域は、横方向で前記第１及び第３のウェル領域の間に離間している前記第１のウェル領域、前記第２のウェル領域、及び前記第３のウェル領域と、前記素子基板上に配置され、ゲート電極、ソース領域、及びドレイン領域を備える高電圧トランジスタであって、前記ゲート電極は、前記ソース領域及び前記ドレイン領域の間に配置され、前記ゲート電極は、前記第１のウェル領域及び前記第２のウェル領域の間の第１の接触面の直上に配置される前記高電圧トランジスタと、前記素子基板内に配置され、前記ハンドル基板に電気的に連結される導電ビアであって、前記導電ビアは、前記第３のウェル領域と隣接する前記導電ビアと、前記素子基板上で、前記導電ビア及び前記高電圧トランジスタの間に配置される導電終端構造であって、前記導電終端構造は、前記第３のウェル領域内に配置されるコンタクト領域と、前記第２のウェル領域及び前記第３のウェル領域の間の第２の接触面の上に設けられる導電ゲート電極とを備え、前記導電ゲート電極は、前記コンタクト領域により、前記第３のウェル領域に電気的に連結される前記導電終端構造と、を備える集積チップを提供する。
いくつかの実施形態において、本願は、集積チップを製造する方法であって、素子基板内に第１の隔離構造を形成する工程であって、前記素子基板は、ハンドル基板の上に設けられた絶縁体層の上に設けられる工程と、前記素子基板を通じて、前記ハンドル基板まで延設された導電ビアを形成する工程と、前記素子基板をドープして、前記素子基板内に第１のウェル領域、第２のウェル領域、及び第３のウェル領域を形成する工程であって、前記第２のウェル領域は、横方向で前記第１及び第３のウェル領域の間に離間する工程と、前記素子基板上方にゲート電極を形成する工程であって、前記ゲート電極は、前記第１のウェル領域及び前記第２のウェル領域の間の第１の接触面の上に設けられる工程と、前記第１の隔離構造上方に導電ゲート電極を形成する工程と、前記素子基板をドープして、前記素子基板内にソース領域、ドレイン領域、及びコンタクト領域を形成する工程であって、前記ゲート電極は、前記ソース領域及び前記ドレイン領域の間に配置され、前記コンタクト領域は、前記第３のウェル領域内において、前記導電ビア及び前記導電ゲート電極の間に配置される工程、とを備える方法を提供する。
高電圧トランジスタの降伏電圧能力を改善することができるため、集積チップの性能を向上することができる。
本開示の態様は、以下の詳細な説明を添付の図面とともに読むことで最もよく理解される。当分野の標準的な慣行によると、種々の特徴が正寸でない。実際のところ、種々の特徴の臨界寸法は、討論を明確に行うため、任意で増減され得る。
図１Ａは、高電圧トランジスタに横方向に隣接して配置された導電終端構造を備える集積チップのいくつかの実施形態の断面図を示している。図１Ｂは、図１Ａの集積チップのいくつかの実施形態の上面図を示している。図１Ｃは、図１Ａの集積チップのいくつかの他の実施形態の上面図を示している。 図２は、高電圧トランジスタに横方向に隣接して配置された導電終端構造を備える集積チップのいくつかの他の実施形態の断面図を示している。 図３Ａは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップのいくつかの異なる実施形態の断面図を示している。図３Ｂは、図３Ａの集積チップのいくつかの実施形態の上面図を示している。図３Ｃは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップのいくつかの他の実施形態の断面図である。 図４Ａ及び図４Ｂは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップの動作に対応するグラフの種々の実施形態を示す。 図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップを形成するための方法のいくつかの実施形態の種々の図を示している。 図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップを形成するための方法のいくつかの実施形態の種々の図を示している。 図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップを形成するための方法のいくつかの実施形態の種々の図を示している。 図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップを形成するための方法のいくつかの実施形態の種々の図を示している。 図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップを形成するための方法のいくつかの実施形態の種々の図を示している。 図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップを形成するための方法のいくつかの実施形態の種々の図を示している。 図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップを形成するための方法のいくつかの実施形態の種々の図を示している。 図１２は、高電圧トランジスタに横方向に隣接して配置される導電終端構造を備える集積チップを形成するための方法のいくつかの実施形態を示すフローチャートを示している。
詳細な説明
本開示は、本開示の異なる特徴を実現するために、多数の異なる実施形態、又は例を提供するものである。本開示を簡易化するために、構成要素及びアレンジメントの具体的な例を、以下に説明する。当然のことながら、これらは単なる例であって、限定を意図するものでない。例えば、以降の説明の中で、第１の特徴の上方又は上に第２の特徴が形成される場合、第２の特徴と第１の特徴が直接接触して形成される実施形態を含んでもよく、且つ、第２の特徴と第１の特徴との間に追加の特徴が形成されて、第２の特徴と第１の特徴が直接接触しなくてもよい実施形態も含んでよい。さらに、本開示は、種々の例において、参照数字、及び／又は、文字を反復することがある。この反復は、簡易さ及び明確さを目的とするものであり、それ自体が、検討される種々の実施形態間、及び／又は、構成間の関係を指示するものでない。
さらに、「下側」、「下方」、「下」、「上」、「上方」等の空間的に相対的な用語は、本明細書において、図中に示される１つの要素又は特徴の、他の要素又は特徴に対する関係を説明する際、説明を簡易にするために使用され得る。空間的に相対的な用語は、、使用中又は動作中の素子について、図中に描かれる向きに加え、異なる向きを網羅することが意図されるものである。素子は、他の向きに向いていてもよく（９０°回転されるか、又はその他の向き）、本明細書において使用される空間的に相対的な記述は、これに応じて同様に解釈されてもよい。
集積チップは、多くの場合、多数の異なる電圧で動作するように設計されたトランジスタを備える。高電圧トランジスタは、高い降伏電圧（例えば、約２０ボルト（Ｖ）超、約８０Ｖ超、又はその他の好適な値の降伏電圧）で動作するように設計される。高電圧トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）基板上に実装されることがあり、ラッチアップフリー動作、高実装密度、低漏れ電流等、性能を向上する。例えば、ＳＯＩ基板は、ハンドル基板と、素子基板と、素子基板及びハンドル基板の間に配置された絶縁体層とを備えてもよい。高電圧トランジスタは、ソース領域及びドレイン領域の間で素子基板に沿って配置されたゲート構造を備えてもよい。第１の導電型（例えば、ｐ型）を有する第１のウェル領域が、ゲート構造下方の素子基板内に配置され、ドレイン領域に当接する。第２の導電型（例えば、ｎ型）を有する第２のウェル領域が、素子基板内に配置され、第１のウェル領域からソース領域まで延設される。また、導電ビアは、素子基板及び絶縁体層を通じて延設され、ハンドル基板に接触し、この導電ビアは、ハンドル基板を付勢するように構成される。動作中、バイアス電圧がゲート構造に付与され、チャンネル領域をゲート構造下方で第１ウェル領域を通じて延ばす電界を生じてもよい。バイアス電圧が比較的高い場合（例えば、約６０～７０Ｖ超）、高電界が素子基板内に生成される。この高電界の悪影響を抑制する努力として、ハンドル基板は、導電ビアによって接地に電気的に連結されてもよい。これにより、高電界の悪影響を抑制し、高電圧トランジスタの降伏電圧を上昇させる。
導電ビアは、多数の異なる方法で形成可能である。例えば、導電ビアは、ドレイン領域と第１のウェル領域とに横方向に隣接して形成されてもよく、隔離構造が、第１のウェル領域を導電ビアから離間させるようにする。このような構成において、高い負のバイアス電圧（例えば、約－６０Ｖ以上）をドレイン領域に付与するとき、高電界が、素子基板において、ドレイン領域と第１ウェル領域とに、存在するであろう。しかしながら、ドレイン領域が導電ビアに近接しているため、高電界、及び／又は、導電ビアとドレイン領域との間の電圧差が、隔離構造、及び／又は、素子基板に損傷を与えることがあり、この結果として、高電圧トランジスタの故障を招くことがある。或いは、導電ビアは、ソース領域と第２のウェル領域とに横方向に隣接して形成されてもよく、隔離構造が、第２のウェル領域を導電ビアから離間させるようにしてもよい。このような構成において、高い正のバイアス電圧（例えば、約＋６０Ｖ以上）をゲート構造、及び／又は、ソース領域に付与するとき、高電界が、素子基板において、ドレイン領域と第２のウェル領域とに存在するであろう。しかしながら、ソース領域が導電ビアに近接しているため、高電界、及び／又は、導電ビアとソース領域との間の電圧差が、隔離構造、及び／又は、素子基板に損傷を与えることがあり、この結果として、高電圧トランジスタの故障を招くことがある。したがって、高電圧トランジスタの降伏電圧は、高電圧トランジスタのソース領域、及び／又は、ドレイン領域に対する導電ビアのレイアウトに基づき、抑制されることがある。
したがって、本開示は、高電圧トランジスタの降伏電圧能力を上げるように構成された導電終端構造を備える集積チップを含む、集積チップに関する。この集積チップは、絶縁体層の上に設けられた素子基板と、絶縁体層の下に設けられたハンドル基板と、を備える。第１のウェル領域、第２のウェル領域、及び第３のウェル領域が、素子基板内に配置される。第２のウェル領域は、第１のウェル領域と第３のウェル領域との間に配置される。高電圧トランジスタは、素子基板上に配置され、ドレイン領域とソース領域との間で離間したゲート電極を備える。ゲート電極は、第１のウェル領域と第２のウェル領域との間の第１の接触面の上に設けられる。さらに、導電ビアが、素子基板内に配置され、ハンドル基板に電気的に連結される。導電終端構造は、ハンドル基板上において、導電ビアとドレイン領域との間に配置される。導電終端構造は、第３のウェル領域内に配置されたコンタクト領域と、第２のウェル領域と第３のウェル領域との間の第２の接触面の上に設けられた導電ゲート電極と、を備える。導電ゲート電極は、コンタクト領域によって、第３のウェル領域に電気的に連結される。高圧トランジスタ素子の動作中、ゲート電極によって生成された電界が、ドレイン領域、及び／又は、第２のウェル領域に蓄積されてもよい。導電終端構造は、ゲート電極によって生成される電界に作用し、素子基板の表面に沿って電界の強度を低減する（例えば、ドレイン、及び／又は、第２のウェル領域に蓄積された電界強度を低減する）ように構成される。これにより、蓄積された電界が、素子基板や、素子基板内に配置された他の構造を損傷するのを抑制し、高電圧トランジスタの降伏電圧能力を上げる。
図１Ａは、高電圧トランジスタ１２２に横方向に隣接して配置された導電終端構造１２１を備える集積チップ１００のいくつかの実施形態の断面図を示している。
集積チップ１００は、半導体基板１０２上に配置された高電圧トランジスタ１２２を備える。種々の実施形態において、半導体基板１０２は、シリコン・オン・インシュレータ（ＳＯＩ）として構成され、ハンドル基板１０４と、素子基板１０８と、ハンドル基板１０４及び素子基板１０８の間に配置された絶縁体層１０６と、を備える。第１のウェル領域１１６、第２のウェル領域１１８、及び第３のウェル領域１２０は、素子基板１０８内に配置される。第２のウェル領域１１８は、横方向で第１のウェル領域１１６と第３のウェル領域１２０との間に配置される。種々の実施形態において、第２のウェル領域１１８は、第１の導電型（例えば、ｐ型）を有し、第１及び第３のウェル領域１１６及び１２０は、各々、第１の導電型とは反対の第２の導電型（例えば、ｎ型）を有する。種々の実施形態において、第１の導電型がｐ型であり、第２の導電型がｎ型であるか、もしくはその逆である。第１の隔離構造１１０は、素子基板１０８の上面から素子基板１０８の上面下方の地点まで延設される。第１の隔離構造１１０は、第１の隔離セグメント１１０ａと、第２の隔離セグメント１１０ｂと、を備える。さらに、第２の隔離構造１１２は、素子基板１０８の上面から絶縁体層１０６まで延設される。種々の実施形態において、第１及び第２の隔離構造１１０及び１１２は、半導体基板１０２上、及び／又は、半導体基板１０２内に配置された素子を互いに電気的に絶縁するように構成される。
高電圧トランジスタ１２２は、素子基板１０８上に配置され、絶縁体層１０６により、ハンドル基板１０４から離間する。種々の実施形態において、高電圧トランジスタ１２２は、ソース領域１２６と、ドレイン領域１３２と、ゲート電極１３０と、半導体基板１０２及びゲート電極１３０の間に配置されたゲート誘電層１２８と、を備える。ゲート電極１３０は、素子基板１０８上に設けられ、横方向でソース領域１２６とドレイン領域１３２との間に配置される。ソース領域１２６は、第１のウェル領域１１６内に配置され、本体コンタクト領域１２４と横方向に隣接する。さらに、ドレイン領域１３２が、第２のウェル領域１１８内に配置され、第２の隔離セグメント１１０ｂにより、ソース領域１２６から横方向に離間する。種々の実施形態において、ゲート電極１３０は、第２の隔離セグメント１１０ｂの一部の直上に設けられ、第１のウェル領域１１６と第２のウェル領域１１８との間の第１の接触面１１３の直上に設けられる。いくつかの実施形態において、ソース領域１２６及びドレイン領域１３２は、各々、第１の導電型（例えば、ｐ型）を有し、本体コンタクト領域１２４は、第２の導電型（例えば、ｎ型）を有する。このような実施形態において、高電圧トランジスタ１２２は、ｐチャンネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ、ｐチャンネル横方向拡散金属酸化膜半導体（ｐ－ＬＤＭＯＳ）トランジスタ、又はその他の好適な素子として構成される。さらに他の実施形態において、高電圧トランジスタ１２２は、ｎチャンネルＭＯＳ（ＮＭＯＳ）トランジスタ、ｎチャンネルＬＤＭＯＳ（ｎ－ＬＤＭＯＳ）トランジスタ、又はその他の好適な素子として構成されてもよい。さらに、導電ビア１１４（図１Ｂに示されるような、高電圧トランジスタを包囲する連続リングとして明らかであってもよく、又は図１Ｃに示されるような、高電圧トランジスタを全体で包囲する１つ以上の導電ピラーとして明らかであってもよい）が、半導体基板１０２内に配置され、素子基板１０８の上面から、絶縁体層１０６を通じて、ハンドル基板１０４の上面まで連続的に延設される。導電ビア１１４は、第２の隔離構造１１２により、素子基板１０８から離間し、ハンドル基板１０４を付勢するように構成される。例えば、導電ビア１１４は、ハンドル基板１０４を接地（例えば、０Ｖ）、接地ノード、接地端子等に電気的に連結するように構成される。導電ビア１１４によってハンドル基板１０４を接地に連結することにより、高電圧トランジスタ１２２の安定性及び降伏電圧が向上され得る。さらに他の実施形態において、導電ビア１１４は、ガードリングと称され得る。
相互接続構造は、素子基板１０８上に設けられ、誘電構造１４０と、複数の導電コンタクト１４２と、複数の導電配線１４４と、を備える。導電コンタクト及び配線１４２及び１４４が、誘電構造１４０内に配置され、半導体基板１０２上に配置された素子（例えば、高電圧トランジスタ１２２）に電気的接続を付与するように構成される。種々の実施形態において、導電終端構造１２１は、横方向で高電圧トランジスタ１２２と導電ビア１１４との間に配置される。いくつかの実施形態において、導電終端構造１２１は、第３のウェル領域１２０と、第３のウェル領域１２０内に配置されたコンタクト領域１３６と、導電ゲート電極１３４と、周辺ゲート誘電層１３３と、を備える。第３のウェル領域１２０及びコンタクト領域１３６は、各々、第２の導電型（例えば、ｎ型）を有し、これは、第２のウェル領域１１８の第１導電型（例えば、ｐ型）とは反対で、導電終端構造１２１のＰ－Ｎ接合デイオード構造が、第２のウェル領域１１８と第３のウェル領域１２０との間に存在するようにする。導電終端構造１２１のＰ－Ｎ接合ダイオード構造は、例えば、電流の流れをコンタクト領域１３６に向かわせるように構成される。さらなる実施形態において、コンタクト領域１３６は、導電配線１４４と導電コンタクト１４２とにより、導電ゲート電極１３４に電気的に連結される。周辺ゲート誘電層１３３は、導電ゲート電極１３４を素子基板１０８から離間させる。さらに、周辺ゲート誘電層１３３及び導電ゲート電極１３４は、第１の隔離構造１１０の第１の隔離セグメント１１０ａの直上に設けられる。導電ゲート電極１３４は、第２のウェル領域１１８と第３のウェル領域１２０との間の第２の接触面１１５の直上に設けられる。
いくつかの実施形態において、高電圧トランジスタ１２２のゲート電極１３０は、バイアス電圧を受けると、横方向でソース領域１２６とドレイン領域１３２との間に配置されたチャンネル領域１２７内での電荷キャリア（例えば、電子又は電子ホール）の動きを制御する電界を生成するように構成される。例えば、動作中、ゲート－ソース電圧が、ソース領域１２６に対してゲート電極１３０に選択的に付与可能であり、これによって、チャンネル領域１２７内に導電チャンネルを形成する。さらに、ゲート－ソース電圧が付与されて導電チャンネルが形成される一方で、ドレイン－ソース電圧が付与され、ソース領域１２６とドレイン領域１３２との間で電荷キャリを移動させる。種々の実施形態において、チャンネル領域１２７は、ソース領域１２６から隣接した第２のウェル領域１１８（例えば、いくつかの実施形態において、ドリフト領域、及び／又は、「ドレイン延長領域」と称される）まで横方向に延設されてもよい。
種々の実施形態において、集積チップ１００の動作中、導電終端構造１２１は、ゲート電極１３０によって生成された電界に作用するように構成される。これにより、部分的に、高電圧トランジスタ１２２の降伏電圧能力を向上することで、集積チップ１００の性能を上げる。いくつかの実施形態において、高電圧トランジスタ１２２の動作中、高い負の電圧（例えば、約－６０Ｖ以上）がドレイン領域１３２に付与されてもよく、高電界が、素子基板１０８において、ドレイン領域１３２と第２のウェル領域１１８とに存在するであろう。導電ゲート電極１３４及びコンタクト領域１３６は、ドレイン領域１３２、及び／又は、第２のウェル領域１１８にて、電界、及び／又は、電位を減衰するように構成される。例えば、電荷キャリアは、第２のウェル領域１１８からコンタクト領域１３６まで移動してもよく（例えば、導電終端構造１２１のＰ－Ｎ接合ダイオード構造を横切って移動する）、導電ゲート電極１３４に蓄積されてもよい。これにより、部分的に、素子基板１０８の表面に沿った電界強度を低減することで、高電圧トランジスタ１２２の降伏電圧能力を上げてもよい。
さらに、導電ゲート電極１３４の第１の側壁１３４ｓ１は、横方向距離Ｌ１、第１の隔離セグメント１１０ａの外側壁より横方向にオフセットする。種々の実施形態において、第１の横方向距離Ｌ１は、約０マイクロメートル（μｍ）～０．２μｍの範囲内であるか、又はその他の好適な値である。第１の横方向距離Ｌ１が比較的短い（例えば、約０μｍ未満）と、導電ゲート電極１３４及び周辺ゲート誘電層１３３は、コンタクト領域１３６、及び／又は、第３のウェル領域１２０の少なくとも一部の直上に設けられる。これにより、部分的に、周辺ゲート誘電層１３３を通じて導電ゲート電極１３４内に電荷キャリアをトンネルすると、周辺ゲート誘電層１３３を損傷したり、及び／又は、高電圧トランジスタ１２２の性能を下げたりすることがある。第１の横方向距離Ｌ１が比較的大きいと（例えば、約０．２μｍ超）、導電ゲート電極１３４の全体の大きさが実質的に低減されることで、素子基板１０８の表面に沿った電界強度を低減する能力を抑制する。これにより、高電圧トランジスタ１２２の降伏電圧能力を低減することがある。
図１Ｂは、図１ＡのＡ－Ａ’線に沿った集積チップ１００のいくつかの実施形態の上面図である。
いくつかの実施形態において、図１Ｂの上面図に示される通り、ソース領域１２６、ゲート電極１３０、第２のウェル領域１１８、ドレイン領域１３２、導電ゲート電極１３４、第３のウェル領域１２０、コンタクト領域１３６、第１の隔離構造１１０、第２の隔離構造１１２、及び導電ビア１１４は、同心のリング形状領域／構造である。上述の領域／構造は、図１Ｂにおいて上方から見ると、矩形リング形状であるが、上述の領域／構造は、例えば、正方形リング形状、三角形リング形状、円形リング形状、楕円形リング形状、又はその他の何らかの閉路形状であってもよいことが理解されるであろう。したがって、いくつかの実施形態において、導電ゲート電極１３４は、ゲート電極１３０を連続的に横方向に包囲する。さらに他の実施形態において、ソース領域１２６、ゲート電極１３０、第２のウェル領域１１８、ドレイン領域１３２、導電ゲート電極１３４、第３のウェル領域１２０、コンタクト領域１３６、第１の隔離構造１１０、第２の隔離構造１１２、及び導電ビア１１４は、互いに対して同心であり、及び／又は、各々、本体コンタクト領域１２４の中心に対して同心である。種々の実施形態において、第３のウェル領域１２０は、周辺終端ウェル領域と称されてもよく、及び／又は、コンタクト領域１３６は、周辺終端コンタクト領域と称されてもよい。
いくつかの実施形態において、第１のウェル領域１１６は、本体コンタクト領域１２４の中心から第１の接触面１１３まで連続的に延設されてもよい。したがって、上方から見ると、第１の接触面１１３を表す破線の矩形は、例えば、第１のウェル領域１１６の外周に対応してもよく、第２のウェル領域１１８の内周に対応してもよい。さらに他の実施形態において、第２のウェル領域１１８は、第１の接触面１１３から第２の接触面１１５まで連続的に延設される。したがって、上方から見ると、第２の接触面１１５を表す破線の矩形は、例えば、第２のウェル領域１１８の外周に対応してもよく、第３のウェル領域１２０の内周に対応してもよい。
図１Ｃは、いくつかの他の実施形態の上面図を示しており、導電ビア１１４が、ゲート電極１３０及び導電ゲート電極１３４を全体的に包囲する複数の導電ピラーを備える。図１Ｃは、図１ＡのＡ－Ａ’線に沿った集積チップ１００の上面図のいくつかの実施形態を示している。さらに他の実施形態において、第２の隔離構造１１２は、複数の導電ピラーのうちの各導電ピラーを連続的に包囲する。複数の導電ピラーのうちの各導電ピラーは、例えば、ハンドル基板（図１Ａの１０４）に接触してもよく、及び／又は、接地（例えば、０Ｖ）、接地ノード、接地端子等に電気的に連結されてもよい。
図２は、高電圧トランジスタ１２２に横方向に隣接して配置された導電終端構造１２１を備える集積チップ２００のいくつかの他の実施形態の断面図を示している。集積チップ２００は、図１Ａ～図１Ｃ（及びその逆）の集積チップ１００のいくつかの態様を備えており、したがって、図１Ａ～図１Ｃに関して以上に説明した特徴、及び／又は、参照符号は、図２の集積チップ２００にも適用可能である。
集積チップ２００は、半導体基板１０２上に配置された高電圧トランジスタ１２２を備える。高電圧トランジスタ１２２は、例えば、無線周波数（ＲＦ）部品や、ゲートドライバ（絶縁ゲート双極トランジスタ（ＩＧＢＴ））／パワー金属酸化膜半導体電界効果トランジスタ（Ｐｏｗｅｒ ＭＯＳＦＥＴ）等の高電圧アプリケーション、スマートパワー／高電圧素子、圧力センサ、アクチュエータ、加速度計、ジャイロスコープ、又はその他何らかの好適な用途等、種々の用途において使用されてもよい。いくつかの実施形態において、半導体基板１０２は、ＳＯＩ基板として構成され、ハンドル基板１０４と、素子基板１０８と、ハンドル基板１０４及び素子基板１０８の間に配置された絶縁体層１０６と、を備えてもよく。いくつかの実施形態において、絶縁体層１０６は、例えば、酸化シリコン、シリコン過剰酸化物（ＳＲＯ）、他の何らかの酸化物、他の何らかの誘電体、又は以上のうちのいずれかの組み合わせであるか、又はこれを含んでもよい。いくつかの実施形態において、ハンドル基板１０４及び素子基板１０８は、例えば、バルク基板（例えば、バルクシリコン基板）、シリコン、単結晶シリコン、ドープシリコン、又はその他の好適な半導体材料であるか、又はこれを含んでもよい。ハンドル基板１０４は、例えば、第１の導電型（例えば、ｐ型）であり、ドープ濃度が原子約１０１４～１０１６個／ｃｍ３の範囲であるか、又はその他の好適な値であってもよい。種々の実施形態において、ハンドル基板１０４及び素子基板１０８は、各々、約１～１００オーム－センチメートル（Ω・ｃｍ）の範囲内か、又はその他の好適な値の抵抗を有してもよい。いくつかの実施形態において、ハンドル基板１０４の抵抗が比較的低い場合（例えば、約１Ω・ｃｍ未満）、高電圧トランジスタ１２２の降伏電圧が低減されることがある。さらに他の実施形態において、ハンドル基板１０４の抵抗が比較的高い場合（例えば、約１００Ω・ｃｍ超）、高電圧トランジスタ１２２の降伏電圧が増加されることがある。
第１の隔離構造１１０は、素子基板１０８内に配置され、素子基板１０８の上面から素子基板１０８の上面下方の位置まで連続的に延設される。第１の隔離構造１１０は、例えば、シャロートレンチ隔離（ＳＴＩ）構造又はその他の好適な隔離構造として構成されてもよい。第１の隔離構造１１０は、非ゼロの距離で互いに横方向に離間した、第１の隔離セグメント１１０ａと、第２の隔離セグメント１１０ｂと、を備える。さらに、第２の隔離構造１１２は、素子基板１０８の上面から絶縁体層１０６まで連続的に延設される。第２の隔離構造１１２は、例えば、ディープトレンチ隔離（ＤＴＩ）構造又はその他の好適な隔離構造として構成されてもよい。いくつかの実施形態において、第１及び第２の隔離構造１１０及び１１２は、例えば、各々、窒化シリコン、炭化シリコン、二酸化シリコン、酸窒化シリコン、酸炭化シリコン、その他の好適な誘電材料、又は以上の任意の組み合わせであってもよく、又はこれを含んでもよい。
高電圧トランジスタ１２２は、ソース領域１２６、ドレイン領域１３２、ゲート電極１３０、及びゲート誘電層１２８を備える。ソース領域１２６及びドレイン領域１３２は、素子基板１０８内に配置され、第１の隔離構造１１０の第２の隔離セグメント１１０ｂにより、互いに横方向に離間される。種々の実施形態において、ドレイン領域１３２は、第１の隔離構造１１０の第１及び第２の隔離セグメント１１０ａ及び１１０ｂに当接する。さらに、ゲート電極１３０は、素子基板１０８の上方に配置され、横方向でソース領域１２６及びドレイン領域１３２の間に離間する。ゲート誘電層１２８は、ゲート電極１３０及び素子基板１０８の間に配置される。種々の実施形態において、高電圧トランジスタ１２２は、ｐチャンネル金属酸化膜半導体（ＰＭＯＳ）トランジスタ、ｐチャンネル横方向拡散金属酸化膜半導体（ｐ－ＬＤＭＯＳ）トランジスタ、又はその他の好適な素子として構成される。このような実施形態において、ソース領域１２６及びドレイン領域１３２は、第１の導電型（例えば、ｐ型）を有し、原子約１０１４～１０１６個／ｃｍ３の範囲内か、又はその他の好適な値のドープ濃度を有してもよい。さらなる実施形態において、ゲート電極１３０は、例えば、ポリシリコン、及び／又は、タングステン、チタン、タンタル、アルミニウム、その他の好適な導電材料、又は以上の任意の組み合わせ等、金属ゲート材料であるか、又はこれを含んでもよい。さらに他の実施形態において、ゲート誘電層１２８は、例えば、二酸化シリコン、高誘電率材料等であるか、又はこれを含んでもよい。本明細書において使用される高誘電率材料とは、誘電率が３．９超の誘電材料である。
低濃度ドープ領域２０２は、素子基板１０８内に配置され、ソース領域１２６の第１側に当接する。本体コンタクト領域１２４は、素子基板１０８内に配置され、ソース領域１２６の第２側に当接し、ソース領域１２６の第１側は、ソース領域１２６の第２側の反対である。種々の実施形態において、低濃度ドープ領域２０２は、原子約１０１２～１０１４個／ｃｍ３の範囲内か、又はその他の好適な値のドープ濃度を有する第１の導電型（例えば、ｐ型）を有する。さらなる実施形態において、本体コンタクト領域１２４は、原子約１０１４～１０１６個／ｃｍ３の範囲内か、又はその他の好適な値のドープ濃度を有する第２の導電型（例えば、ｎ型）を有する。種々の実施形態において、第１の導電型がｐ型であり、第２の導電型がｎ型であるか、又はその逆である。
導電ビア１１４は、半導体基板１０２の上面からハンドル基板１０４の上面まで連続的に延設され、導電ビア１１４がハンドル基板１０４に連結されるようにする。種々の実施形態において、第２の隔離構造１１２が、導電ビア１１４を横方向に取り囲み、第２の隔離構造１１２が、半導体基板１０２上／内に配置された素子から、導電ビア１１４を電気的に絶縁するようにする。いくつかの実施形態において、導電ビア１１４は、基板貫通ビア（ＴＳＶ）として構成されてもよく、又は基板貫通ビア（ＴＳＶ）と称されてもよい。さらに他の実施形態において、導電ビア１１４は、ハンドル基板１０４を基準ノード、基準端子、接地ノード、接地端子等に電気的に連結してもよい。種々の実施形態において、基準端子、及び／又は、基準ノードが、０Ｖ又はその他の好適な値で付勢されてもよい。さらなる実施形態において、導電ビア１１４は、例えば、アルミニウム、銅、タングステン、他の好適な導電材料、又は以上の任意の組み合わせであるか、又はこれを含んでもよい。
第１のウェル領域１１６、第２のウェル領域１１８、及び第３のウェル領域１２０は、素子基板１０８内に配置される。第２のウェル領域１１８は、横方向で第１のウェル領域１１６と第３のウェル領域１２０との間に配置される。種々の実施形態において、第２のウェル領域１１８は、第１の導電型（例えば、ｐ型）を有し、第１及び第３のウェル領域１１６及び１２０は、各々、第２の導電型（例えば、ｎ型）を有する。種々の実施形態において、第１、第２、及び第３のウェル領域１１６、１１８、及び１２０は、各々、原子約１０１１～１０１３個／ｃｍ３の範囲内であるか、又はその他の好適な値のドープ濃度を有する。ドレイン領域１３２は、第２のウェル領域１１８内に配置され、これに当接する。種々の実施形態において、第２のウェル領域１１８は、ドリフト領域（または、「ドレイン延長領域」）として構成され、比較的低いドープ濃度を有することで、高い動作電圧においてより高い抵抗を付与する。さらに、高電圧トランジスタ１２２のゲート電極１３０の少なくとも一部が、第２のウェル領域１１８の少なくとも一部の直上に設けられる。さらに、低濃度ドープ領域２０２、ソース領域１２６、及び本体コンタクト領域１２４が、第１のウェル領域１１６内に配置される。
相互接続構造は、素子基板１０８の上に設けられ、誘電構造１４０と、複数の導電コンタクト１４２と、複数の導電配線１４４と、を備える。導電コンタクト及び配線１４２及び１４４は、誘電構造１４０内に配置され、半導体基板１０２上、及び／又は、半導体基板１０２内に配置された素子（例えば、高電圧トランジスタ１２２）に電気的接続を付与するように構成される。例えば、ソース領域１２６及び本体コンタクト領域１２４は、２つ以上の導電コンタクト１４２と、少なくとも１つの導電配線１４４とにより、互いに電気的に連結されてもよい。誘電構造１４０は、１つ以上の誘電層を備えてもよい。種々の実施形態において、１つ以上の誘電層は、例えば、酸化物、二酸化シリコン、低誘電率材料、窒化シリコン、炭化シリコン、その他の好適な誘電材料、又は上の任意の組み合わせ等であるか、又はこれを含んでもよい。本明細書において使用される低誘電率材料は、誘電率が３．９未満の誘電材料である。さらなる実施形態において、誘電コンタクト及び配線１４２及び１４４は、例えば、アルミニウム、銅、チタン、タンタル、窒化チタン、窒化タンタル、ルテニウム、タングステン、他の導電材料、又はこれらの任意の組み合わせであるか、又はこれを含んでもよい。
導電終端構造１２１は、高電圧トランジスタ１２２のドレイン領域１３２に横方向に隣接して配置される。種々の実施形態において、導電終端構造１２１は、第３のウェル領域１２０と、第２のウェル領域１１８の少なくとも一部と、第３のウェル領域１２０内に配置されたコンタクト領域１３６と、導電ゲート電極１３４及び周辺ゲート誘電層１３３を備えた終端ゲート構造と、を備える。周辺ゲート誘電層１３３は、導電ゲート電極１３４と素子基板１０８との間に配置される。いくつかの実施形態において、導電ゲート電極１３４及び周辺ゲート誘電層１３３は、第１の隔離構造１１０の第１の隔離セグメント１１０ａの直上に設けられることで、周辺ゲート誘電層１３３の底面全体が、第１の隔離セグメント１１０ａの上面に直接接触するようにする。換言すると、このような実施形態において、第１の隔離セグメント１１０ａの上面の少なくとも一部が、周辺ゲート誘電層１３３の底面全体に直接接触する。さらに、導電ゲート電極１３４が、横方向にコンタクト領域１３６及びドレイン領域１３２の間に配置される。さらなる実施形態において、導電ゲート電極１３４が、第３のウェル領域１２０の少なくとも一部の直上に設けられ、第２のウェル領域１１８の少なくとも一部の直上に設けられる。さらに他の実施形態において、導電ゲート電極１３４は、高電圧トランジスタ１２２に向かう方向に、非ゼロ距離にて、コンタクト領域１３６から横方向にオフセットする。
種々の実施形態において、導電終端構造１２１がドレイン領域１３２（及び／又は、高電圧トランジスタ１２２のドリフト領域）に横方向に隣接するとき、第３のウェル領域１２０及びコンタクト領域１３６は、各々、第２の導電型（例えば、ｎ型）を有し、これは、第２のウェル領域１１８（例えば、ドリフト領域）の第１の導電型（例えば、ｐ型）と反対である。したがって、導電終端構造１２１のＰ－Ｎ接合ダイオード構造が、第２のウェル領域１１８と第３のウェル領域１２０との間に存在する。種々の実施形態において、導電終端構造１２１のＰ－Ｎ接合ダイオード構造は、集積チップ２００の動作中、第２のウェル領域１１８からコンタクト領域１３６、及び／又は、導電ゲート電極１３４への電荷キャリアの移転を促進する。これにより、素子基板１０８の表面に沿った電界強度を抑制することで、高電圧トランジスタ１２２の降伏電圧能力を上げる。種々の実施形態において、コンタクト領域１３６は、２つ以上の導電コンタクト１４２及び少なくとも１つの導電配線１４４により、導電ゲート電極１３４に電気的に連結される。これにより、コンタクト領域１３６から導電ゲート電極１３４までの電荷キャリアの移転を促進することにより、高電圧トランジスタ１２２の高電圧での動作中、導電ゲート電極１３４が、電荷キャリアを貯留、及び／又は、蓄積してもよい。したがって、高動作電圧における半導体基板１０２、及び／又は、高電圧トランジスタ１２２への損傷が抑制されることで、高電圧トランジスタ１２２の降伏電圧能力を向上してもよい。
導電ゲート電極１３４は、例えば、ポリシリコン、及び／又は、タングステン、チタン、タンタル、アルミニウム、その他の好適な導電材料、又は以上の任意の組み合わせ等の金属ゲート材料であるか、又はこれを含んでもよい。周辺ゲート誘電層１３３は、例えば、二酸化シリコン、高誘電率材料等であるか、又はこれを含んでもよい。さらなる実施形態において、導電ゲート電極１３４は、ゲート電極１３０と同一の導電材料（例えば、ポリシリコン）を含む。さらなる実施形態において、周辺ゲート誘電層１３３は、ゲート誘電層１２８と同一の誘電材料（例えば、高誘電率材料）を含む。種々の実施形態において、コンタクト領域１３６は、原子約１０１４～１０１６個／ｃｍ３の範囲内であるか、又はその他の好適な値のドープ濃度を有する。
導電ゲート電極１３４は、第１の側壁１３４ｓ１と、第１の側壁１３４ｓ１の反対の第２の側壁１３４ｓ２と、を備える。種々の実施形態において、周辺ゲート誘電層１３３の対向する外側壁は、導電ゲート電極１３４の第１及び第２の側壁１３４ｓ１及び１３４ｓ２と並べられる。いくつかの実施形態において、第１の側壁１３４ｓ１は、第１の隔離セグメント１１０ａの外側壁と並べられる（例えば、第１の横方向距離（図１のＬ１）はゼロ）。導電ゲート電極１３４の第２の側壁１３４ｓ２は、第２の横方向距離Ｌ２、第１の隔離セグメント１１０ａの外側壁から横方向にオフセットする。いくつかの実施形態において、第２の横方向距離Ｌ２は、約０．３μｍ～７μｍの範囲内であるか、又はその他の好適な値である。第２の横方向距離Ｌ２が比較的短い場合（例えば、約０．３μｍ未満）、導電ゲート電極１３４の全体サイズが低減されることで、素子基板１０８の表面に沿った電界強度を低減する能力を抑制する。これにより、高電圧トランジスタ１２２の降伏電圧能力を低減し得る。第２の横方向距離Ｌ２が比較的長い場合（例えば、約７μｍ超）、導電ゲート電極１３４は、ドレイン領域１３２に相対的に近くなるか、及び／又は、ドレイン領域１３２の少なくとも一部の上に設けられ得る。これにより、結果として、電荷キャリアが、ドレイン領域１３２から周辺ゲート誘電層１３３を通じて導電ゲート電極１３４内にトンネルすることとなり、これによって周辺ゲート誘電層１３３を損傷し、及び／又は、高電圧トランジスタ１２２の性能を低下させる。更に他の実施形態において、第２の横方向距離Ｌ２は、導電ゲート電極１３４の幅に対応してもよい。
さらに、ゲート電極１３０の側壁１３０ｓ１は、第３の横方向距離Ｌ３で、第２の隔離セグメント１１０ｂの外側壁から横方向にオフセットする。いくつかの実施形態において、第３の横方向距離Ｌ３は、約０．３μｍ～７μｍの範囲内であるか、又はその他の好適な値である。第３の横方向距離Ｌ３が比較的短い場合（例えば、約０．３μｍ未満）、ゲート電極１３０の全体サイズが実質的に小さくなり、高電圧トランジスタ１２２の性能を抑制する。第３の横方向距離Ｌ３が比較的長い場合（例えば、約７μｍ超）、ゲート電極１３０が、ドレイン領域１３２に比較的近くなり得る。これにより、ソース領域１２６からドレイン領域１３２までの電荷キャリアの流れに悪影響を与えることで、高電圧トランジスタ１２２の性能を抑制する（高電圧トランジスタ１２２の降伏電圧能力を低下させる）。
図３Ａは、高電圧トランジスタ１２２に横方向に隣接して配置される導電終端構造１２１を備える集積チップ３００のいくつかの実施形態の断面図を示している。図３Ａの集積チップ３００は、図１Ａ～図１Ｃの集積チップ１００のいくつかの実施形態に対応し、高電圧トランジスタ１２２がＮＭＯＳトランジスタとして構成されてもよく。
種々の実施形態において、導電終端構造１２１は、横方向で導電ビア１１４と高電圧トランジスタ１２２のソース領域１２６との間に配置される。ハンドル基板１０４は、第１の導電型（例えば、ｐ型）を有する。図３Ａに示される通り、高電圧トランジスタ１２２は、ＮＭＯＳトランジスタ、ｎチャンネルＬＤＭＯＳ（ｎ－ＬＤＭＯＳ）トランジスタ、又はその他の好適な素子等として構成される。このような実施形態において、本体コンタクト領域１２４は、第１の導電型（例えば、ｐ型）を有し、ドレイン領域１３２、ソース領域１２６、及び低濃度ドープ領域２０２は、各々、第１の導電型とは反対の第２の導電型（例えば、ｎ型）を有する。種々の実施形態において、第１の導電型がｐ型であり、第２の導電型がｎ型である。さらに、第１のウェル領域１１６は、横方向で第２のウェル領域１１８と第３のウェル領域１２０との間に配置される。いくつかの実施形態において、第１のウェル領域１１６は、第１の導電型（例えば、ｐ型）を有し、第２及び第３のウェル領域１１８及び１２０は、各々、第２の導電型（例えば、ｎ型）を有する。種々の実施形態において、第２のウェル領域１１８は、ドリフト領域（又は、「ドレイン延長領域」）として構成され、導電終端構造１２１の第３のウェル領域１２０が、第１のウェル領域１１６によって、ドリフト領域から横方向に離間するようにする。
種々の実施形態において、導電終端構造１２１が、ソース領域１２６、及び／又は、本体コンタクト領域１２４に横方向に隣接するとき、第３のウェル領域１２０及びコンタクト領域１３６は、各々、第２の導電型（例えば、ｎ型）を有し、これは、第１のウェル領域１１６の第１の導電型（例えば、ｐ型）と反対である。したがって、導電終端構造１２１のＰ－Ｎ接合ダイオード構造は、第１のウェル領域１１６と第３のウェル領域１２０との間に存在する。種々の実施形態において、導電終端構造１２１のＰ－Ｎ接合ダイオード構造が、集積チップ３００の動作中、第１のウェル領域１１６からコンタクト領域１３６、及び／又は、導電ゲート電極１３４までの電荷キャリアの移転を促進する。これにより、素子基板１０８の表面に沿って電界強度を抑制することで、高電圧トランジスタ１２２の降伏電圧能力を上げる。さらに他の実施形態において、第２のウェル領域１１８（すなわち、ドリフト領域）及び前記導電終端構造１２１の第３のウェル領域１２０は、同一の導電型（例えば、ｎ型）を有する。
種々の実施形態において、ドレイン領域１３２、ソース領域１２６、及びコンタクト領域１３６は、第２の導電型（例えば、ｎ型）を有し、原子約１０１４～１０１６個／ｃｍ３の範囲内であるか、又はその他の好適な値のドープ濃度を有してもよい。さらなる実施形態において、第２及び第３のウェル領域１１８及び１２０は、第２の導電型（例えば、ｎ型）を有し、原子約１０１１～１０１３個／ｃｍ３の範囲内であるか、又はその他の好適な値のドープ濃度を有してもよい。いくつかの実施形態において、第１のウェル領域１１６は、第１の導電型（例えば、ｐ型）を有し、原子約１０１１～１０１３個／ｃｍ３の範囲内であるか、又はその他の任意の好適な値のドープ濃度を有してもよい。
図３Ｂは、図３ＡのＢ－Ｂ’線に沿った集積チップ３００のいくつかの実施形態の上面図を示している。図示の明確さと簡易さのため、第１の隔離構造１１０及び第２の隔離構造１１２が、図３Ｂの上面図では省略されている。
いくつかの実施形態において、図３Ｂの上面図に示される通り、ゲート電極１３０、ソース電極１２６、本体コンタクト領域１２４、第１のウェル領域１１６、導電ゲート電極１３４、第３のウェル領域１２０、コンタクト領域１３６、及び導電ビア１１４は、同心のリング形状領域／構造である。上述の領域／構造は、図３Ｂにおいて上方から見たとき、矩形リング形状を有しているが、上述した領域／構造はまた、例えば、正方形リング形状、三角形リング形状、円形リング形状、楕円形リング形状、又はその他何らかの閉路形状であってもよい。さらなる実施形態において、ゲート電極１３０、ソース領域１２６、本体コンタクト領域１２４、第１のウェル領域１１６、導電ゲート電極１３４、第３のウェル領域１２０、コンタクト領域１３６、導電ビア１１４は、互いに対して同心であり、及び／又は、各々、ドレイン領域１３２の中心に対して同心ある。
図３Ｃは、図３Ａ及び図３Ｂの集積チップ３００のいくつかの他の実施形態の断面図を示しており、導電ゲート電極１３４の第１の側壁１３４ｓ１は、第１の隔離構造１１０の第１の隔離セグメント１１０ａの外側壁と並べられる。
図４Ａは、図１Ａ～図１Ｃ、図２、又は図３Ａ及び図３Ｂの集積チップを動作させるいくつかの実施形態のグラフ４００ａを示している。グラフ４００ａは、集積チップに付与される動作条件の一例を提供している。しかしながら、他の動作条件も受け入れ可能であり、グラフ４００ａは単なる例であることを理解しなければならない。グラフ４００ａのｘ軸は、第１の電圧Ｖ１に対応し、グラフ４００ａのｙ軸は、第２の電圧Ｖ２に対応する。
図４Ａに示される通り、種々の実施形態において、第１の電圧Ｖ１は、ソース領域（図１Ａの１２６）及びゲート電極（図１Ａの１３０）に付与されるバイアス電圧に対応してもよく、第２の電圧Ｖ２は、導電ゲート電極（図１Ａの１３４）及び／又はコンタクト領域（図１Ａの１３６）における電圧に対応してもよい。電圧曲線４１０は、高電圧トランジスタ（図１Ａの１２２）及び導電終端構造（図１Ａの１２１）の動作特性を反映している。このような実施形態において、集積チップ（図１Ａの１００）の動作中、第１の電圧Ｖ１は、ソース領域（図１Ａの１２６）及びゲート電極（図１Ａの１３０）の双方に付与され、ハンドル基板（図１Ａの１０４）は、導電ビア（図１Ａの１１４）により、接地（例えば、０Ｖ）に電気的に連結され、ドレイン領域（図１Ａの１３２）は、接地（例えば、０Ｖ）に電気的に連結される。さらに他の実施形態において、このような動作条件下において、導電ゲート電極（図１Ａの１３４）における第２の電圧Ｖ２の値は、式Ｖ２＝Ｘ×Ｖ１によって表されてもよく、Ｘは、約０．０１～０．０２の範囲内の正の値、約０．０１４、又はその他の好適な値である。したがって、電圧曲線４１０によって示される通り、第１の電圧Ｖ１の大きさが大きくなるに連れて、導電ゲート電極（図１Ａの１３４）における第２の電圧Ｖ２の大きさが大きくなる。これは、部分的に、電荷キャリアが導電終点構造（図１Ａの１２１）のＰ－Ｎダイオード構造を導電ゲート電極（図１Ａの１３４）まで横切るためである。したがって、導電終端構造（図１Ａの１２１）は、ソース領域（図１Ａの１２６）及び／又はゲート電極（図１Ａの１３０）に付与される第１の電圧Ｖ１が増加するに連れて、素子基板（図１Ａの１０８）の表面に沿った電界強度の低減を促進する。
種々の実施形態において、第１の電圧Ｖ１は、第１の電圧値４０２から第２の電圧値４０４まで増加してもよく、第１の電圧値４０２は、約＋５Ｖ、＋１０Ｖ、又はその他の好適な値であり、第２の電圧値４０４は、約＋１００Ｖ、＋１０５Ｖ、＋１１０Ｖ、又はその他の好適な値である。さらに他の実施形態において、第２の電圧Ｖ２は、第３の電圧値４０６から第４の電圧値４０８まで増加してもよく、第３の電圧値４０６は、＋０．０５Ｖ、＋０．０７Ｖ、又はその他の好適な値であり、第４の電圧値４０８は、約＋１．５５Ｖ、＋１．５Ｖ、又はその他の好適な値である。
図４Ｂは、図１Ａ～図１Ｃ、図２、又は図３Ａ及び図３Ｂの集積チップ動作のいくつかの実施形態のグラフ４００ｂを示している。グラフ４００ｂは、集積チップに付与される動作条件の一例を提供する。しかしながら、他の動作条件が受け入れ可能であり、グラフ４００ｂは単なる例であることを理解しなければならない。グラフ４００ａのｘ軸は、第１の電圧Ｖ１に対応し、グラフ４００ａのｙ軸は、第２の電圧Ｖ２に対応する。
図４Ｂに示される通り、いくつかの実施形態において、第１の電圧Ｖ１は、ドレイン領域（図１Ａの１３２）に付与されるバイアス電圧に対応してもよく、第２の電圧Ｖ２は、導電ゲート電極（図１Ａの１３４）及び／又はコンタクト領域（図１Ａの１３６）における電圧に対応してもよい。電圧曲線４１２は、高電圧トランジスタ（図１Ａの１２２）及び導電終点構造（図１Ａの１２１）の動作特性を反映している。このような実施形態において、集積チップ（図１Ａの１００）の動作中、第１の電圧Ｖ１がドレイン領域（図１Ａの１３２）に付与され、ハンドル基板（図１Ａの１０４）、ソース領域（図１Ａの１２６）、及びゲート電極（図１Ａの１３０）は、各々、接地（例えば、０Ｖ）に電気的に連結される。このような動作条件下において、導電ゲート電極（図１Ａの１３４）における第２の電圧Ｖ２の値は、例えば、式：Ｖ２＝Ｙ×Ｖ１で表され、Ｙは、約０．２０～０．４０の範囲内の正の数、約０．３１４、又はその他の好適な値である。
種々の実施形態において、第１の電圧Ｖ１は、第１の電圧値４０２から第２の電圧値４０４まで増加してもよく、第１の電圧値４０２は、約－０．０１Ｖ、－０．０５Ｖ、又はその他の好適な値であり、第２の電圧値４０４は、約－１００Ｖ、－１０５Ｖ、－１１０Ｖ、又はその他の好適な値である。さらに他の実施形態において、第２の電圧Ｖ２は、第３の電圧値４０６から第４の電圧値４０８まで増加してもよく、第３の電圧値４０６は、約－０．０５Ｖ、－０．０５Ｖ、又はその他の好適な値であり、第４の電圧値４０８は、約－３０Ｖ、－３５Ｖ、又はその他の好適な値である。
図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、本開示の高電圧トランジスタに横方向に隣接して配置された導電終端構造を備える集積チップの形成方法のいくつかの実施形態の種々の図を示している。添え字「Ａ」を付した図面は、種々の形成プロセス中の集積チップの断面図を示している。添え字「Ｂ」を付した図面は、添え字「Ａ」を付した図のＡ－Ａ’線に沿った上面図を示している。図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂに示された種々の図面は、ある方法を参照して説明するが、図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂに示される構造は、その方法に限定されるものでなく、むしろ当該方法とは別個に独立したものであってもよい。図５Ａ及び図５Ｂ～図１１Ａ及び図１１Ｂは、一連の工程として説明するが、これらの工程は限定的なものでなく、他の実施形態において、工程の順が変更可能であり、本開示の方法は、他の構造にも適用可能である。他の実施形態において、図示、及び／又は、説明した何らかのプロセスが全体的又は部分的に省略されてもよい。
図５Ａ及び図５Ｂの断面図５００ａ及び上面図５００ｂに示される通り、半導体基板１０２が設けられる。いくつかの実施形態において、半導体基板１０２は、ＳＯＩ基板として構成され、ハンドル基板１０４と、素子基板１０８と、ハンドル基板１０４及び素子基板１０８の間に配置された絶縁体層１０６と、を備える。半導体基板１０２を形成するプロセスには、ハンドル基板１０４の上方に絶縁体層１０６を堆積（例えば、熱酸化、物理気相蒸着（ＰＶＤ）、化学気相蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）等）する工程と、素子基板１０８を絶縁体層１０６に接合する工程と、を備える。ハンドル基板１０４は、第１の導電型（例えば、ｐ型）を有してもよい。種々の実施形態において、ハンドル基板１０４及び素子基板１０８は、各々、約１～１００オーム－センチメートル（Ω・ｃｍ）の範囲内であるか、又はその他の好適な値の抵抗を有してもよい。更に他の実施形態において、素子基板１０８の厚さは、ハンドル基板１０４の厚さより厚い。
図６Ａ及び図６Ｂの断面図６００ａ及び上面図６００ｂに示される通り、第１の隔離構造１１０及び第２の隔離構造１１２が、素子基板１０８内に形成される。いくつかの実施形態において、第１の隔離構造１１０を形成するプロセスには、素子基板１０８の上面上方にマスキング層（図示せず）を形成する工程と、マスキング層に応じて素子基板１０８を選択的にエッチングし、素子基板１０８の上面内に延設された開口を形成する工程と、（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化等により）開口に誘電材料を埋める工程と、除去プロセスを実施してマスキング層を除去する工程と、を備えてもよい。いくつかの実施形態において、開口に誘電材料を埋めた後、平坦化プロセス（例えば、化学的機械平坦化（ＣＭＰ）プロセス）を、誘電材料上に施してもよい。種々の実施形態において、第２の隔離構造１１２は、第１の隔離構造の形成に関して上述したプロセスと略同様のプロセスで形成されてもよい。さらに他の実施形態において、第１の隔離構造１１０は、第１の隔離構造１１０が、非ゼロ距離で、第２の隔離セグメント１１０ｂから横方向にオフセットした第１の隔離セグメント１１０ａを備えるように形成される。さらなる実施形態において、第１の隔離セグメント１１０ａの第１の幅ｗ１は、第２の隔離セグメント１１０ｂの第２の幅ｗ２より大きい。さらに他の実施形態において、第１の幅ｗ１及び第２の幅ｗ２は、各々、約１μｍ～１０μｍの範囲内であるか、又はその他の好適な値である。いくつかの実施形態において、図６Ｂに示される通り、第１及び第２の隔離構造１１０及び１１２は、第１及び第２の隔離構造１１０及び１１２が１つ以上のリング形状構造であるか、又はこれを備えるように形成される。
図７Ａ及び図７Ｂの断面図７００ａ及び上面図７００ｂに示される通り、導電ビア１１４は、素子基板１０８内に形成される。いくつかの実施形態において、導電ビア１１４を形成するプロセスには、第２の隔離構造１１２及び絶縁体層１０６を選択的にエッチングして、素子基板１０８の上面からハンドル基板１０４まで延びるトレンチを形成する工程と、（例えば、ＣＶＤ、ＰＶＤ、スパッタリング、電気めっき等により）導電材料（例えば、チタン、銅、アルミニウム、タングステン、タンタル等）をトレンチ内に堆積する工程と、導電材料内に平坦化プロセス（例えば、ＣＭＰプロセス）を実施する工程と、が含まれてもよい。種々の実施形態において、平坦化プロセスは、導電ビア１１４の上面が、第１の隔離構造１１０の上面、第２の隔離構造１１２、及び／又は、素子基板１０８の上面と同一平面になるように実施される。さらなる実施形態において、第２の隔離構造１１２は、導電ビア１１４を横方向に取り囲み、導電ビア１１４を素子基板１０８から離間する。いくつかの実施形態において、図７Ｂに見てとれる通り、導電ビア１１４は、リング形状構造となるように形成される。
図８Ａ及び図８Ｂの断面図８００ａ及び上面図８００ｂに示される通り、１つ以上のイオン注入プロセスが素子基板１０８に実施されて、素子基板１０８内に１つ以上のドープ領域を形成する。種々の実施形態において、この１つ以上のイオン注入プロセスは、第１のウェル領域１１６、第２のウェル領域１１８、及び第３のウェル領域１２０を形成するように実施されてもよい。いくつかの実施形態において、第２のウェル領域１１８は、第１の導電型（例えば、ｐ型）を有し、第１及び第３のウェル領域１１６及び１２０は、各々、第１の導電型（例えば、ｐ型）とは反対の第２の導電型（例えば、ｎ型）を有する。さらなる実施形態において、１つ以上のイオン注入プロセスには、各々、素子基板１０８の上面の上方にマスキング層（図示せず）を形成する工程と、マスキング層にしたがってドーパントを素子基板１０８内に選択的に注入する工程と、除去プロセスを実施して、マスキング層を除去する工程と、が含まれてもよい。さらに他の実施形態において、第１のイオン注入プロセスが実施されて、第１及び第３のウェル領域１１６及び１２０を形成してもよく、別個に第２のイオン注入プロセスが実施されて、第２のウェル領域１１８を形成してもよい。第１の導電型のｐ型ドーパントは、例えば、ホウ素、ジフルオロホウ素（例えば、ＢＦ２）、インジウム、他の好適なｐ型ドーパント、又は以上の任意の組み合わせであるか、又は、これを含んでもよい。さらに、第２の導電型のｎ型ドーパントは、例えば、リン、砒素、アンチモン、他の好適なｎ型ドーパント、又は以上の任意の組み合わせであるか、又はこれを含んでもよい。種々の実施形態において、第２のウェル領域１１８は、ドリフト領域として構成されてもよい。いくつかの実施形態において、図８Ｂに見てとれる通り、第２及び第３のウェル領域１１８及び１２０は、リング形状領域となるように形成される。
図９Ａ及び図９Ｂの断面図９００ａ及び条件図９００ｂに示される通り、ゲート構造９０２及び終端ゲート構造９０４は、素子基板１０８の上面の上方に形成される。ゲート構造９０２は、ゲート誘電層１２８と、ゲート誘電層１２８の上に設けられるゲート電極１３０と、を備え、終端ゲート構造９０４は、周辺ゲート誘電層１３３と、周辺ゲート誘電層１３３の上方に設けられる導電ゲート電極１３４と、を備える。いくつかの実施形態において、ゲート構造９０２及び終端ゲート構造９０４を形成するプロセスには、（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化等により）素子基板１０８の上面の上方にゲート誘電構造を堆積する工程と、（例えば、ＣＶＤ、ＰＶＤ、スパッタリング、電気めっき、無電解めっき等により）ゲート誘電材料の上方にゲート電極層を堆積する工程と、マスキング層（図示せず）により、ゲート誘電構造及びゲート電極をパターニングすることで、ゲート電極１３０、ゲート誘電層１２８、導電ゲート電極１３４、及び周辺ゲート誘電層１３３を規定する工程と、が含まれる。したがって、いくつかの実施形態において、ゲート構造９０２は、終端ゲート構造９０４と同時に形成されてもよい。ゲート誘電構造は、例えば、二酸化シリコン、高誘電率材料等であるか、又はこれを含んでもよい。ゲート電極層は、例えば、ポリシリコン、及び／又は、タングステン、チタン、タンタル、アルミニウム、他の好適な導電材料、又は以上の任意の組み合わせ等の金属ゲート材料であるか、又はこれを含んでもよい。いくつかの実施形態において、図９Ｂに見てとれるように、ゲート構造９０２及び終端ゲート構造９０４は、リング形状構造となるように形成される。
さらなる実施形態において、終端ゲート構造９０４は、導電ゲート電極１３４の第１の側壁１３４ｓ１が、第１の横方向距離Ｌ１で、第１の隔離セグメント１１０ａの外側壁から横方向オフセットし、導電ゲート電極１３４の第２の側壁１３４ｓ２が、第２の横方向距離Ｌ２で、第１の隔離セグメント１１０ａの外側壁から横方向に離間するように形成される。いくつかの実施形態において、第１の横方向距離Ｌ１は、約０μｍ～０．２μｍの範囲内であるか、又はその他の好適な値であり、第２の横方向距離Ｌ２は、約０．３μｍ～７μｍの範囲内であるか、又はその他の好適な値である。種々の実施形態において、第１の横方向距離Ｌ１は、ゼロに等しく、第１の隔離セグメント１１０ａの外側壁が（例えば、図２に図示、及び／又は説明されるように）導電ゲート電極１３４の第１の側壁１３４ｓ１に並べられる。さらに他の実施形態において、ゲート構造９０２は、ゲート電極１３０の側壁１３０ｓ１が、第３の横方向距離Ｌ３で、第２の隔離セグメント１１０ｂの外側壁から横方向にオフセットするように形成される。いくつかの実施形態において、第３の横方向距離Ｌ３は、約０．３μｍ～７μｍの範囲内であるか、又はその他の好適な値である。
図１０Ａ及び図１０Ｂの断面図１０００ａ及び上面図１０００ｂに示される通り、１つ以上のイオン注入プロセスが、素子基板１０８上に実施されて、素子基板１０８内にドープ領域を規定し、素子基板１０８上に高電圧トランジスタ１２２及び導電終端構造１２１を規定する。いくつかの実施形態において、この１つ以上のイオン注入プロセスでは、第１のウェル領域１１６内に本体コンタクト領域１２４、ソース領域１２６、及び低濃度ドープ領域２０２を形成し、第２のウェル領域１１８内にドレイン領域１３２を形成し、第３のウェル領域１２０内にコンタクト領域１３６を形成する。いくつかの実施形態において、ソース領域１２６、低濃度ドープ領域２０２、及びドレイン領域１３２は、第１の導電型（例えば、ｐ型）を有し、コンタクト領域１３６及び本体コンタクト領域１２４は、第２の導電型（例えば、ｎ型）を有する。さらなる実施形態において、１つ以上のイオン注入プロセスには、各々、素子基板１０８の上面の上方にマスキング層（図示せず）を形成する工程と、素子基板１０８内にドーパントを選択的に注入する工程と、除去プロセスを実施して、マスキング層を除去する工程と、が含まれる。さらに他の実施形態において、第１のイオン注入プロセスが実施されて低濃度ドープ領域２０２を形成し、第２のイオン注入プロセスが実施されてドレイン領域１３２及びソース領域１２６を形成し、第３のイオン注入プロセスを実施してコンタクト領域１３６及び本体コンタクト領域１２４を形成してもよい。いくつかの実施形態において、図１０Ｂに見てとれる通り、１つ以上のイオン注入プロセスは、ソース領域１２６、ドレイン領域１３２、及び／又は、コンタクト領域１３６がリング形状領域となるように実施される。
高電圧トランジスタ１２２は、ゲート電極１３０と、ゲート誘電層１２８と、ソース領域１２６と、ドレイン領域１３２と、を備える。種々の実施形態において、高電圧トランジスタ１２２を形成するプロセスには、図７～図１１に図示、及び／又は、説明した処理ステップのうちの少なくとも一部が含まれる。導電終端構造１２１は、導電ゲート電極１３４と、周辺ゲート誘電層１３３と、コンタクト領域１３６と、を備える。いくつかの実施形態において、導電終端構造１２１を形成するプロセスには、図７～図１１に図示、及び／又は、説明した処理ステップのうちの少なくとも一部が含まれる。さらに他の実施形態において、高電圧トランジスタ１２２は、導電終端構造１２１と同時に形成されてもよい。
図１１Ａ及び図１１Ｂの断面図１１００ａ及び上面図１１００ｂに示される通り、相互接続構造１１０２が、素子基板１０８の上方に形成される。相互接続構造１１０２は、誘電構造１４０と、複数の導電コンタクト１４２と、複数の導電配線１４４と、を備える。種々の実施形態において、誘電構造１４０は、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、又はその他の好適な堆積又は成長プロセスによって形成されてもよい。さらなる実施形態において、複数の導電コンタクト１４２及び複数の導電配線１４４は、１つ以上のパターニングプロセス、１つ以上の堆積プロセス、及び／又は、他の好適な製造プロセスによって形成されてもよい。図示の明確さ及び簡易さのため、誘電構造１４０及び複数の導電コンタクト１４２は、図１１Ｂの上面図では省略されている。
図１２は、本開示に係る高電圧トランジスタに横方向に隣接して配置される導電終端構造を備えた集積チップを形成する方法１２００を示している。方法１２００は、一連の好適又はイベントとして図示、及び／又は、説明されるが、この方法は、図示の順序又は工程に限定されるものでないことが理解されるであろう。したがって、いくつかの実施形態において、この工程は、図示とは異なる方法で実施されてもよく、及び／又は、同時に実施されてもよい。さらに、いくつかの実施形態において、図示の工程又はイベントは、複数の工程又はイベントに細分化されてもよく、これらは異なるタイミングで実施されてもよく、他の工程又はサブ工程と同時に実施されてもよい。いくつかの実施形態において、いくつかの図示の工程又はイベントは、省略されてもよく、図示されない他の工程又はイベントが含まれてもよい。
工程１２０２において、隔離構造が、素子基板内に形成され、素子基板内は、絶縁体層上に設けられ、ハンドル基板は、絶縁体層の下に設けられる。図６Ａ及び図６Ｂは、工程１２０２のいくつかの実施形態に対応する種々の図を示している。
工程１２０４において、導電ビアが、素子基板を通じてハンドル基板まで延設するように形成される。図７Ａ及び図７Ｂは、工程１２０４のいくつかの実施形態に対応する種々の図を示している。
工程１２０６において、素子基板上にドーププロセスを実施して、第１のウェル領域、第２のウェル領域、及び第３のウェル領域を形成し、第２のウェル領域は、第１及び第３のウェル領域に間にくるようにする。図８Ａ及び図８Ｂは、工程１２０６のいくつかの実施形態に対応する種々の図を示している。
工程１２０８において、ゲート電極が第１のウェル領域と第２のウェル領域との間の第１の接触面の上に設けられるように、ゲート電極を素子基板の上方に形成する。図９Ａ及び図９Ｂは、工程１２０８のいくつかの実施形態に対応する種々の図を示している。
工程１２１０において、導電ゲート電極が、隔離構造の上方に形成される。図９Ａ及び図９Ｂは、工程１２１０のいくつかの実施形態に対応する種々の図を示している。
工程１２１２において、素子基板上にドーププロセスを実施して、素子基板内に、ソース領域、ドレイン領域、及びコンタクト領域を形成する。ゲート電極が、ソース領域とドレイン領域との間に配置され、コンタクト領域が、第３のウェル領域内において、導電ビアと導電ゲート電極との間に配置される。図１０Ａ及び図１０Ｂは、工程１２１２のいくつかの実施形態に対応する種々の図を示している。
したがって、いくつかの実施形態において、本出願は、素子基板上に配置された高電圧トランジスタ素子に関連し、素子基板は、絶縁体層により、下に設けられたハンドル基板から離間している。導電ビアは、素子基板を通じてハンドル基板まで延設され、導電終端構造は、素子基板上において、横方向で高電圧トランジスタ素子と導電ビアとの間に配置される。
いくつかの実施形態において、本出願は、集積チップであって、ハンドル基板上に設けられた素子基板と、前記素子基板及び前記ハンドル基板の間に配置された絶縁体層と、を備えた半導体基板と、ドレイン領域及びソース領域の間で、前記素子基板上に設けられたゲート電極と、前記素子基板及び前記絶縁体層を通じて延設され、前記ハンドル基板に接触する導電ビアと、前記素子基板内に配置され、横方向で前記ゲート電極及び前記導電ビアの間に配置された第１の隔離セグメントを備える第１の隔離構造と、前記素子基板内で、前記第１の隔離セグメント及び前記導電ビアの間に配置されたコンタクト領域と、前記第１の隔離セグメントの直上に設けられた導電ゲート電極と、を備え、前記導電ゲート電極は、前記コンタクト領域に電気的に連結される集積チップを提供する。一実施形態において、この集積チップは、前記素子基板内に配置された第１のウェル領域と、前記素子基板内に配置され、第１の接触面にて、前記第１のウェル領域と隣接する第２のウェル領域であって、前記第２のウェル領域は、第１の導電型を有し、前記第１のウェル領域は、前記第１の導電型とは反対の第２の導電型を有し、前記ゲート電極は、前記第１の接触面の直上に設けられる前記第２のウェル領域と、前記素子基板内に配置され、第２の接触面にて、前記第２のウェル領域と隣接する第３のウェル領域であって、前記第３のウェル領域は、前記第２の導電型を有し、前記導電ゲート電極は、前記第２の接触面の直上に設けられる前記第３のウェル領域と、をさらに備える。一実施形態において、前記ドレイン領域は、前記第２のウェル領域内に配置され、前記ソース領域は、前記第１のウェル領域内に配置され、前記コンタクト領域は、前記第３のウェル領域内に配置されることで、前記導電ゲート電極が、前記コンタクト領域により、前記第３のウェル領域に電気的に連結されるようにする。一実施形態において、前記ソース領域及び前記ドレイン領域は、前記第１の導電型を有し、前記コンタクト領域は、前記第２の導電型を有し、前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型である。一実施形態において、前記第１の隔離セグメントは、前記コンタクト領域の側壁から前記ドレイン領域の側壁まで、連続的に延設され、前記導電ゲート電極は、横方向で前記第１の隔離セグメントの対向する外側壁の間に離間する。一実施形態において、前記導電ゲート電極は、リング形状であり、前記ドレイン領域及び前記ゲート電極を横方向に取り囲む。一実施形態において、前記コンタクト領域は、前記導電ゲート電極を包含するように、リング形状を有する。一実施形態において、前記集積チップは、前記素子基板内に配置され、前記導電ビアを横方向に取り囲む第２の隔離構造をさらに備え、前記第２の隔離構造は、前記素子基板の上面から前記絶縁体層の上面まで、連続的に延設される。一実施形態において、前記集積チップは、前記素子基板上に設けられる相互接続構造をさらに備え、前記相互接続構造は、誘電構造内に配置された複数の導電コンタクト及び複数の導電配線を備え、前記導電ゲート電極は、前記導電コンタクト及び前記導電配線により、前記コンタクト領域に連結される。
いくつかの実施形態において、本出願は、集積チップであって、ハンドル基板の上に設けられた絶縁体層の上に設けられた素子基板と、前記素子基板内に配置された第１のウェル領域、第２のウェル領域、及び第３のウェル領域であって、前記第２のウェル領域は、横方向で前記第１及び第３のウェル領域の間に離間している前記第１のウェル領域、前記第２のウェル領域、及び前記第３のウェル領域と、前記素子基板上に配置され、ゲート電極、ソース領域、及びドレイン領域を備える高電圧トランジスタであって、前記ゲート電極は、前記ソース領域及び前記ドレイン領域の間に配置され、前記ゲート電極は、前記第１のウェル領域及び前記第２のウェル領域の間の第１の接触面の直上に配置される前記高電圧トランジスタと、前記素子基板内に配置され、前記ハンドル基板に電気的に連結される導電ビアであって、前記導電ビアは、前記第３のウェル領域と隣接する前記導電ビアと、前記素子基板上で、前記導電ビア及び前記高電圧トランジスタの間に配置される導電終端構造であって、前記導電終端構造は、前記第３のウェル領域内に配置されるコンタクト領域と、前記第２のウェル領域及び前記第３のウェル領域の間の第２の接触面の上に設けられる導電ゲート電極とを備え、前記導電ゲート電極は、前記コンタクト領域により、前記第３のウェル領域に電気的に連結される前記導電終端構造と、を備える集積チップを提供する。いくつかの実施形態において、前記集積チップは、前記素子基板内に配置された第１の隔離構造をさらに備え、前記第１の隔離構造は、第２の隔離セグメントから横方向にオフセットした第１の隔離セグメントを備え、前記第１の隔離セグメントは、前記素子基板から前記導電ゲート電極を離間し、前記ゲート電極は、前記第２の隔離セグメントの少なくとも一部の直上に設けられる。一実施形態において、前記集積チップは、前記導電ゲート電極及び前記第１の隔離セグメントの間に配置された周辺ゲート誘電層をさらに備え、前記第１の隔離セグメントの上面は、前記周辺ゲート誘電層の底面全体に直接接触する。一実施形態において、前記コンタクト領域は、前記第１の隔離セグメントの外側壁に隣接し、前記導電ゲート電極の対向する外側壁は、前記高電圧トランジスタに向かう方向において、前記第１の隔離セグメントの外側壁から横方向にオフセットする。一実施形態において、前記ゲート電極及び前記導電ゲート電極は、リング形状であり、互いに対して同心である。一実施形態において、前記導電ビアは、リング形状であり、前記導電終端構造の外周を横方向に包み込む。一実施形態において前記コンタクト領域及び前記第３のウェル領域は、同一の導電型を有する。
いくつかの実施形態において、本出願は、集積チップを製造する方法であって、素子基板内に隔離構造を形成する工程であって、前記素子基板は、ハンドル基板の上に設けられた絶縁体層の上に設けられる工程と、前記素子基板を通じて、前記ハンドル基板まで延設された導電ビアを形成する工程と、前記素子基板をドープして、前記素子基板内に第１のウェル領域、第２のウェル領域、及び第３のウェル領域を形成する工程であって、前記第２のウェル領域は、横方向で前記第１及び第３のウェル領域の間に離間する工程と、前記素子基板上方にゲート電極を形成する工程であって、前記ゲート電極は、前記第１のウェル領域及び前記第２のウェル領域の間の第１の接触面の上に設けられる工程と、前記第１の隔離構造上方に導電ゲート電極を形成する工程と、前記素子基板をドープして、前記素子基板内にソース領域、ドレイン領域、及びコンタクト領域を形成する工程であって、前記ゲート領域は、前記ソース領域及び前記ドレイン領域の間に配置され、前記コンタクト領域は、前記第３のウェル領域内において、前記導電ビア及び前記導電ゲート電極の間に配置される工程、とを備える方法を提供する。一実施形態において、前記方法は、前記素子基板上方に相互接続構造を形成し、誘電構造内に配置された複数の導電コンタクト及び複数の導電配線を備える工程であって、前記導電ゲート電極は、前記相互接続構造により、前記コンタクト領域に電気的に接続される工程をさらに備える。一実施形態において、前記コンタクト領域は、前記第１の隔離構造の外側壁に当接し、前記導電ゲート電極は、非ゼロ距離で、前記第１の隔離構造の前記外側壁から横方向にオフセットする。一実施形態において、前記方法は、前記素子基板内に第２の隔離構造を形成する工程をさらに備え、前記第２の隔離構造は、前記素子基板の上面から前記絶縁体層まで延設され、前記第２の隔離構造は、前記導電ビアを横方向に取り囲む。
以上、当業者が本開示の態様をよりよく理解するように、いくつかの実施形態の特徴について概要を示した。当業者は、本明細書において紹介した実施形態と同一の目的を実現し、及び／又は、同一の効果を達成するために、他のプロセス及び構造を設計又は変更するための基礎として、本開示を容易に使用し得る旨、理解しなければならない。当業者はまた、このような同等の構造も、本開示の要旨及び範囲から逸脱するものでなく、本開示の要旨及び範囲から逸脱しない範囲内で、種々の変更、置換、及び交換がなされてよいことを認識しなければならない。
この集積チップと、その製造方法とは、高電圧素子に適用されてもよい。
参照符号の説明
１００、２００、３００：集積チップ
１０２：半導体基板
１０４：ハンドル基板
１０６：絶縁体層
１０８：素子基板
１１０：第１の隔離構造
１１０ａ：第１の隔離セグメント
１１０ｂ：第２の隔離セグメント
１１２：第２の隔離構造
１１３：第１の接触面
１１４：導電ビア
１１５：第２の接触面
１１６：第１のウェル領域
１１８：第２のウェル領域
１２０：第３のウェル領域
１２１：導電終端構造
１２２：高電圧トランジスタ
１２４：本体コンタクト領域
１２６：ソース領域
１２８：ゲート誘電層
１３０：ゲート電極
１３０ｓ１：側壁
１３２：ドレイン領域
１３３：周辺ゲート誘電層
１３４：導電ゲート電極
１３４ｓ１：第１の側壁
１３４ｓ２：第２の側壁
１３６：コンタクト領域
１４０：誘電構造
１４２：導電コンタクト
１４４：導電配線
２０２：低濃度ドープ領域
４００ａ、４００ｂ：グラフ
４０２：第１の電圧値
４０４：第２の電圧値
４０６：第３の電圧値
４０８：第４の電圧値
４１０、４１２：電圧曲線
５００ａ、６００ａ、７００ａ、８００ａ、９００ａ、１０００ａ、１１００ａ：断面図
５００ｂ、６００ｂ、７００ｂ、８００ｂ、９００ｂ、１０００ｂ、１１００ｂ：上面図
９０２：ゲート構造
９０４：終端ゲート構造
１２００：方法
１２０２、１２０４、１２０６、１２０８、１２１０、１２１２：工程
Ｌ１、Ｌ２、Ｌ３：横方向距離
Ｖ１：第１の電圧
Ｖ２：第２の電圧
ｗ１：第１の幅
ｗ２：第２の幅

Claims (20)

  1. 集積チップであって、
    ハンドル基板上に設けられた素子基板と、前記素子基板及び前記ハンドル基板の間に配置された絶縁体層と、を備えた半導体基板と、
    ドレイン領域及びソース領域の間で、前記素子基板上に設けられたゲート電極と、
    前記素子基板及び前記絶縁体層を通じて延設され、前記ハンドル基板に接触する導電ビアと、
    前記素子基板内に配置され、横方向で前記ゲート電極及び前記導電ビアの間に配置された第１の隔離セグメントを備える第１の隔離構造と、
    前記素子基板内で、前記第１の隔離セグメント及び前記導電ビアの間に配置されたコンタクト領域と、
    前記第１の隔離セグメントの直上に設けられ、前記コンタクト領域に電気的に連結する導電ゲート電極と、を備える集積チップ。
  2. 前記素子基板内に配置された第１のウェル領域と、
    前記素子基板内に配置され、第１の接触面にて、前記第１のウェル領域と隣接する第２のウェル領域であって、前記第２のウェル領域は、第１の導電型を有し、前記第１のウェル領域は、前記第１の導電型とは反対の第２の導電型を有し、前記ゲート電極は、前記第１の接触面の直上に設けられる前記第２のウェル領域と、
    前記素子基板内に配置され、第２の接触面にて、前記第２のウェル領域と隣接する第３のウェル領域であって、前記第３のウェル領域は、前記第２の導電型を有し、前記導電ゲート電極は、前記第２の接触面の直上に設けられる前記第３のウェル領域と、をさらに備える請求項１に記載の集積チップ。
  3. 前記ドレイン領域は、前記第２のウェル領域内に配置され、前記ソース領域は、前記第１のウェル領域内に配置され、前記コンタクト領域は、前記第３のウェル領域内に配置されることで、前記導電ゲート電極が、前記コンタクト領域により、前記第３のウェル領域に電気的に連結されるようにする請求項２に記載の集積チップ。
  4. 前記ソース領域及び前記ドレイン領域は、前記第１の導電型を有し、前記コンタクト領域は、前記第２の導電型を有し、前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型である請求項３に記載の集積チップ。
  5. 前記第１の隔離セグメントは、前記コンタクト領域の側壁から前記ドレイン領域の側壁まで、連続的に延設され、前記導電ゲート電極は、横方向で前記第１の隔離セグメントの対向する外側壁の間に離間する請求項１に記載の集積チップ。
  6. 前記導電ゲート電極は、リング形状であり、前記ドレイン領域及び前記ゲート電極を横方向に取り囲む請求項１に記載の集積チップ。
  7. 前記コンタクト領域は、前記コンタクト領域が前記導電ゲート電極を包含するように、リング形状を有する請求項６に記載の集積チップ。
  8. 前記素子基板内に配置され、前記導電ビアを横方向に取り囲む第２の隔離構造をさらに備え、前記第２の隔離構造は、前記素子基板の上面から前記絶縁体層の上面まで、連続的に延設される請求項１に記載の集積チップ。
  9. 前記素子基板上に設けられる相互接続構造をさらに備え、前記相互接続構造は、誘電構造内に配置された複数の導電コンタクト及び複数の導電配線を備え、前記導電ゲート電極は、前記導電コンタクト及び前記導電配線により、前記コンタクト領域に連結される請求項１に記載の集積チップ。
  10. 集積チップであって、
    絶縁体層の上に設けられた素子基板と、前記絶縁体層の下に設けられたハンドル基板と、
    前記素子基板内に配置された第１のウェル領域、第２のウェル領域、及び第３のウェル領域であって、前記第２のウェル領域は、横方向で前記第１及び第３のウェル領域の間に離間している前記第１のウェル領域、前記第２のウェル領域、及び前記第３のウェル領域と、
    前記素子基板上に配置され、ゲート電極、ソース領域、及びドレイン領域を備える高電圧トランジスタであって、前記ゲート電極は、前記ソース領域及び前記ドレイン領域の間に配置され、前記ゲート電極は、前記第１のウェル領域及び前記第２のウェル領域の間の第１の接触面の直上に配置される前記高電圧トランジスタと、
    前記素子基板内に配置され、前記ハンドル基板に電気的に連結される導電ビアであって、前記導電ビアは、前記第３のウェル領域と隣接する前記導電ビアと、
    前記素子基板上で、前記導電ビア及び前記高電圧トランジスタの間に配置される導電終端構造であって、前記導電終端構造は、前記第３のウェル領域内に配置されるコンタクト領域と、前記第２のウェル領域及び前記第３のウェル領域の間の第２の接触面の上に設けられる導電ゲート電極とを備え、前記導電ゲート電極は、前記コンタクト領域により、前記第３のウェル領域に電気的に連結される前記導電終端構造と、を備える集積チップ。
  11. 前記素子基板内に配置された第１の隔離構造をさらに備え、前記第１の隔離構造は、第２の隔離セグメントから横方向にオフセットした第１の隔離セグメントを備え、前記第１の隔離セグメントは、前記素子基板から前記導電ゲート電極を離間し、前記ゲート電極は、前記第２の隔離セグメントの少なくとも一部の直上に設けられる請求項１０に記載の集積チップ。
  12. 前記導電ゲート電極及び前記第１の隔離セグメントの間に配置された周辺ゲート誘電層をさらに備え、前記第１の隔離セグメントの上面は、前記周辺ゲート誘電層の底面全体に直接接触する請求項１１に記載の集積チップ。
  13. 前記コンタクト領域は、前記第１の隔離セグメントの外側壁に隣接し、前記導電ゲート電極の対向する外側壁は、前記高電圧トランジスタに向かう方向において、前記第１の隔離セグメントの外側壁から横方向にオフセットする請求項１１に記載の集積チップ。
  14. 前記ゲート電極及び前記導電ゲート電極は、リング形状であり、互いに対して同心である請求項１１に記載の集積チップ。
  15. 前記導電ビアは、リング形状であり、前記導電終端構造の外周を横方向に包み込む請求項１１に記載の集積チップ。
  16. 前記コンタクト領域及び前記第３のウェル領域は、同一の導電型を有する請求項１０に記載の集積チップ。
  17. 集積チップを製造する方法であって、
    素子基板内に第１の隔離構造を形成する工程であって、前記素子基板は、ハンドル基板の上に設けられた絶縁体層の上に設けられる工程と、
    前記素子基板を通じて、前記ハンドル基板まで延設された導電ビアを形成する工程と、
    前記素子基板をドープして、前記素子基板内に第１のウェル領域、第２のウェル領域、及び第３のウェル領域を形成する工程であって、前記第２のウェル領域は、横方向で前記第１及び第３のウェル領域の間に離間する工程と、
    前記素子基板上方にゲート電極を形成する工程であって、前記ゲート電極は、前記第１のウェル領域及び前記第２のウェル領域の間の第１の接触面の上に設けられる工程と、
    前記第１の隔離構造上方に導電ゲート電極を形成する工程と、
    前記素子基板をドープして、前記素子基板内にソース領域、ドレイン領域、及びコンタクト領域を形成する工程であって、前記ゲート電極は、前記ソース領域及び前記ドレイン領域の間に配置され、前記コンタクト領域は、前記第３のウェル領域内において、前記導電ビア及び前記導電ゲート電極の間に配置される工程、とを備える方法。
  18. 前記素子基板上方に相互接続構造を形成し、誘電構造内に配置された複数の導電コンタクト及び複数の導電配線を備える工程であって、前記導電ゲート電極は、前記相互接続構造により、前記コンタクト領域に電気的に接続される工程をさらに備える請求項１７に記載の方法。
  19. 前記コンタクト領域は、前記第１の隔離構造の外側壁に当接し、前記導電ゲート電極は、非ゼロ距離で、前記第１の隔離構造の前記外側壁から横方向にオフセットする請求項１７に記載の方法。
  20. 前記素子基板内に第２の隔離構造を形成する工程であって、前記第２の隔離構造は、前記素子基板の上面から前記絶縁体層まで延設され、前記第２の隔離構造は、前記導電ビアを横方向に取り囲む工程をさらに備え請求項１７に記載の方法。
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