TWI801924B - 積體晶片及其製造方法 - Google Patents

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蔣昕志
林東陽
柳瑞興
雷明達
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台灣積體電路製造股份有限公司
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Abstract

本發明關於一種積體晶片。積體晶片包含半導體基底，半 導體基底具有上覆於處理基底的元件基底及設置於元件基底與處理基底之間的絕緣層。閘極電極在汲極區與源極區之間上覆於元件基底。導通孔延伸穿過元件基底及絕緣層以接觸處理基底。第一隔離結構設置於元件基底內且包括第一隔離區段，第一隔離區段橫向設置於閘極電極與導通孔之間。接觸區在第一隔離區段與導通孔之間設置於元件基底內。導電閘極電極直接上覆於第一隔離區段且電耦接至接觸區。

Description

積體晶片及其製造方法
本發明的實施例是有關於一種積體晶片及其製造方法。
現代積體晶片包括形成於半導體基底(例如，矽)上的數百萬或數十億個半導體元件。積體晶片(Integrated chip；IC)可取決於IC的應用而使用許多不同類型的電晶體元件。近年來，蜂巢式及射頻(radio frequency；RF)元件的市場逐漸擴大已使得高電壓電晶體元件的使用顯著增加。舉例而言，高電壓電晶體元件由於其處理高崩潰電壓(例如，大於約50伏)及高頻率的能力而常被用於RF傳輸/接收鏈中的功率放大器中。
在一些實施例中，本申請案提供一種積體晶片，包括：半導體基底，包括上覆於處理基底的元件基底及設置於所述元件基底與所述處理基底之間的絕緣層；閘極電極，在汲極區與源極區之間上覆於所述元件基底；導通孔，延伸穿過所述元件基底及所述絕緣層以接觸所述處理基底；第一隔離結構，設置於所述元件基底內且包括第一隔離區段，所述第一隔離區段橫向設置於所述閘極電 極與所述導通孔之間；接觸區，在所述第一隔離區段與所述導通孔之間設置於所述元件基底內；以及導電閘極電極，直接上覆於所述第一隔離區段，其中所述導電閘極電極電耦接至所述接觸區。
在一些實施例中，本申請案提供一種積體晶片，包括：元件基底，上覆於絕緣層及所述絕緣層之下的處理基底；第一井區、第二井區以及第三井區，設置於所述元件基底內，其中所述第二井區在所述第一井區與所述第三井區之間橫向間隔開；高電壓電晶體，設置於所述元件基底上，包括閘極電極、源極區以及汲極區，其中所述閘極電極設置於所述源極區與所述汲極區之間，其中所述閘極電極直接上覆於所述第一井區與所述第二井區之間的第一界面；導通孔，設置於所述元件基底內且電耦接至所述處理基底，其中所述導通孔鄰近於所述第三井區；以及導電端接結構，在所述導通孔與所述高電壓電晶體之間設置於所述元件基底上，其中所述導電端接結構包括設置於所述第三井區內的接觸區及上覆於所述第二井區與所述第三井區之間的第二界面的導電閘極電極，其中所述導電閘極電極藉助於所述接觸區電耦接至所述第三井區。
在一些實施例中，本申請案提供一種用於製造積體晶片的方法，包含：在元件基底中形成第一隔離結構，其中所述元件基底上覆於絕緣層且處理基底在所述絕緣層之下；形成經由所述元件基底延伸至所述處理基底的導通孔；摻雜所述元件基底以在所述元件基底內形成第一井區、第二井區以及第三井區，其中所述第二井區在所述第一井區與所述第三井區之間橫向間隔開；在所述元件基底之上形成閘極電極，使得所述閘極電極上覆於所述第一井區與所述第二井區之間的第一界面；在所述第一隔離結構之上 形成導電閘極電極；以及摻雜所述元件基底以在所述元件基底內形成源極區、汲極區以及接觸區，其中所述閘極電極設置於所述源極區與所述汲極區之間，且其中所述接觸區在所述導通孔與所述導電閘極電極之間設置於所述第三井區內。
100、200、300:積體晶片
102:半導體基底
104:處理基底
106:絕緣層
108:元件基底
110:第一隔離結構
110a:第一隔離區段
110b:第二隔離區段
112:第二隔離結構
113:第一界面
114:導通孔
115:第二界面
116:第一井區
118:第二井區
120:第三井區
121:導電端接結構
122:高電壓電晶體
124:主體接觸區
126:源極區
127:通道區
128:閘極介電層
130:閘極電極
130s1:側壁
132:汲極區
133:周邊閘極介電層
134:導電閘極電極
134s1:第一側壁
134s2:第二側壁
136:接觸區
140:介電結構
142:導電接點
144:導電線
202:輕度摻雜區
400a、400b:圖形
402:第一電壓值
404:第二電壓值
406:第三電壓值
408:第四電壓值
410、412:電壓曲線
500a、600a、700a、800a、900a、1000a、1100a:橫截面視圖
500b、600b、700b、800b、900b、1000b、1100b:俯視圖
902:閘極結構
904:端接閘極結構
1102:內連線結構
1200:方法
1202、1204、1206、1208、1210、1212:動作
w1:第一寬度
w2:第二寬度
A-A'、B-B':線
L1:第一橫向距離
L2:第二橫向距離
L3:第三橫向距離
V1:第一電壓
V2:第二電壓
結合隨附圖式閱讀以下詳細描述時會最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵的尺寸。
圖1A示出包括鄰近於高電壓電晶體橫向設置的導電端接結構的積體晶片的一些實施例的橫截面視圖。
圖1B示出圖1A的積體晶片的一些實施例的俯視圖。
圖1C示出圖1A的積體晶片的一些替代性實施例的俯視圖。
圖2示出包括鄰近於高電壓電晶體橫向設置的導電端接結構的積體晶片的一些替代性實施例的橫截面視圖。
圖3A示出包括鄰近於高電壓電晶體橫向設置的導電端接結構的積體晶片的一些不同實施例的橫截面視圖。
圖3B示出圖3A的積體晶片的一些實施例的俯視圖。
圖3C示出包括鄰近於高電壓電晶體橫向設置的導電端接結構的積體晶片的一些替代性實施例的橫截面視圖。
圖4A至圖4B示出對應於包括鄰近於高電壓電晶體橫向設置的導電端接結構的積體晶片的操作的圖表的各種實施例。
圖5A至圖5B至圖11A至圖11B示出用於形成包括鄰近於 高電壓電晶體橫向設置的導電端接結構的積體晶片的方法的一些實施例的各種視圖。
圖12示出示出用於形成包括鄰近於高電壓電晶體橫向設置的導電端接結構的積體晶片的方法的一些實施例的流程圖。
本揭露內容提供用於實施本揭露內容的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露內容。當然，此等僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵形成於第二特徵之上或第二特徵上可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......上方(above)」、「上部(upper)」以及類似者的空間相對術語以描述如在圖式中所示出的一個部件或特徵與另一部件或特徵的關係。除諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
積體晶片通常包括經設計以在數個不同電壓下操作的電 晶體。高電壓電晶體經設計以在高崩潰電壓(例如，大於約20伏(V)、大於約80伏或其他合適值的崩潰電壓)下操作。高電壓電晶體可實施於絕緣層上矽(silicon on insulator；SOI)基底上以改良效能，諸如無門鎖效應(latch-up free)操作、高封裝密度以及較少洩漏電流。舉例而言，SOI基底可包括處理基底、元件基底以及設置於元件基底與處理基底之間的絕緣層。高電壓電晶體可包含在源極區與汲極區之間沿元件基底設置的閘極結構。包括第一摻雜類型(例如，p型)的第一井區在閘極結構下設置於元件基底內且鄰接汲極區。包括第二摻雜類型(例如，n型)的第二井區設置於元件基底內且自第一井區延伸至源極區。此外，導通孔延伸穿過元件基底及絕緣層以接觸處理基底，導通孔被設置成使處理基底偏壓。在操作期間，可將偏壓電壓施加至閘極結構以產生電場，所述電場使得通道區在閘極結構下方延伸且延伸穿過第一井區。當偏壓電壓相對較高(例如，大於約60伏至70伏)時，在元件基底中產生高電場。為了減輕高電場的不利影響，處理基底可藉助於導通孔電耦接至接地。此減輕高電場的負面影響且增加高電壓電晶體的崩潰電壓。
導通孔可以數個不同方式形成。舉例而言，導通孔可鄰近於汲極區及第一井區橫向形成，使得隔離結構將第一井區與導通孔分離。在此類配置中，當將高負電壓偏壓(例如，約-60伏或更多)施加至汲極區時，高電場將存在於元件基底中的汲極區及第一井區處。然而，歸因於汲極區與導通孔的接近，高電場及/或導通孔與汲極區之間的電壓差可損壞隔離結構及/或元件基底，藉此導致高電壓電晶體的崩潰。替代地，導通孔可鄰近於源極區及第二井 區橫向形成，使得隔離結構將第二井區與導通孔分離。在此類配置中，當將高正電壓偏壓(例如，約+60伏或更多)施加至閘極結構及/或源極區時，高電場將存在於元件基底中的汲極區及第二井區處。然而，歸因於源極區與導通孔的接近，高電場及/或導通孔與源極區之間的電壓差可損壞隔離結構及/或元件基底，藉此導致高電壓電晶體的崩潰。因此，高電壓電晶體的崩潰電壓可基於相對於高電壓電晶體的源極區及/或汲極區的導通孔的佈局來減輕。
因此，本揭露內容是關於一種包括積體晶片，所述積體晶片包括被配置成增加高電壓電晶體的崩潰電壓能力的導電端接結構。積體晶片包含元件基底，所述元件基底上覆於絕緣層及所述絕緣層之下的處理基底。第一井區、第二井區以及第三井區設置於元件基底中。第二井區設置於第一井區與第三井區之間。高電壓電晶體設置於元件基底上且包括在汲極區與源極區之間間隔開的閘極電極。閘極電極上覆於第一井區與第二井區之間的第一界面。另外，導通孔設置於元件基底內且電耦接至處理基底。導電端接結構在導通孔與汲極區之間設置於處理基底上。導電端接結構包括設置於第三井區內的接觸區及上覆於第二井區與第三井區之間的第二界面的導電閘極電極。導電閘極電極藉助於接觸區而電耦接至第三井區。在高電壓電晶體元件的操作期間，由閘極電極產生的電場可累積於汲極區及/或第二井區處。導電端接結構被配置成作用於由閘極電極產生的電場且減小沿元件基底的表面的電場強度(例如，減小累積於汲極及/或第二井區處的電場強度)。此減輕所累積電場以免損壞元件基底及設置於元件基底內的其他結構，藉此增加高電壓電晶體的崩潰電壓能力。
圖1A示出包括鄰近於高電壓電晶體122橫向設置的導電端接結構121的積體晶片100的一些實施例的橫截面視圖。
積體晶片100包含設置於半導體基底102上的高電壓電晶體122。在各種實施例中，半導體基底102被配置為絕緣層上矽(SOI)基底，且包括處理基底104、元件基底108以及設置於處理基底104與元件基底108之間的絕緣層106。第一井區116、第二井區118以及第三井區120設置於元件基底108中。第二井區118橫向設置於第一井區116與第三井區120之間。在各種實施例中，第二井區118包括第一摻雜類型(例如，p型)，且第一井區116及第三井區120分別包括與第一摻雜類型相反的第二摻雜類型(例如，n型)。在各種實施例中，第一摻雜類型為p型且第二摻雜類型為n型，或反之亦然。第一隔離結構110自元件基底108的頂部表面延伸至元件基底108的頂部表面下方處。第一隔離結構110包括第一隔離區段110a及第二隔離區段110b。另外，第二隔離結構112自元件基底108的頂部表面延伸至絕緣層106。在各種實施例中，第一隔離結構110及第二隔離結構112被配置成使設置於半導體基底102上及/或半導體基底102內的元件彼此電隔離。
高電壓電晶體122設置於處理基底104上，使得高電壓電晶體122藉由絕緣層106與處理基底104分離。在各種實施例中，高電壓電晶體122包括源極區126、汲極區132、閘極電極130以及設置於半導體基底102與閘極電極130之間的閘極介電層128。閘極電極130上覆於元件基底108且橫向設置於源極區126與汲極區132之間。源極區126設置於第一井區116內且橫向鄰近於主體接觸區124。另外，汲極區132設置於第二井區118內且 藉由第二隔離區段110b與源極區126橫向分離。在各種實施例中，閘極電極130直接上覆於第二隔離區段110b的一部分且直接上覆於第一井區116與第二井區118之間的第一界面113。在一些實施例中，源極區126及汲極區132分別包括第一摻雜類型(例如，p型)，且主體接觸區124包括第二摻雜類型(例如，n型)。在此類實施例中，高電壓電晶體122被配置為p通道金屬氧化物半導體(p-channel metal-oxide semiconductor；PMOS)電晶體、p通道橫向擴散金屬氧化物半導體(p-channel laterally diffused metal-oxide semiconductor；p-LDMOS)電晶體或其他合適元件。在又另外實施例中，高電壓電晶體122可被配置為n通道MOS(n-channel MOS；NMOS)電晶體、n通道LDMOS(n-channel LDMOS；n-LDMOS)電晶體或其他合適元件。另外，導通孔114(其可表現為包圍高電壓電晶體的連續環，諸如圖1B中所繪示，或可表現為共同包圍高電壓電晶體的一或多個導電柱，諸如圖1C中所繪示)設置於半導體基底102內，且自元件基底108的頂部表面經由絕緣層106連續地延伸至處理基底104的頂部表面。導通孔114藉由第二隔離結構112與元件基底108分離且被配置成使處理基底104偏壓。舉例而言，導通孔114被配置成將處理基底104電耦接至接地(例如，0伏)、接地節點、接地端或類似者。藉由藉助於導通孔114將處理基底104耦接至接地，可改良高電壓電晶體122的穩定性及崩潰電壓。在又另外實施例中，導通孔114可稱為保護環。
內連線結構上覆於元件基底108且包括介電結構140、多個導電接點142以及多個導電線144。導電接點142及導電線144 設置於介電結構140內，且被配置成提供電連接給設置於半導體基底102上的元件(例如，高電壓電晶體122)。在各種實施例中，導電端接結構121橫向設置於高電壓電晶體122與導通孔114之間。在一些實施例中，導電端接結構121包含第三井區120、設置於第三井區120內的接觸區136、導電閘極電極134以及周邊閘極介電層133。第三井區120及接觸區136分別包括第二摻雜類型(例如，n型)，所述第二摻雜類型與第二井區118的第一摻雜類型(例如，p型)相反，使得導電端接結構121的P-N接面二極體結構存在於第二井區118與第三井區120之間。導電端接結構121的P-N接面二極體結構例如被配置成朝向接觸區136引導電流。在另外實施例中，接觸區136藉助於導電線144及導電接點142電耦接至導電閘極電極134。周邊閘極介電層133使導電閘極電極134與元件基底108分離。另外，周邊閘極介電層133及導電閘極電極134直接上覆於第一隔離結構110的第一隔離區段110a。導電閘極電極134直接上覆於第二井區118與第三井區120之間的第二界面115。
在一些實施例中，在接收到偏壓電壓後，高電壓電晶體122的閘極電極130被配置成產生控制電荷載子(例如，電子或電洞)在橫向設置於源極區126與汲極區132之間的通道區127內的移動的電場。舉例而言，在操作期間，閘極-源極電壓可相對於源極區126選擇性地施加至閘極電極130，藉此在通道區127中形成導電通道。另外，當施加閘極-源極電壓以形成導電通道時，施加汲極至源極電壓以移動源極區126與汲極區132之間的電荷載子。在各種實施例中，通道區127可自源極區126橫向延伸至鄰 近的第二井區118(例如，在一些實施例中，稱為漂移區及/或「汲極延伸區」)。
在各種實施例中，在積體晶片100的操作期間，導電端接結構121被配置成作用於由閘極電極130產生的電場。此部分地增強高電壓電晶體122的崩潰電壓能力，藉此增加積體晶片100的效能。在一些實施例中，在高電壓電晶體122的操作期間，可將高負電壓(例如，約-60伏或更多)施加至汲極區132，且高電場將存在於元件基底108中的汲極區132及第二井區118處。導電閘極電極134及接觸區136被配置成使汲極區132及/或第二井區118處的電場及/或電位衰減。舉例而言，電荷載子可自第二井區118行進至接觸區136(例如，在導電端接結構121的P-N接面二極體結構上行進)且可累積於導電閘極電極134中。此可部分地減小沿元件基底108的表面的電場強度，藉此增加高電壓電晶體122的崩潰電壓能力。
另外，導電閘極電極134的第一側壁134s1自第一隔離區段110a的外側壁橫向偏移第一橫向距離L1。在各種實施例中，第一橫向距離L1在約0微米(um)至0.2微米範圍內或為其他合適值。在一些實施例中，若第一橫向距離L1相對較小(例如，小於約0微米)，則導電閘極電極134及周邊閘極介電層133可直接上覆於接觸區136及/或第三井區120的至少一部分。這會部分地導致電荷載子經由周邊閘極介電層133穿隧至導電閘極電極134中，藉此損壞周邊閘極介電層133及/或降低高電壓電晶體122的效能。在另外實施例中，若第一橫向距離L1相對較大(例如，大於約0.2微米)，則實質上減小導電閘極電極134的總體大小，藉 此減輕導電閘極電極134減小沿元件基底108的表面的電場強度的能力。這會減小高電壓電晶體122的崩潰能力。
圖1B示出沿圖1A的線A-A'截取的積體晶片100的一些實施例的俯視圖。
在一些實施例中，如圖1B的俯視圖中所繪示，源極區126、閘極電極130、第二井區118、汲極區132、導電閘極電極134、第三井區120、接觸區136、第一隔離結構110、第二隔離結構112以及導通孔114為同心環形區/結構。應瞭解，儘管前述區/結構在圖1B中自上方檢視時為矩形環形的，但前述區/結構亦可例如為正方形環形、三角形環形、圓形環形、橢圓形環形或某一其他閉合路徑形狀。因此，在一些實施例中，導電閘極電極134連續地橫向包圍閘極電極130。在又另外實施例中，源極區126、閘極電極130、第二井區118、汲極區132、導電閘極電極134、第三井區120、接觸區136、第一隔離結構110、第二隔離結構112以及導通孔114相對於彼此同心及/或各自相對於主體接觸區124的中心同心。在各種實施例中，第三井區120可稱為周邊端接井區，及/或接觸區136可稱為周邊端接接觸區。
在一些實施例中，第一井區116可自主體接觸區124的中心連續地延伸至第一界面113。因此，當自上方檢視時，表示第一界面113的虛線矩形可例如對應於第一井區116的外部周邊且可對應於第二井區118的內周邊。在又另外實施例中，第二井區118自第一界面113連續地延伸至第二界面115。因此，當自上方檢視時，表示第二界面115的虛線矩形可例如對應於第二井區118的外部周邊且可對應於第三井區120的內周邊。
圖1C示出圖1B的俯視圖的一些替代性實施例，其中導通孔114包括共同地包圍閘極電極130及導電閘極電極134的多個導電柱。圖1C示出沿圖1A的線A-A'截取的積體晶片100的俯視圖的一些實施例。在又另外實施例中，第二隔離結構112連續地包圍多個導電柱中的每一導電柱。多個導電柱中的每一導電柱可例如接觸處理基底(圖1A的104)及/或電耦接至接地(例如，0伏)、接地節點、接地端或類似者。
圖2示出包括鄰近於高電壓電晶體122橫向設置的導電端接結構121的積體晶片200的一些替代性實施例的橫截面視圖。積體晶片200可包括圖1A至圖1C的積體晶片100的一些態樣(且反之亦然)；且因此，上文關於圖1A至圖1C所解釋的特徵及/或附圖標號亦適用於圖2中的積體晶片200。
積體晶片200包含設置於半導體基底102上的高電壓電晶體122。高電壓電晶體122可用於各種應用中，諸如(例如)射頻(radio frequency；RF)組件、諸如閘極驅動器的高電壓應用(絕緣閘極雙極電晶體(insulated-gate bipolar transistor；IGBT)/功率金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor；MOSFET))、智慧型功率/高電壓元件、壓力感測器、致動器、加速計、陀螺儀或一些其他合適的應用。在各種實施例中，半導體基底102可被配置為SOI基底，且包括處理基底104、元件基底108以及設置於處理基底104與元件基底108之間的絕緣層106。在一些實施例中，絕緣層106可例如為或包括氧化矽、富矽氧化物(silicon-rich oxide；SRO)、一些其他氧化物、一些其他介電質或前述的任何組合。在一些實施例中，處理基底104及 元件基底108可例如為或包括塊狀基底(例如，塊狀矽基底)、矽、單晶矽、摻雜矽或其他合適的半導體材料。處理基底104可例如包括具有在約1014個原子/立方公分至1016個原子/立方公分的範圍內或其他合適值的摻雜濃度的第一摻雜類型(例如，p型)。在各種實施例中，處理基底104及元件基底108可分別具有在約1歐姆公分(Ω*cm)至100歐姆公分範圍內或其他合適值的電阻。在一些實施例中，若處理基底104的電阻相對較低(例如，小於約1歐姆公分)，則高電壓電晶體122的崩潰電壓可減小。在又另外實施例中，若處理基底104的電阻相對較大(例如，大於約100歐姆公分)，則高電壓電晶體122的崩潰電壓可增加。
第一隔離結構110設置於元件基底108內，且自元件基底108的頂部表面連續地延伸至元件基底108的頂部表面下方處。第一隔離結構110可例如被配置為淺溝渠隔離(shallow trench isolation；STI)結構或其他合適隔離結構。第一隔離結構110包括彼此橫向分離非零距離的第一隔離區段110a及第二隔離區段110b。另外，第二隔離結構112自元件基底108的頂部表面連續地延伸至絕緣層106。第二隔離結構112可例如被配置為深溝渠隔離(deep trench isolation；DTI)結構或其他合適隔離結構。在一些實施例中，第一隔離結構110及第二隔離結構112可例如分別為或包括氮化矽、碳化矽、二氧化矽、氮氧化矽、碳氧化矽、其他合適介電材料或前述的任何組合。
高電壓電晶體122包括源極區126、汲極區132、閘極電極130以及閘極介電層128。源極區126及汲極區132設置於元件基底108內，且藉由第一隔離結構110的第二隔離區段110b彼此 橫向分離。在各種實施例中，汲極區132鄰接第一隔離結構110的第一隔離區段110a及第二隔離區段110b。另外，閘極電極130設置於元件基底108之上且在源極區126與汲極區132之間橫向間隔開。閘極介電層128設置於閘極電極130與元件基底108之間。在各種實施例中，高電壓電晶體122經組態為p通道金屬氧化物半導體(PMOS)電晶體、p通道橫向擴散金屬氧化物半導體(p-LDMOS)電晶體，或其他合適元件。在此類實施例中，源極區126及汲極區132包括第一摻雜類型(例如，p型)，且可具有在約1014個原子/立方公分至1016個原子/立方公分的範圍內或其他合適值的摻雜濃度。在另外實施例中，閘極電極130可例如為或包括多晶矽及/或金屬閘極材料，諸如鎢、鈦、鉭、鋁、其他合適導電材料或前述的任何組合。在又另外實施例中，閘極介電層128可例如為或包括二氧化矽、高κ介電材料或類似者。如本文中所使用，高κ介電材料為具有大於3.9的介電常數的介電材料。
輕度摻雜區202設置於元件基底108內且鄰接源極區126的第一側。主體接觸區124設置於元件基底108內且鄰接源極區126的第二側，其中源極區126的第一側與源極區126的第二側相對。在各種實施例中，輕度摻雜區202包括具有在約1012個原子/立方公分至1014個原子/立方公分範圍內或另一合適值的摻雜濃度的第一摻雜類型(例如，p型)。在另外實施例中，主體接觸區124包括具有在約1014個原子/立方公分至1016個原子/立方公分的範圍內或其他合適值的摻雜濃度的第二摻雜類型(例如，n型)。在各種實施例中，第一摻雜類型為p型且第二摻雜類型為n型，或反之亦然。
導通孔114自半導體基底102的頂部表面連續地延伸至處理基底104的頂部表面，使得導通孔114耦接至處理基底104。在各種實施例中，第二隔離結構112橫向圍封導通孔114，使得第二隔離結構112使導通孔114電隔離於設置於半導體基底102上/內的元件。在一些實施例中，導通孔114可被配置為或稱為基底穿孔(through-substrate via；TSV)。在又另外實施例中，導通孔114可將處理基底104電耦接至參考節點、參考端、接地節點、接地端或類似者。在各種實施例中，可用0伏或其他合適值偏壓參考端及/或參考節點。在另外實施例中，導通孔114可例如為或包括鋁、銅、鎢、其他合適導電材料或前述的任何組合。
第一井區116、第二井區118以及第三井區120設置於元件基底108中。第二井區118橫向設置於第一井區116與第三井區120之間。在各種實施例中，第二井區118包括第一摻雜類型(例如，p型)，且第一井區116及第三井區120分別包括第二摻雜類型(例如，n型)。在各種實施例中，第一井區116、第二井區118以及第三井區120分別具有在約1011個原子/立方公分至1013個原子/立方公分的範圍內或其他合適值的摻雜濃度。汲極區132設置於第二井區118內且鄰接第二井區118。在各種實施例中，第二井區118被配置為漂移區(或「汲極延伸區」)且具有相對較低摻雜濃度，所述摻雜濃度在高操作電壓下提供較高電阻。另外，高電壓電晶體122的閘極電極130的至少一部分直接上覆於第二井區118的至少一部分。另外，輕度摻雜區202、源極區126以及主體接觸區124設置於第一井區116內。
內連線結構上覆於元件基底108且包括介電結構140、多 個導電接點142以及多個導電線144。導電接點142及導電線144設置於介電結構140內，且被配置成提供電連接給設置於半導體基底102上及/或內的元件(例如，高電壓電晶體122)。舉例而言，源極區126及主體接觸區124可藉助於兩個或大於兩個導電接點142及至少一個導電線144彼此電耦接。介電結構140可包含一或多個介電層。在各種實施例中，一或多個介電層可例如為或包括氧化物、二氧化矽、低κ介電材料、氮化矽、碳化矽、其他合適介電材料或前述的任何組合。如本文中所使用，低κ介電材料為具有小於3.9的介電常數的介電材料。在另外實施例中，導電接點142及導電線144可例如為或包括鋁、銅、鈦、鉭、氮化鈦、氮化鉭、釕、鎢、其他導電材料或前述的任何組合。
導電端接結構121鄰近於高電壓電晶體122的汲極區132橫向設置。在各種實施例中，導電端接結構121包含第三井區120、第二井區118的至少一部分、設置於第三井區120內的接觸區136以及包含導電閘極電極134及周邊閘極介電層133的端接閘極結構。周邊閘極介電層133設置於導電閘極電極134與元件基底108之間。在一些實施例中，導電閘極電極134及周邊閘極介電層133直接上覆於第一隔離結構110的第一隔離區段110a，使得周邊閘極介電層133的整個底部表面與第一隔離區段110a的頂部表面直接接觸。換言之，在此類實施例中，第一隔離區段110a的頂部表面的至少一部分直接接觸周邊閘極介電層133的整個底部表面。另外，導電閘極電極134橫向設置於接觸區136與汲極區132之間。在另外實施例中，導電閘極電極134直接上覆於第三井區120的至少一部分且直接上覆於第二井區118的至少一部分。在又另 外實施例中，導電閘極電極134在朝向高電壓電晶體122的方向上自接觸區136橫向偏移非零距離。
在各種實施例中，當導電端接結構121橫向鄰近於汲極區132(及/或高電壓電晶體122的漂移區)時，第三井區120及接觸區136分別包括第二摻雜類型(例如，n型)，所述第二摻雜類型與第二井區118(亦即，漂移區)的第一摻雜類型(例如，p型)相反。因此，導電端接結構121的P-N接面二極體結構存在於第二井區118與第三井區120之間。在各種實施例中，導電端接結構121的P-N接面二極體結構促進電荷載子在積體晶片200的操作期間自第二井區118轉移至接觸區136及/或導電閘極電極134。此減輕沿元件基底108的表面的電場強度，藉此增加高電壓電晶體122的崩潰電壓能力。在各種實施例中，接觸區136藉助於兩個或大於兩個導電接點142及至少一個導電線144電耦接至導電閘極電極134。此促進電荷載子自接觸區136轉移至導電閘極電極134，使得當高電壓電晶體122在高電壓下操作時，導電閘極電極134可儲存及/或累積電荷載子。因此，可在高操作電壓下減輕對半導體基底102及/或高電壓電晶體122的損壞，藉此增加高電壓電晶體122的崩潰電壓能力。
導電閘極電極134可例如為或包括多晶矽及/或金屬閘極材料，諸如鎢、鈦、鉭、鋁、其他合適導電材料或前述的任何組合。周邊閘極介電層133可例如為或包括二氧化矽、高κ介電材料或類似者。在另外實施例中，導電閘極電極134包括與閘極電極130相同的導電材料(例如，多晶矽)。在又另外實施例中，周邊閘極介電層133包括與閘極介電層128相同的介電材料(例如，高κ介 電材料)。在各種實施例中，接觸區136具有在約1014個原子/立方公分至1016個原子/立方公分的範圍內或其他合適值的摻雜濃度。
導電閘極電極134包括第一側壁134s1及與第一側壁134s1相對的第二側壁134s2。在各種實施例中，周邊閘極介電層133的外相對側壁與導電閘極電極134的第一側壁134s1及第二側壁134s2對準。在一些實施例中，第一側壁134s1與第一隔離區段110a的外側壁對準(例如，第一橫向距離(圖1的L1)為零)。導電閘極電極134的第二側壁134s2自第一隔離區段110a的外側壁橫向偏移第二橫向距離L2。在一些實施例中，第二橫向距離L2在約0.3微米至7微米範圍內或其他合適值。在實施例中，若第二橫向距離L2相對較小(例如，小於約0.3微米)，則導電閘極電極134的總體大小減小，藉此減輕導電閘極電極134減小沿元件基底108的表面的電場強度的能力。這會減小高電壓電晶體122的崩潰能力。在另一實施例中，若第二橫向距離L2相對較大(例如，大於約7微米)，則導電閘極電極134可相對靠近汲極區132及/或可上覆於汲極區132的至少一部分。這會導致電荷載子自汲極區132經由周邊閘極介電層133穿隧至導電閘極電極134中，藉此損壞周邊閘極介電層133及/或降低高電壓電晶體122的效能。在又另外實施例中，第二橫向距離L2可對應於導電閘極電極134的寬度。
此外，閘極電極130的側壁130s1自第二隔離區段110b的外側壁橫向偏移第三橫向距離L3。在一些實施例中，第三橫向距離L3在約0.3微米至7微米範圍內或其他合適值。在實施例 中，若第三橫向距離L3相對較小(例如，小於約0.3微米)，則閘極電極130的總體大小可實質上較小，藉此減輕高電壓電晶體122的效能。在又一實施例中，若第三橫向距離L3相對較大(例如，大於約7微米)，則閘極電極130可相對靠近汲極區132。此可不利地影響電荷載子自源極區126至汲極區132的流動，藉此減輕高電壓電晶體122的效能(例如，減小高電壓電晶體122的崩潰電壓能力)。
圖3A示出包括鄰近於高電壓電晶體122橫向設置的導電端接結構121的積體晶片300的一些實施例的橫截面視圖。圖3A的積體晶片300可對應於圖1A至圖1C的積體晶片100的一些實施例，其中高電壓電晶體122被配置為NMOS電晶體。
在各種實施例中，導電端接結構121橫向設置於導通孔114與高電壓電晶體122的源極區126之間。處理基底104包括第一摻雜類型(例如，p型)。如圖3A中所示出，高電壓電晶體122被配置為NMOS電晶體、n通道LDMOS(n-LDMOS)電晶體，或其他合適元件。在此類實施例中，主體接觸區124包括第一摻雜類型(例如，p型)，且汲極區132、源極區126以及輕度摻雜區202分別包括與第一摻雜類型相反的第二摻雜類型(例如，n型)。在各種實施例中，第一摻雜類型為p型且第二摻雜類型為n型。另外，第一井區116橫向設置於第二井區118與第三井區120之間。在一些實施例中，第一井區116包括第一摻雜類型(例如，p型)，且第二井區118及第三井區120分別包括第二摻雜類型(例如，n型)。在各種實施例中，第二井區118背配置為漂移區(或「汲極延伸區」)，使得導電端接結構121的第三井區120藉由第一 井區116與漂移區橫向分離。
在各種實施例中，當導電端接結構121橫向鄰近於源極區126及/或主體接觸區124時，第三井區120及接觸區136分別包括第二摻雜類型(例如，n型)，所述第二摻雜類型與第一井區116的第一摻雜類型(例如，p型)相反。因此，導電端接結構121的P-N接面二極體結構存在於第一井區116與第三井區120之間。在各種實施例中，導電端接結構121的P-N接面二極體結構促進電荷載子在積體晶片300的操作期間自第一井區116轉移至接觸區136及/或導電閘極電極134。此減輕沿元件基底108的表面的電場強度，藉此增加高電壓電晶體122的崩潰電壓能力。在又另外實施例中，導電端接結構121的第二井區118(亦即，漂移區)及第三井區120包括相同摻雜類型(例如，n型)。
在各種實施例中，汲極區132、源極區126以及接觸區136包括第二摻雜類型(例如，n型)，且可具有在約1014個原子/立方公分至1016個原子/立方公分的範圍內或其他合適值的摻雜濃度。在另外實施例中，第二井區118及第三井區120包括第二摻雜類型(例如，n型)，且可具有在約1011個原子/立方公分至1013個原子/立方公分的範圍內或其他合適值的摻雜濃度。在一些實施例中，第一井區116包括第一摻雜類型(例如，p型)，且可具有在約1011個原子/立方公分至1013個原子/立方公分的範圍內或其他合適值的摻雜濃度。
圖3B示出沿圖3A的線B-B'截取的積體晶片300的一些實施例的俯視圖。為了清楚且易於示出，自圖3B的俯視圖省略第一隔離結構110及第二隔離結構112。
在一些實施例中，如圖3B的俯視圖中所繪示，閘極電極130、源極區126、主體接觸區124、第一井區116、導電閘極電極134、第三井區120、接觸區136以及導通孔114為同心環形區/結構。應瞭解，儘管前述區/結構在圖3B中自上方檢視時為矩形環形的，但前述區/結構亦可例如為正方形環形、三角形環形、圓形環形、橢圓形環形或一些其他閉合路徑形狀。在另外實施例中，閘極電極130、源極區126、主體接觸區124、第一井區116、導電閘極電極134、第三井區120、接觸區136以及導通孔114相對於彼此同心及/或各自相對於汲極區132的中心同心。
圖3C示出圖3A及圖3B的積體晶片300的一些替代性實施例的橫截面視圖，其中導電閘極電極134的第一側壁134s1與第一隔離結構110的第一隔離區段110a的外側壁對準。
圖4A示出操作圖1A至圖1C、圖2或圖3A至圖3B的積體晶片的一些實施例的圖形400a。圖形400a提供應用於積體晶片的操作條件的一個實例。然而，應瞭解，其他操作條件為適用的，從而圖形400a僅為實例。圖形400a的x軸對應於第一電壓V1且圖形400a的y軸對應於第二電壓V2。
如圖4A中所示出，在各種實施例中，第一電壓V1可對應於施加至源極區(圖1A的126)且施加至閘極電極(圖1A的130)的偏壓電壓，且第二電壓V2可對應於導電閘極電極(圖1A的134)及/或接觸區(圖1A的136)處的電壓。電壓曲線410反映高電壓電晶體(圖1A的122)及導電端接結構(圖1A的121)的操作特性。在此類實施例中，在積體晶片(圖1A的100)的操作期間，將第一電壓V1施加至源極區(圖1A的126)及閘極電 極(圖1A的130)兩者，處理基底(圖1A的104)藉助於導通孔(圖1A的114)電耦接至接地(例如，0伏)，且汲極區(圖1A的132)電耦接至接地(例如，0伏)。在又另外實施例中，在此類操作條件下，導電閘極電極(圖1A的134)處的第二電壓V2的值可由下述方程式表示：V2=X*V1，其中X為在約0.01至0.02範圍內(約0.014)或其他合適值的正數。因此，如藉由電壓曲線410所示出，隨著第一電壓V1的大小增加，導電閘極電極(圖1A的134)處的第二電壓V2的大小增加。此部分地是由於電荷載子可橫穿導電端接結構(圖1A的121)的P-N接面二極體結構而到達導電閘極電極(圖1A的134)。因此，導電端接結構(圖1A的121)有助於減少在施加至源極區(圖1A的126)及/或閘極電極(圖1A的130)的第一電壓V1增大時沿元件基底(圖1A的108)的表面的電場強度。
在各種實施例中，第一電壓V1可自第一電壓值402增大至第二電壓值404，其中第一電壓值402為約+5伏、+10伏或其他合適值，且第二電壓值404為約+100伏、+105伏、+110伏或其他合適值。在又另外實施例中，第二電壓V2可自第三電壓值406增大至第四電壓值408，其中第三電壓值406為約+0.05伏、+0.07伏或其他合適值，且第四電壓值408為約+1.55伏、+1.5伏或其他合適值。
圖4B示出操作圖1A至圖1C、圖2或圖3A至圖3B的積體晶片的一些實施例的圖形400b。圖形400b提供應用於積體晶片的操作條件的一個實例。然而，應瞭解，其他操作條件為適合的，從而圖形400b僅為實例。圖形400b的x軸對應於第一電壓 V1且圖形400b的y軸對應於第二電壓V2。
如圖4B中所示出，在一些實施例中，第一電壓V1可對應於施加至汲極區(圖1A的132)的偏壓電壓，且第二電壓V2可對應於導電閘極電極(圖1A的134)及/或接觸區(圖1A的136)處的電壓。電壓曲線412反映高電壓電晶體(圖1A的122)及導電端接結構(圖1A的121)的操作特性。在此類實施例中，在積體晶片(圖1A的100)的操作期間，將第一電壓V1施加至汲極區(圖1A的132)，且處理基底(圖1A的104)、源極區(圖1A的126)以及閘極電極(圖1A的130)各自電耦接至接地(例如，0伏)。在此類操作條件下，導電閘極電極(圖1A的134)處的第二電壓V2的值可例如由下述方程式表示：V2=Y*V1，其中Y為在約0.20至0.40範圍內(約0.314)或其他合適值的正數。
在各種實施例中，第一電壓V1可自第一電壓值402增大至第二電壓值404，其中第一電壓值402為約-0.01伏、-0.05伏或其他合適值，且第二電壓值404為約-100伏、-105伏、-110伏或另一合適值。在又另外實施例中，第二電壓V2可自第三電壓值406增大至第四電壓值408，其中第三電壓值406為約-0.05伏或其他合適值，且第四電壓值408為約-30伏、-35伏或其他合適值。
圖5A至圖5B至圖11A至圖11B示出根據本揭露內容的用於形成包括鄰近於高電壓電晶體橫向設置的導電端接結構的積體晶片的方法的一些實施例的各種視圖。具有後綴「A」的圖示出在各種形成製程期間積體晶片的橫截面視圖。具有後綴「B」的圖示出沿具有後綴「A」的圖的線A-A'截取的俯視圖。儘管參考方法來描述圖5A至圖5B至圖11A至圖11B中所繪示的各種視圖，但 應瞭解，圖5A至圖5B至圖11A至圖11B中所繪示的結構不限於所述方法，而是可獨立於所述方法。儘管將圖5A至圖5B至圖11A至圖11B描述為一系列動作，但應瞭解，此等動作不受限制，而在其他實施例中可更改動作的次序，且所揭露的方法亦適用於其他結構。在其他實施例中，可整個或部分地省略所示出及/或所描述的一些動作。
如圖5A至圖5B的橫截面視圖500a及俯視圖500b中所繪示，設置半導體基底102。在一些實施例中，半導體基底102背配置為SOI基底，且包括處理基底104、元件基底108以及設置於處理基底104與元件基底108之間的絕緣層106。用於形成半導體基底102的製程可包含：在處理基底104之上沈積(例如，藉由熱氧化、物理氣相沈積(physical vapor deposition；PVD)、化學氣相沈積(chemical vapor deposition；CVD)、原子層沈積(atomic layer deposition；ALD)等)絕緣層106；以及將元件基底108黏合至絕緣層106。處理基底104可包括第一摻雜類型(例如，p型)。在各種實施例中，處理基底104及元件基底108可分別具有在約1歐姆公分(Ω*cm)至100歐姆公分範圍內或其他合適值的電阻。在又另外實施例中，元件基底108的厚度大於處理基底104的厚度。
如圖6A至圖6B的橫截面視圖600a及俯視圖600b中所繪示，第一隔離結構110及第二隔離結構112形成於元件基底108內。在一些實施例中，用於形成第一隔離結構110的製程可包含：在元件基底108的頂部表面之上形成罩幕層(未繪示)；根據罩幕層選擇性地蝕刻元件基底108以形成延伸至元件基底108的頂部 表面中的開口；用介電材料填充(例如，藉由CVD、PVD、ALD、熱氧化等)開口；以及進行移除製程以移除罩幕層。在一些實施例中，在用介電材料填充開口之後，可對介電材料進行平坦化製程(例如，化學機械平坦化(chemical mechanical planarization；CMP)製程)。在各種實施例中，第二隔離結構112可藉由實質上類似於上文所描述之關於第一隔離結構的形成的製程的製程而形成。在又另外實施例中，第一隔離結構110經形成使得第一隔離結構110包括自第二隔離區段110b橫向偏移非零距離的第一隔離區段110a。在另外實施例中，第一隔離區段110a的第一寬度w1大於第二隔離區段110b的第二寬度w2。在又另外實施例中，第一寬度w1及第二寬度w2各自在約1微米至10微米範圍內，或其他合適值。在一些實施例中，如圖6B中所見，形成第一隔離結構110及第二隔離結構112使得第一隔離結構110及第二隔離結構112為/或包括一或多個環形結構。
如圖7A至圖7B的橫截面視圖700a及俯視圖700b中所繪示，導通孔114形成於元件基底108內。在一些實施例中，用於形成導通孔114的製程包括：選擇性地蝕刻第二隔離結構112及絕緣層106以形成自元件基底108的頂部表面延伸至處理基底104的溝渠；在溝渠內沈積(例如，藉由CVD、PVD、濺鍍、電鍍、化學鍍等)導電材料(例如，鈦、銅、鋁、鎢、鉭等)；以及對導電材料進行平坦化製程(例如，CMP製程)。在各種實施例中，進行平坦化製程使得導通孔114的頂部表面與第一隔離結構110的頂部表面、第二隔離結構112及/或元件基底108的頂部表面共面。在另外實施例中，第二隔離結構112橫向圍封導通孔114，使得第 二隔離結構112將導通孔114與元件基底108分離。在一些實施例中，如圖7B中所見，形成導通孔114使得導通孔114為環形結構。
如圖8A至圖8B的橫截面視圖800a及俯視圖800b中所繪示，對元件基底108進行一或多個離子植入製程，以在元件基底108內形成一或多個摻雜區。在各種實施例中，可進行一或多個離子植入製程以形成第一井區116、第二井區118以及第三井區120。在一些實施例中，第二井區118包括第一摻雜類型(例如，p型)，且第一井區116及第三井區120分別包括與第一摻雜類型(例如，p型)相反的第二摻雜類型(例如，n型)。在另外實施例中，一或多個離子植入製程可各自包含：在元件基底108的頂部表面之上形成罩幕層(未繪示)；根據罩幕層選擇性地將摻雜劑植入至元件基底108中；以及進行移除製程以移除罩幕層。在又另外實施例中，可進行第一離子植入製程以形成第一井區116及第三井區120，且可進行單獨的第二離子植入製程以形成第二井區118。第一摻雜類型的P型摻雜劑可例如為或包括硼、二氟硼(例如，BF2)、銦、一些其他合適p型摻雜劑或前述的任何組合。另外，第二摻雜類型的n型摻雜劑可例如為或包括磷、砷、銻、一些其他合適n型摻雜劑或前述的任何組合。在各種實施例中，第二井區118可被配置為漂移區。在一些實施例中，如圖8B中所見，形成第二井區118及第三井區120使得第二井區118及第三井區120為環形區。
如圖9A至圖9B的橫截面視圖900a及俯視圖900b中所繪示，閘極結構902及端接閘極結構904形成於元件基底108的 頂部表面之上。閘極結構902包含閘極介電層128及上覆於閘極介電層128的閘極電極130，且端接閘極結構904包含周邊閘極介電層133及上覆於周邊閘極介電層133的導電閘極電極134。在一些實施例中，用於形成閘極結構902及端接閘極結構904的製程包含：在元件基底108的頂部表面之上沈積(例如，藉由CVD、PVD、ALD、熱氧化等)閘極介電結構；在閘極介電材料之上沈積(例如，藉由CVD、PVD、濺鍍、電鍍、化學鍍等)閘極電極層；以及藉由罩幕層(未繪示)使閘極介電結構及閘極電極層圖案化以定義出閘極電極130、閘極介電層128、導電閘極電極134以及周邊閘極介電層133。因此，在一些實施例中，閘極結構902可與端接閘極結構904同時形成。閘極介電結構可例如為或包括二氧化矽、高κ介電材料或類似者。閘極電極層可例如為或包括多晶矽及/或金屬閘極材料，諸如鎢、鈦、鉭、鋁、另一合適導電材料或前述的任何組合。在一些實施例中，如圖9B中所見，形成閘極結構902及端接閘極結構904使得閘極結構902及端接閘極結構904為環形結構。
在另外實施例中，形成端接閘極結構904，使得導電閘極電極134的第一側壁134s1自第一隔離區段110a的外側壁橫向偏移第一橫向距離L1，且導電閘極電極134的第二側壁134s2自第一隔離區段110a的外側壁橫向偏移第二橫向距離L2。在一些實施例中，第一橫向距離L1在約0微米至0.2微米範圍內或其他合適值，且第二橫向距離L2在約0.3微米至7微米範圍內或其他合適值。在各種實施例中，第一橫向距離L1等於零，使得第一隔離區段110a的外側壁與導電閘極電極134的第一側壁134s1對準(例 如，如圖2中所示出及/或所描述)。在又另外實施例中，形成閘極結構902使得閘極電極130的側壁130s1自第二隔離區段110b的外側壁橫向偏移第三橫向距離L3。在一些實施例中，第三橫向距離L3在約0.3微米至7微米範圍內或另一合適值。
如圖10A至圖10B的橫截面視圖1000a及俯視圖1000b中所繪示，對元件基底108進行一或多個離子植入製程以在元件基底108內定義出摻雜區，且在元件基底108上定義出高電壓電晶體122及導電端接結構121。在一些實施例中，進行一或多個離子植入製程以在第一井區116內形成主體接觸區124、源極區126以及輕度摻雜區202、在第二井區118內形成汲極區132且在第三井區120內形成接觸區136。在一些實施例中，源極區126、輕度摻雜區202以及汲極區132包括第一摻雜類型(例如，p型)，且接觸區136及主體接觸區124包括第二摻雜類型(例如，n型)。在另外實施例中，一或多個離子植入製程可各自包含：在元件基底108的頂部表面之上形成罩幕層(未繪示)；選擇性地將摻雜劑植入至元件基底108中；以及進行移除製程以移除罩幕層。在又另外實施例中，可進行第一離子植入製程以形成輕度摻雜區202，可進行第二離子植入製程以形成汲極區132及源極區126，且可進行第三離子植入製程以形成接觸區136及主體接觸區124。在一些實施例中，如圖10B中所見，進行一或多個離子植入製程使得源極區126、汲極區132及/或接觸區136為環形區。
高電壓電晶體122包含閘極電極130、閘極介電層128、源極區126以及汲極區132。在各種實施例中，用於形成高電壓電晶體122的製程包含圖7至圖11中所示出及/或所描述的處理步 驟的至少一部分。導電端接結構121包含導電閘極電極134、周邊閘極介電層133以及接觸區136。在一些實施例中，用於形成導電端接結構121的製程包含圖7至圖11中所示出及/或所描述的處理步驟的至少一部分。在又另外實施例中，高電壓電晶體122可與導電端接結構121同時形成。
如圖11A至圖11B的橫截面視圖1100a及俯視圖1100b中所繪示，內連線結構1102形成於元件基底108之上。內連線結構1102包含介電結構140、多個導電接點142以及多個導電線144。在各種實施例中，介電結構140可藉由CVD製程、PVD製程、ALD製程或其他合適的沈積或生長製程形成。在另外實施例中，多個導電接點142及多個導電線144可藉由一或多個圖案化製程、一或多個沈積製程及/或其他合適的製造製程形成。為了清楚且易於示出，自圖11B的俯視圖省略介電結構140及多個導電接點142。
圖12示出根據本揭露內容的用於形成包括鄰近於高電壓電晶體橫向設置的導電端接結構的積體晶片的方法1200。儘管方法1200經示出及/或描述為一系列動作或事件，但應瞭解，所述方法不限於所示出的次序或動作。因此，在一些實施例中，所述動作可以與所示出次序不同的次序實現及/或可同時實現。另外，在一些實施例中，所示出的動作或事件可細分成多個動作或事件，其可在不同時間實現或與其他動作或子動作同時實現。在一些實施例中，可省略一些所示出的動作或事件，且可包含其他未示出的動作或事件。
在動作1202處，隔離結構形成於元件基底內，其中元件 基底上覆於絕緣層且處理基底在絕緣層之下。圖6A至圖6B示出對應於動作1202的一些實施例的各種視圖。
在動作1204處，形成經由元件基底延伸至處理基底的導通孔。圖7A至圖7B示出對應於動作1204的一些實施例的各種視圖。
在動作1206處，對元件基底進行摻雜製程以形成第一井區、第二井區以及第三井區，其中第二井區在第一井區與第三井區之間。圖8A至圖8B示出對應於動作1206的一些實施例的各種視圖。
在動作1208處，閘極電極形成於元件基底之上，使得閘極電極上覆於第一井區與第二井區之間的第一界面。圖9A至圖9B示出對應於動作1208的一些實施例的各種視圖。
在動作1210處，導電閘極電極形成於隔離結構之上。圖9A至圖9B示出對應於動作1210的一些實施例的各種視圖。
在動作1212處，對元件基底進行摻雜製程以在元件基底內形成源極區、汲極區以及接觸區。閘極電極設置於源極區與汲極區之間，且接觸區設置在導通孔與導電閘極電極之間於第三井區內。圖10A至圖10B示出對應於動作1212的一些實施例的各種視圖。
因此，在一些實施例中，本申請案是關於一種設置於元件基底上的高電壓電晶體元件，其中元件基底藉由絕緣層與其下的處理基底分離。導通孔經由元件基底延伸至處理基底，且導電端接結構在高電壓電晶體元件與導通孔之間橫向設置於元件基底上。
在一些實施例中，本申請案提供一種積體晶片，包括：半 導體基底，包括上覆於處理基底的元件基底及設置於所述元件基底與所述處理基底之間的絕緣層；閘極電極，在汲極區與源極區之間上覆於所述元件基底；導通孔，延伸穿過所述元件基底及所述絕緣層以接觸所述處理基底；第一隔離結構，設置於所述元件基底內且包括第一隔離區段，所述第一隔離區段橫向設置於所述閘極電極與所述導通孔之間；接觸區，在所述第一隔離區段與所述導通孔之間設置於所述元件基底內；以及導電閘極電極，直接上覆於所述第一隔離區段，其中所述導電閘極電極電耦接至所述接觸區。在實施例中，所述積體晶片更包括：第一井區，設置於所述元件基底內；第二井區，設置於所述元件基底內且在第一界面處鄰接所述第一井區，其中所述第二井區包括第一摻雜類型且所述第一井區包括與所述第一摻雜類型相反的第二摻雜類型，且其中所述閘極電極直接上覆於所述第一界面；以及第三井區，設置於所述元件基底內且在第二界面處鄰接所述第二井區，其中所述第三井區包括所述第二摻雜類型，且其中所述導電閘極電極直接上覆於所述第二界面。在實施例中，所述汲極區設置於所述第二井區內，所述源極區設置於所述第一井區內，且所述接觸區設置於所述第三井區內，使得所述導電閘極電極藉助於所述接觸區電耦接至所述第三井區。在實施例中，所述源極區及所述汲極區包括所述第一摻雜類型，且所述接觸區包括所述第二摻雜類型，所述第一摻雜類型為p型且所述第二摻雜類型為n型。在實施例中，所述第一隔離區段自所述接觸區的側壁連續地延伸至所述汲極區的側壁，且其中所述導電閘極電極在所述第一隔離區段的外相對側壁之間橫向間隔開。在實施例中，所述導電閘極電極為環形且橫向圍封所述汲極區 及所述閘極電極。在實施例中，所述接觸區為環形，使得所述接觸區涵蓋所述導電閘極電極。在實施例中，所述積體晶片更包含：第二隔離結構，設置於所述元件基底內且橫向圍封所述導通孔，其中所述第二隔離結構自所述元件基底的頂部表面連續地延伸至所述絕緣層的頂部表面。在實施例中，所述積體晶片更包含：內連線結構，上覆於所述元件基底，其中所述內連線結構包含設置於介電結構內的多個導電接點及多個導電線，其中所述導電閘極電極藉助於所述導電接點及所述導電線耦接至所述接觸區。
在一些實施例中，本申請案提供一種積體晶片，包括：元件基底，上覆於絕緣層及所述絕緣層之下的處理基底；第一井區、第二井區以及第三井區，設置於所述元件基底內，其中所述第二井區在所述第一井區與所述第三井區之間橫向間隔開；高電壓電晶體，設置於所述元件基底上，包括閘極電極、源極區以及汲極區，其中所述閘極電極設置於所述源極區與所述汲極區之間，其中所述閘極電極直接上覆於所述第一井區與所述第二井區之間的第一界面；導通孔，設置於所述元件基底內且電耦接至所述處理基底，其中所述導通孔鄰近於所述第三井區；以及導電端接結構，在所述導通孔與所述高電壓電晶體之間設置於所述元件基底上，其中所述導電端接結構包括設置於所述第三井區內的接觸區及上覆於所述第二井區與所述第三井區之間的第二界面的導電閘極電極，其中所述導電閘極電極藉助於所述接觸區電耦接至所述第三井區。在實施例中，所述積體晶片更包含：第一隔離結構，設置於所述元件基底內，其中所述第一隔離結構包括自第二隔離區段橫向偏移的第一隔離區段，其中所述第一隔離區段使所述導電閘極電極與 所述元件基底分離，且其中所述閘極電極直接上覆於所述第二隔離區段的至少一部分。在實施例中，所述積體晶片更包含：周邊閘極介電層，設置於所述導電閘極電極與所述第一隔離區段之間，其中所述第一隔離區段的頂部表面直接接觸所述周邊閘極介電層的整個底部表面。在實施例中，所述接觸區鄰接所述第一隔離區段的外側壁，其中所述導電閘極電極的相對外側壁在朝向所述高電壓電晶體的方向上自所述第一隔離區段的所述外側壁橫向偏移。在實施例中，所述閘極電極及所述導電閘極電極為環形且相對於彼此同心。在實施例中，所述導通孔為環形且橫向環繞所述導電端接結構的外周邊。在實施例中，所述接觸區及所述第三井區包括相同摻雜類型。
在一些實施例中，本申請案提供一種用於製造積體晶片的方法，包含：在元件基底中形成第一隔離結構，其中所述元件基底上覆於絕緣層且處理基底在所述絕緣層之下；形成經由所述元件基底延伸至所述處理基底的導通孔；摻雜所述元件基底以在所述元件基底內形成第一井區、第二井區以及第三井區，其中所述第二井區在所述第一井區與所述第三井區之間橫向間隔開；在所述元件基底之上形成閘極電極，使得所述閘極電極上覆於所述第一井區與所述第二井區之間的第一界面；在所述第一隔離結構之上形成導電閘極電極；以及摻雜所述元件基底以在所述元件基底內形成源極區、汲極區以及接觸區，其中所述閘極電極設置於所述源極區與所述汲極區之間，且其中所述接觸區在所述導通孔與所述導電閘極電極之間設置於所述第三井區內。在實施例中，所述方法更包含：在所述元件基底之上形成內連線結構，且所述內連線結構 包括設置於介電結構內的多個導電接點及多個導電線，其中所述導電閘極電極藉助於所述內連線結構耦接至所述接觸區。在實施例中，所述接觸區鄰接所述第一隔離結構的外側壁，其中所述導電閘極電極自所述第一隔離結構的所述外側壁橫向偏移非零距離。在實施例中，所述方法更包含：在所述元件基底中形成第二隔離結構，其中所述第二隔離結構自所述元件基底的頂部表面延伸至所述絕緣層，且其中所述第二隔離結構橫向圍封所述導通孔。
前文概述若干實施例的特徵，使得所屬技術領域中具有通常知識者可更好地理解本揭露內容的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域中具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
100:積體晶片
102:半導體基底
104:處理基底
106:絕緣層
108:元件基底
110:第一隔離結構
110a:第一隔離區段
110b:第二隔離區段
112:第二隔離結構
113:第一界面
114:導通孔
115:第二界面
116:第一井區
118:第二井區
120:第三井區
121:導電端接結構
122:高電壓電晶體
124:主體接觸區
126:源極區
127:通道區
128:閘極介電層
130:閘極電極
132:汲極區
133:周邊閘極介電層
134:導電閘極電極
134s1:第一側壁
136:接觸區
140:介電結構
142:導電接點
144:導電線
A-A':線
L1:第一橫向距離

Claims (10)

  1. 一種積體晶片，包括：半導體基底，包括上覆於處理基底的元件基底及設置於所述元件基底與所述處理基底之間的絕緣層；閘極電極，在汲極區與源極區之間上覆於所述元件基底；導通孔，延伸穿過所述元件基底及所述絕緣層以接觸所述處理基底；第一隔離結構，設置於所述元件基底內且包括第一隔離區段，所述第一隔離區段橫向設置於所述閘極電極與所述導通孔之間；接觸區，在所述第一隔離區段與所述導通孔之間設置於所述元件基底內；以及導電閘極電極，直接上覆於所述第一隔離區段，其中所述導電閘極電極藉助於導電線及導電接點電耦接至所述接觸區。
  2. 如請求項1所述的積體晶片，更包括：第一井區，設置於所述元件基底內；第二井區，設置於所述元件基底內且在第一界面處鄰接所述第一井區，其中所述第二井區包括第一摻雜類型且所述第一井區包括與所述第一摻雜類型相反的第二摻雜類型，且其中所述閘極電極直接上覆於所述第一界面；以及第三井區，設置於所述元件基底內且在第二界面處鄰接所述第二井區，其中所述第三井區包括所述第二摻雜類型，且其中所述導電閘極電極直接上覆於所述第二界面。
  3. 如請求項1所述的積體晶片，其中所述第一隔離區段自所述接觸區的側壁連續地延伸至所述汲極區的側壁，且其中 所述導電閘極電極在所述第一隔離區段的外相對側壁之間橫向間隔開。
  4. 如請求項1所述的積體晶片，更包括：第二隔離結構，設置於所述元件基底內且橫向圍封所述導通孔，其中所述第二隔離結構自所述元件基底的頂部表面連續地延伸至所述絕緣層的頂部表面。
  5. 一種積體晶片，包括：元件基底，上覆於絕緣層及所述絕緣層之下的處理基底；第一井區、第二井區以及第三井區，設置於所述元件基底內，其中所述第二井區在所述第一井區與所述第三井區之間橫向間隔開；高電壓電晶體，設置於所述元件基底上，包括閘極電極、源極區以及汲極區，其中所述閘極電極設置於所述源極區與所述汲極區之間，其中所述閘極電極直接上覆於所述第一井區與所述第二井區之間的第一界面；導通孔，設置於所述元件基底內且電耦接至所述處理基底，其中所述導通孔鄰近於所述第三井區；以及導電端接結構，在所述導通孔與所述高電壓電晶體之間設置於所述元件基底上，其中所述導電端接結構包括設置於所述第三井區內的接觸區及上覆於所述第二井區與所述第三井區之間的第二界面的導電閘極電極，其中所述導電閘極電極藉助於導電線、導電接點以及所述接觸區電耦接至所述第三井區。
  6. 如請求項5所述的積體晶片，更包括：第一隔離結構，設置於所述元件基底內，其中所述第一隔離 結構包括自第二隔離區段橫向偏移的第一隔離區段，其中所述第一隔離區段使所述導電閘極電極與所述元件基底分離，且其中所述閘極電極直接上覆於所述第二隔離區段的至少一部分。
  7. 如請求項5所述的積體晶片，其中所述接觸區及所述第三井區包括相同摻雜類型。
  8. 一種用於製造積體晶片的方法，所述方法包括：在元件基底中形成第一隔離結構，其中所述元件基底上覆於絕緣層且處理基底在所述絕緣層之下；形成經由所述元件基底延伸至所述處理基底的導通孔；摻雜所述元件基底以在所述元件基底內形成第一井區、第二井區以及第三井區，其中所述第二井區在所述第一井區與所述第三井區之間橫向間隔開；在所述元件基底之上形成閘極電極，使得所述閘極電極上覆於所述第一井區與所述第二井區之間的第一界面；在所述第一隔離結構之上形成導電閘極電極；以及摻雜所述元件基底以在所述元件基底內形成源極區、汲極區以及接觸區，其中所述閘極電極設置於所述源極區與所述汲極區之間，且其中所述接觸區在所述導通孔與所述導電閘極電極之間設置於所述第三井區內。
  9. 如請求項8所述的用於製造積體晶片的方法，其中所述接觸區鄰接所述第一隔離結構的外側壁，其中所述導電閘極電極自所述第一隔離結構的所述外側壁橫向偏移非零距離。
  10. 如請求項8所述的用於製造積體晶片的方法，更包括： 在所述元件基底中形成第二隔離結構，其中所述第二隔離結構自所述元件基底的頂部表面延伸至所述絕緣層，且其中所述第二隔離結構橫向圍封所述導通孔。
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