CN102915923B

CN102915923B - 双应力薄膜的制造方法以及半导体器件

Info

Publication number: CN102915923B
Application number: CN201210451699.4A
Authority: CN
Inventors: 张文广; 陈玉文
Original assignee: Shanghai Huali Microelectronics Corp
Current assignee: Shanghai Huali Microelectronics Corp
Priority date: 2012-11-12
Filing date: 2012-11-12
Publication date: 2015-07-29
Anticipated expiration: 2032-11-12
Also published as: CN102915923A

Abstract

本发明公开了一种双应力薄膜的制造方法以及半导体器件，采用含氮气体沉积碳化硅薄膜，并采用碳氢化合物对所述碳化硅薄膜进行等离子体处理，再重复上述沉积碳化硅薄膜和等离子体处理步骤，直至形成目标厚度的碳化硅薄膜，减少了碳化硅薄膜中的氮的含量，避免后续光刻工艺中光阻失效而导致曝光效率的下降，从而影响最终应力目标值和均匀性的风险；同时，利用UV光照射碳化硅薄膜，经过UV光照射的碳化硅薄膜从压应力薄膜转变成拉应力薄膜，解决了氮化硅薄膜双应力薄膜不能满足一些先进器件RC delay的要求的问题，并且避免传统双应力薄膜工艺存在的交叠区域问题，从而防止因为交叠区域而造成良率的损失，工艺简单易实施。

Description

双应力薄膜的制造方法以及半导体器件

技术领域

本发明涉及集成电路制造领域，特别涉及一种双应力薄膜的制造方法以及半导体器件。

背景技术

随着CMOS半导体器件工艺的发展以及按比例尺寸缩小，应力工程在半导体工艺和器件性能方面起到越来越大的作用；CMOS器件中引入应力，主要是为了提高器件载流子迁移率，在CMOS器件沟道方向（longitudinal）上张应力对NMOS电子迁移率有益，而压应力对PMOS空穴迁移率有益，在沟道宽度方向（transverse）上的张应力对NMOS和PMOS器件的载流子迁移率均有益，而在垂直沟道平面方向（out-of-plane）的压应力对NMOS器件电子迁移率有益，张应力则对PMOS器件空穴迁移率有益。

应力记忆效应（SMT，Stress memorization technique）是一种CMOS工艺中引入应力的方法，通常其工艺流程为：在器件源/漏注入之后，沉积一层氮化硅薄膜保护层（cap layer），紧接着进行源/漏退火，在源/漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，这些应力会被记忆在多晶硅栅之中，在多晶硅中沿垂直沟道平面方向（out-of-plane）会产生张应力，而沟道方向（longitudinal）会产生压应力；在接下来的工艺中，氮化硅薄膜保护层被刻蚀掉，但记忆在多晶硅栅中的应力，仍然会传导到CMOS半导体器件的沟道之中，传导到沟道中的应力为垂直沟道平面方向（out-of-plane）的压应力以及沟道方向（longitudinal）上的张应力，由上述应力对CMOS器件载流子迁移率的影响可以得出，这样的应力效果对提高NMOS器件电子迁移率有益，可提高NMOS器件性能。

应变硅技术（Stain silicon）集成工艺在45纳米节点开始已经得到大范围的应用。特别对于金属前介质沉积工艺段内（PMD loop），双应力薄膜（Dual StressLiner）成为必选项，用来提高器件速度。目前业界选择氮化硅薄膜作为双应力薄膜，但是氮化硅薄膜介电常数较高（一般为7.0左右）,越来越不能满足一些先进器件对电阻电容延迟（RC delay）的要求，即，满足不了器件速度的要求；而且就目前工艺集成来说，不同应力薄膜的交叠区域处理是一个难点，很容易因为交叠区域而造成良率的损失。因此，急需找到一种不会降低器件速度的低介电常数薄膜作为双应力薄膜，并且和现有工艺兼容，并且不产生工艺缺陷的工艺方法。目前对于交叠的问题，主要通过干法刻蚀工艺的调整或者在版图设计时候加以考虑，以尽量减少对良率的影响，但是增加了工艺控制的难度。并且上述方法都不能彻底有效地解决问题。

此外，由于碳化硅沉积过程中通常都使用了NH₃等含氮的反应气体，因此碳化硅薄膜中不可避免的存在氮元素（游离氮），游离氮溢出与光阻层发生反应，使所述光阻层氮中毒，进而影响后续工艺的顺利进行。

发明内容

本发明提供一种双应力薄膜的制造方法，减少了碳化硅薄膜中的氮的含量，避免后续光刻工艺中光阻失效而导致曝光效率的下降，从而影响最终应力目标值和均匀性的风险，并可避免传统双应力薄膜(Dual Stress Liner)工艺存在的交叠区域问题，从而解决因为交叠区域而造成良率损失的问题，工艺简单易实施。

为解决上述技术问题，本发明提供一种双应力薄膜的制造方法，包括：

提供一具有第一区域和第二区域的衬底；

采用含氮气体沉积碳化硅薄膜，并采用碳氢化合物对所述碳化硅薄膜进行等离子体处理，重复上述沉积碳化硅薄膜和等离子体处理步骤，直至形成目标厚度的碳化硅薄膜，所述碳化硅薄膜为压应力薄膜；

在所述第一区域的碳化硅薄膜上覆盖光阻层；

利用UV光照射所述第二区域的碳化硅薄膜，使所述第二区域的碳化硅薄膜转变为拉应力薄膜；

去除所述第一区域的碳化硅薄膜上的光阻层。

可选的，在所述的双应力薄膜的制造方法中，所述碳化硅薄膜的厚度在100~1000埃之间。

可选的，在所述的双应力薄膜的制造方法中，利用UV光照射所述第二区域的碳化硅薄膜前，所述碳化硅薄膜的压应力在300~400MPa之间。

可选的，在所述的双应力薄膜的制造方法中，利用UV光照射所述第二区域的碳化硅薄膜后，所述第二区域的碳化硅薄膜的拉应力在600~800MPa之间。

可选的，在所述的双应力薄膜的制造方法中，去除所述第一区域的碳化硅薄膜上的光阻层之后，还包括：

在所述第二区域的碳化硅薄膜上覆盖光阻层；

利用惰性气体等离子体处理所述第一区域的碳化硅薄膜；

去除所述第二区域的碳化硅薄膜上的光阻层。

可选的，在所述的双应力薄膜的制造方法中，利用惰性气体等离子体处理所述第一区域的碳化硅薄膜后，所述第一区域的碳化硅薄膜的压应力在2.0~3.7GPa之间。

可选的，在所述的双应力薄膜的制造方法中，所述碳化硅薄膜的介电常数为4~6。

可选的，在所述的双应力薄膜的制造方法中，所述第一区域用以形成PMOS晶体管，所述第二区域用以形成NMOS晶体管。

本发明还提供一种半导体器件，利用上述双应力薄膜的制造方法获得，包括：具有第一区域和第二区域的衬底；以及形成于所述衬底上的碳化硅薄膜，所述第一区域上的碳化硅薄膜为压应力薄膜，所述第二区域上的碳化硅薄膜为拉应力薄膜。

与现有技术相比，采用含氮气体沉积碳化硅薄膜，并采用碳氢化合物对所述碳化硅薄膜进行等离子体处理，再重复上述沉积碳化硅薄膜和等离子体处理步骤，直至形成目标厚度的碳化硅薄膜，减少了碳化硅薄膜中的氮的含量，避免后续光刻工艺中光阻失效而导致曝光效率的下降，从而影响最终应力目标值和均匀性的风险；同时，利用UV光照射碳化硅薄膜，经过UV光照射的碳化硅薄膜从压应力薄膜转变成拉应力薄膜，解决了氮化硅薄膜双应力薄膜不能满足一些先进器件RC delay的要求的问题，并且避免传统双应力薄膜工艺存在的交叠区域问题，从而防止因为交叠区域而造成良率的损失，工艺简单易实施。

附图说明

图1为本发明一实施例的双应力薄膜的制造方法的流程示意图；

图2至图9为本发明一实施例的双应力薄膜的制造方法过程中的器件剖面结构示意图。

具体实施方式

尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，采用含氮气体沉积碳化硅薄膜，并采用碳氢化合物对碳化硅薄膜进行等离子体处理，再重复上述沉积碳化硅薄膜和等离子体处理步骤，直至形成目标厚度的碳化硅薄膜，减少了碳化硅薄膜中的氮的含量，避免后续光刻工艺中光阻失效而导致曝光效率的下降，从而影响最终应力目标值和均匀性的风险；同时，利用UV光照射碳化硅薄膜，经过UV光照射的碳化硅薄膜从压应力薄膜转变成拉应力薄膜，解决了氮化硅薄膜双应力薄膜不能满足一些先进器件RC delay的要求的问题，并且避免传统双应力薄膜工艺存在的交叠区域问题，从而防止因为交叠区域而造成良率的损失，工艺简单易实施。

如图1所示，本发明一实施例的双应力薄膜的制造方法，包括如下步骤：

步骤S1：提供一具有第一区域和第二区域的衬底；

如图2所示，首先，提供包括第一区域100a和第二区域100b的衬底100，所述第一区域100a上形成有第一栅极111以及围绕所述第一栅极111的第一侧墙121，所述第二区域100b上形成有第二栅极112以及围绕所述第二栅极112的第二侧墙122。所述衬底100包含但不限于包括半导体元素的硅材料，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)。所述第一区域100a用以形成PMOS晶体管，所述第二区域100b用以形成NMOS晶体管。所述衬底100中还可以形成有掺杂阱，其中，所述掺杂阱可利用离子注入工艺完成，所述P型或N型的掺杂阱用于形成NMOS或PMOS的导电沟道。以NMOS为例，所述掺杂阱是P型的，该掺杂阱未示出。所述第一区域100a上还形成有第一栅介质层131，所述第二区域100b上还形成有第二栅介质层132，所述第一栅介质层131和第二栅介质层132包含氧化硅层或氮氧化硅层。所述第一侧墙121和第二侧墙122包含氧化硅层、氮氧化硅层及/或氮化硅层。此外，所述衬底100中还形成有浅沟槽隔离结构200。

步骤S2：采用含氮气体沉积碳化硅薄膜，并采用碳氢化合物对所述碳化硅薄膜进行等离子体处理，重复上述沉积碳化硅薄膜和等离子体处理步骤，直至形成目标厚度的碳化硅薄膜，所述碳化硅薄膜为压应力薄膜；

如图3所示，本实施例中，先沉积部分厚度的碳化硅薄膜，然后进行等离子处理，接着循环沉积碳化硅薄膜以及等离子处理的步骤，直至形成预定厚度的碳化硅薄膜，即，分多次沉积碳化硅，并且每沉积一次碳化硅薄膜后就进行一次等离子体处理。本实施例中，所述碳化硅薄膜140的预定厚度在100~1000埃之间。每次沉积的碳化硅薄膜的厚度范围优选为20~200埃，更优选的厚度范围为20~30埃，此时的厚度恰好与远程等离子体处理能达到的厚度相吻合，如此可达到较佳的去氮效果。每次等离子体处理时间视不同的每次循环沉积厚度情况而定，一般在10~60秒之间。

所述碳化硅薄膜的介电常数（K）可以为4~6，优选介电常数为5的碳化硅薄膜。在本实施例中，可利用等离子体增强化学气相沉积工艺（PECVD）形成所述预设厚度的碳化硅薄膜，其中，所述等离子体增强化学气相沉积工艺的工艺条件例如为：反应腔压力在2~10torr之间，射频功率在500~1500w之间，温度在300~400℃之间。所述等离子体增强化学气相沉积工艺的反应气体为3MS（三甲基硅烷）和NH₃，或者为4MS（四甲基硅烷）和NH₃。此步骤中还可采用氦气（He）作为反应的保护气体，以保证反应顺利进行，不被空气当中的氧气干扰。可知，由于碳化硅沉积过程中使用了NH₃等含氮的反应气体，因此碳化硅薄膜中不可避免的存在氮元素（游离氮）。

采用碳氢化合物对碳化硅薄膜进行等离子体处理，碳化硅薄膜中的氮元素与碳氢化合物产生的等离子体发生反应，从而显著的减少了碳化硅薄膜中的游离氮的含量，防止游离氮污染后续形成的光阻层，避免了光阻层氮中毒，从而确保以所述光阻层为掩膜的工艺顺利进行；所述碳氢化合物为分子式为C_xH_y成份的气体，x、y为大于或等于1的自然数，本实施例中，所述碳氢化合物选自于CH₄、C₂H₄、C₃H₆、C₃H₈中的一种或至少两种的混合物，此外，还可选用氢气与所述碳氢化合物共同对所述碳化硅薄膜进行等离子体处理，C_xH_y的流量在100~10000sccm之间，氢气的流量在1000~500000sccm之间，反应腔压力在2~10Torr之间，射频功率在50~1000W之间。需要说明的是，所述碳氢化合物的反应气体的选择并不限于上述具体气体，其不能够用于限定本发明，具体碳氢成分的反应气体的选择可根据实际工艺来确定。

步骤S3：在所述第一区域的碳化硅薄膜上覆盖光阻层；

如图4所示，采用传统方法在所述第一区域100a的碳化硅薄膜上覆盖光阻层150a，所述光阻层150a用以遮挡所述第一区域100a的碳化硅薄膜不受后续的步骤影响，所述光阻层150a的厚度可根据工艺需要来进行调整。

步骤S4：利用UV光照射所述第二区域的碳化硅薄膜，使所述第二区域的碳化硅薄膜转变为拉应力薄膜；

如图5所示，利用UV光照射所述第二区域100b的碳化硅薄膜，经本申请发明人反复实验和长期研究发现，经过UV光照射后，原本具有压应力的碳化硅薄膜转变为拉应力薄膜，也就是说，经过照射后，碳化硅薄膜转变为拉应力薄膜，为描述方便，后续将经过UV光照射的碳化硅薄膜记为碳化硅薄膜140’。在本实施例中，初始的碳化硅薄膜140的压应力在300~400MPa之间，经过UV光照射后的碳化硅薄膜140’的拉应力为600~800MPa之间。采用业界通用机台来进行UV光照射，其中所述UV光具有170~300nm的波长，UV光照射的时间在4~8分钟之间，UV光强度（照度）可以在1%至100%的范围内改变，反应腔压力在3~10Torr之间，并且根据实际的应力变化情况进行控制。

步骤S5：去除所述第一区域的碳化硅薄膜上的光阻层；

如图6所示，经过步骤S4后，即可利用传统的方法去除第一区域100a的碳化硅薄膜上的光阻层150a。

步骤S6：在所述第二区域的碳化硅薄膜上覆盖光阻层；

如图7所示，采用传统方法在所述第二区域100b的碳化硅薄膜上覆盖光阻层150b，所述光阻层150b用以遮挡所述第二区域100b的碳化硅薄膜不受后续的步骤影响，所述光阻层150b的厚度可根据工艺需要来进行调整。

步骤S7：利用惰性气体等离子体处理所述第一区域的碳化硅薄膜；

如图8和图9所示，利用惰性气体等离子体处理所述第一区域100a的碳化硅薄膜140，所述惰性气体例如是氩离子，经本申请发明人反复实验和长期研究发现，通过此步骤可以提高所述碳化硅薄膜140的压应力，从而获得较高压应力状态的碳化硅薄膜。为描述方便，后续将经过惰性气体等离子体处理的碳化硅薄膜记为碳化硅薄膜140”。所述第一区域的碳化硅薄膜140”的压应力在2.0~3.7GPa之间。本实施例中，进行惰性气体等离子体处理的时间在3~6分钟之间，惰性气体的流量在1000~6000sccm之间，反应腔压力在1~5Torr之间，射频功率在50~200W之间。

步骤S8：去除所述第二区域的碳化硅薄膜上的光阻层；

如图9所示，最后，即可利用传统的方法去除第二区域100b的碳化硅薄膜上的光阻层150b，如此，即可同时获得具有较高拉应力和较高压应力的双应力薄膜（碳化硅薄膜140’、140’’）。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims

1.一种双应力薄膜的制造方法，包括：

提供一具有第一区域和第二区域的衬底；

在所述第一区域的碳化硅薄膜上覆盖光阻层；

去除所述第一区域的碳化硅薄膜上的光阻层；

在所述第二区域的碳化硅薄膜上覆盖光阻层；

利用惰性气体等离子体处理所述第一区域的碳化硅薄膜；

去除所述第二区域的碳化硅薄膜上的光阻层；

其中，利用UV光照射所述第二区域的碳化硅薄膜前，所述碳化硅薄膜的压应力在300～400MPa之间；利用UV光照射所述第二区域的碳化硅薄膜后，所述第二区域的碳化硅薄膜的拉应力在600～800MPa之间；其中所述UV光具有170～300nm的波长，UV光照射的时间在4～8分钟之间，UV光强度在1％至100％的范围内改变，反应腔压力在3～10Torr之间；利用惰性气体等离子体处理所述第一区域的碳化硅薄膜后，所述第一区域的碳化硅薄膜的压应力在2.0～3.7GPa之间。

2.如权利要求1所述的双应力薄膜的制造方法，其特征在于，所述碳化硅薄膜的厚度在100～1000埃之间。

3.如权利要求1所述的双应力薄膜的制造方法，其特征在于，所述碳化硅薄膜的介电常数为4～6。

4.如权利要求1所述的双应力薄膜的制造方法，其特征在于，所述第一区域用以形成PMOS晶体管，所述第二区域用以形成NMOS晶体管。