KR20150107211A - 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자 - Google Patents

스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자 Download PDF

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Abstract

내장 스트레서를 갖는 반도체 소자 형성 방법에 관한 것이다. 기판 상에 핀(fin) 활성 영역을 한정한다. 상기 핀 활성 영역을 가로지르고 상기 핀 활성 영역의 측면을 덮는 게이트 구조체, 및 상기 게이트 구조체의 측벽에 게이트 스페이서를 형성한다. 이방성 식각공정을 이용하여 상기 게이트 구조체 양측에 인접한 상기 핀 활성 영역 내에 예비 트렌치들을 형성한다. 상기 예비 트렌치들에 노출된 상기 핀 활성 영역을 산화시켜 식각 선택 영역을 형성한다. 상기 식각 선택 영역을 제거하여 트렌치들을 형성한다. 상기 트렌치들 내에 스트레서(stressor)를 형성한다.

Description

스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자{Method of forming semiconductor device having stressor and related device}
내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 반도체 소자에 관한 것이다.
반도체 소자의 전기적 특성 개선을 위하여 스트레인 기술(strain technology)이 다양하게 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 내장 스트레서를 갖는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 내장 스트레서를 갖는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 핀(fin) 활성 영역을 한정하는 것을 포함한다. 상기 핀 활성 영역을 가로지르고 상기 핀 활성 영역의 측면을 덮는 게이트 구조체, 및 상기 게이트 구조체의 측벽에 게이트 스페이서를 형성한다. 상기 게이트 구조체 양측에 인접한 상기 핀 활성 영역 내에 트렌치들을 형성한다. 상기 트렌치들 내에 스트레서(stressor)를 형성한다. 상기 트렌치들을 형성하는 것은, 상기 핀 활성 영역을 이방성 식각하여 예비 트렌치들을 형성하고, 상기 예비 트렌치들에 노출된 상기 핀 활성영역을 산화시켜 식각 선택 영역을 형성하고, 상기 식각 선택 영역을 제거하는 것을 포함한다.
상기 식각 선택 영역을 형성하는 것은 라디칼 산화(radical oxidation) 공정을 포함할 수 있다.
상기 트렌치를 형성하는 것은, 상기 핀 활성 영역을 이방성 식각하여 상기 예비 트렌치들을 형성한 후, 상기 핀 활성 영역에 상기 식각 선택 영역을 형성하는 공정과, 상기 식각 선택 영역을 제거하는 공정을 2회 이상 수행하는 것을 포함할 수 있다.
상기 트렌치들의 각각은 U-모양을 보일 수 있다.
상기 핀 활성 영역에 상기 스트레서를 감싸는 헤일로(halo) 영역이 형성될 수 있다.
상기 트렌치들의 측벽들은 상기 게이트 스페이서 아래에 정렬되어, 실질적으로 수직한 프로파일을 보일 수 있다.
상기 트렌치들의 측벽들 중 일 측벽을 선택하고, 상기 선택된 측벽 상에 제1 내지 제4 사분 점들이 정의될 수 있다. 상기 제4 사분 점은 상기 핀 활성 영역의 상부 모서리에 위치할 수 있다. 상기 제2 사분 점은 상기 트렌치의 바닥과 상단 사이의 수직 2등분 점을 지나는 수평선 상에 위치할 수 있다. 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선은 상기 기판의 표면에 대하여 실질적으로 수직할 수 있다.
상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선 상에 위치할 수 있다.
상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선과 떨어질 수 있다. 상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점보다 상기 게이트 구조체의 중심에 가까울 수 있다.
상기 스트레서(stressor)를 형성하는 것은, 상기 트렌치들 내에 제1 반도체 막을 형성하는 것을 포함할 수 있다. 상기 제1 반도체 막 상에 제2 반도체 막을 형성할 수 있다. 상기 제2 반도체 막 상에 제3 반도체 막을 형성할 수 있다. 상기 제1 반도체 막 및 상기 제2 반도체 막은 상기 핀 활성 영역과 다른 물질을 포함할 수 있다.
상기 제1 반도체 막, 상기 제2 반도체 막 및 상기 제3 반도체 막은 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 이용하여 형성될 수 있다.
상기 제1 반도체 막 및 상기 제2 반도체 막은 SiGe막을 포함할 수 있다. 상기 제2 반도체 막 내에서 Ge 함유비율은 상기 제1 반도체 막보다 높을 수 있다.
상기 제3 반도체 막은 Si막을 포함할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 활성 영역을 한정하는 것을 포함한다. 상기 활성 영역을 가로지르는 게이트 구조체를 형성한다. 상기 게이트 구조체 양측에 인접한 상기 활성 영역 내에 트렌치들을 형성한다. 상기 트렌치들 내에 스트레서(stressor)를 형성한다. 상기 트렌치들을 형성하는 것은, 상기 활성 영역을 이방성 식각하여 예비 트렌치들을 형성하고, 라디칼 산화(radical oxidation) 공정으로 상기 활성 영역을 산화시켜 상기 예비 트렌치들 내에 식각 선택 영역을 형성하고, 상기 식각 선택 영역을 제거하는 것을 포함한다.
상기 트렌치들의 측벽들은 상기 기판의 표면에 대하여 실질적으로 수직한 프로파일을 보일 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 핀 활성 영역에 이방성 식각 공정을 이용하여 예비 트렌치가 형성될 수 있다. 상기 예비 트렌치 내에 라디칼 산화(radical oxidation) 공정에 의한 식각 선택 영역이 형성될 수 있다. 상기 식각 선택 영역을 제거하여 트렌치가 형성될 수 있다. 상기 트렌치 내에 스트레서(stressor)가 형성될 수 있다. 상기 트렌치의 측벽은 수직한 프로파일을 보일 수 있다. 게이트 전극 및 상기 스트레서 사이의 간격을 매우 균일하게 제어할 수 있다. 상기 예비 트렌치의 내벽들에 상기 이방성 식각 공정에 기인한 실리콘 변위(Si displacement)가 발생할 수 있으나, 상기 라디칼 산화(radical oxidation) 공정 및 상기 식각 선택 영역 제거에 의하여 상기 실리콘 변위(Si displacement)는 제거될 수 있다. 따라서, 상기 스트레서의 결정 결함은 감소될 수 있어 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 플로 차트(flow chart)이다.
도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 레이아웃 이다.
도 3 내지 도 13 및 도 15내지 도 21은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다.
도 14는 도 13의 일부분을 상세히 보여주는 확대도 이다.
도 22 및 도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 사시도들 이다.
도 24는 도 21의 일부분을 보여주는 수평 단면도 이다.
도 25 및 도 27은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다.
도 26은 도 25의 일부분을 상세히 보여주는 확대도 이다.
도 28은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도 이다.
도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도 이다.
도 30은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 플로 차트(flow chart)이고, 도 2는 본 발명 기술적 사상의 실시 예에 따른 반도체 소자 형성 방법을 설명하기 위한 레이아웃이며, 도 3 내지 도 13 및 도 15내지 도 21은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다. 도 14는 도 13의 일부분을 상세히 보여주는 확대도 이다. 도 22 및 도 23은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 사시도들 이고, 도 24는 도 21의 일부분을 보여주는 수평 단면도 이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법은 핀(fin)을 형성하고(S500), 상기 핀(fin)에 예비 트렌치를 형성하고(S510), 상기 예비 트렌치에 인접한 식각 선택 영역을 형성하고(S520), 상기 식각 선택 영역을 식각하여 트렌치를 형성하고(S530), 상기 트레치 내에 스트레서(stressor)를 형성하는 것(S540)을 포함할 수 있다. 이하 공정 별 도면들을 참조하여 상세히 설명하기로 한다.
도 1, 도 2 및 도 3을 참조하면, 기판(21) 상에 활성 영역(23)을 한정하는 소자 분리 막(29)이 형성될 수 있다(S500). 상기 활성 영역(23)은 예를 들면, 기판(21) 상으로 돌출된 핀(fin), 즉, 핀 활성 영역일 수 있다. 상기 활성 영역(23)의 상부표면은 버퍼 막(25)으로 덮일 수 있다. 상기 버퍼 막(25)은 생략될 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(21)은 p-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 핀 활성 영역(23)은 장축의 길이가 상대적으로 길게 형성된 핀(fin)-모양을 이룰 수 있으나, 이에 한정되지 않고 와이어 모양 등 다양한 형태를 보일 수 있다. 상기 핀 활성 영역(23)은 반도체 물질을 포함할 수 있다. 예를 들면, 상기 핀 활성 영역(23)은 단결정 실리콘을 포함할 수 있다. 상기 핀 활성 영역(23)은 폭보다 높이가 클 수 있다.
상기 소자 분리 막(29)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 버퍼 막(25)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
도 1, 도 2 및 도 4를 참조하면, 상기 기판(21)의 소정영역에 웰(well)을 형성할 수 있다. 예를 들면, 상기 웰(well)은 n-웰(n-well; 22)일 수 있다. 상기 핀 활성 영역(23)은 상기 n-웰(22) 상에 한정될 수 있다. 상기 핀 활성 영역(23) 내에 채널이온들이 주입될 수 있다. 상기 핀 활성 영역(23)은 상기 n-웰(22)과 같은 타입의 불순물들을 포함할 수 있다. 상기 n-웰(22)은 상기 기판(21)과 다른 도전형의 불순물들을 주입하여 형성될 수 있다. 예를 들면, 상기 n-웰(22)은 상기 기판(21)의 표면에서 소정 깊이에 N형 불순물들을 주입하여 형성될 수 있다. 상기 기판(21)은 보론(B)을 포함할 수 있으며, 상기 n-웰(22)은 비소(As), 인(P), 또는 이들의 조합을 포함할 수 있다.
다른 실시 예에서, 상기 n-웰(22)은 상기 소자 분리 막(29)을 형성하기 전에 형성될 수도 있다. 상기 n-웰(22)은 생략될 수도 있다.
도 1, 도 2 및 도 5를 참조하면, 상기 소자 분리 막(29)을 리세스하여 상기 핀 활성 영역(23)의 측면들이 노출될 수 있다. 예를 들면, 에치-백(etch-back) 공정을 적용하여 상기 소자 분리 막(29)을 리세스할 수 있다. 상기 소자 분리 막(29)은 상기 핀 활성 영역(23)의 상단보다 낮은 레벨에 보존될 수 있다. 상기 소자 분리 막(29)을 리세스하는 동안 상기 버퍼 막(25) 또한 제거될 수 있다. 상기 핀 활성 영역(23)의 상부 표면이 노출될 수 있다.
도 1, 도 2 및 도 6을 참조하면, 상기 핀 활성 영역(23) 상에 예비 게이트 유전 막(31), 예비 게이트 전극(33), 버퍼 패턴(35) 및 마스크 패턴(37)이 형성될 수 있다. 상기 버퍼 패턴(35) 및 상기 마스크 패턴(37)은 하드마스크 패턴을 구성할 수 있다. 상기 예비 게이트 유전 막(31), 상기 예비 게이트 전극(33), 상기 버퍼 패턴(35) 및 상기 마스크 패턴(37)은 예비 게이트 구조체(38)에 포함될 수 있다. 상기 예비 게이트 구조체(38)의 형성에는 다수의 박막 형성 공정, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 패터닝 공정, 또는 이들의 조합이 포함될 수 있다.
상기 예비 게이트 전극(33)은 상기 핀 활성 영역(23)을 가로지를 수 있다. 상기 예비 게이트 전극(33)은 상기 핀 활성 영역(23)의 측면들 및 상부 표면을 덮을 수 있다. 상기 소자 분리 막(29) 상에 위치한 상기 예비 게이트 전극(33)의 하단은 상기 핀 활성 영역(23)의 상단보다 낮은 레벨로 형성될 수 있다. 상기 예비 게이트유전 막(31)은 상기 핀 활성 영역(23) 및 상기 예비 게이트 전극(33) 사이에 형성될 수 있다. 상기 예비 게이트유전 막(31)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 상기 예비 게이트 전극(33)은 폴리실리콘을 포함할 수 있다.
상기 버퍼 패턴(35)은 실리콘 산화물을 포함할 수 있다. 상기 마스크 패턴(37)은 실리콘 질화물을 포함할 수 있다. 상기 마스크 패턴(37)은 상기 예비 게이트 전극(33) 상에 형성될 수 있다. 상기 버퍼 패턴(35)은 상기 마스크 패턴(37) 및 상기 예비 게이트 전극(33) 사이에 형성될 수 있다. 상기 예비 게이트 전극(33)은 상기 마스크 패턴(37)에 정렬될 수 있다.
도 1, 도 2 및 도 7을 참조하면, 상기 예비 게이트 구조체(38)의 측면들 상에 내측 스페이서(42) 및 중간 스페이서(43)가 차례로 형성될 수 있다.
도 1, 도 2 및 도 8을 참조하면, 상기 중간 스페이서(43) 상에 외측 스페이서(44)가 형성될 수 있다. 상기 내측 스페이서(42), 상기 중간 스페이서(43), 및 상기 외측 스페이서(44)는 스페이서(45)를 구성할 수 있다. 상기 스페이서(45)의 형성에는 다수의 박막 형성 공정 및 이방성 식각공정이 적용될 수 있다. 상기 스페이서(45)는 상기 예비 게이트 구조체(38)의 측면들을 덮을 수 있다. 상기 스페이서(45)의 외측에 상기 핀 활성 영역(23)의 상부표면이 노출될 수 있다. 상기 스페이서(45)는 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다. 예를 들면, 상기 스페이서(45)는 실리콘 질화물을 포함할 수 있다.
도 1, 도 2 및 도 9를 참조하면, 상기 핀 활성 영역(23)을 식각하여 예비 트렌치들(53)이 형성될 수 있다(S510). 상기 예비 트렌치들(53)의 측벽들 및 바닥에 상기 핀 활성 영역(23)의 제1 표면(23S1)이 노출될 수 있다.
상기 예비 트렌치들(53)의 형성에는 이방성 식각 공정이 적용될 수 있다. 예를 들면, 상기 예비 트렌치들(53)의 형성에는 상기 마스크 패턴(37) 및 상기 스페이서(45)를 식각 마스크로 이용하고 HBr, CF4, O2, Cl2, NF3, 또는 이들의 조합을 사용하는 이방성 식각 공정이 적용될 수 있다. 상기 예비 트렌치들(53)의 각각은 U-모양(U-shape)일 수 있다. 상기 예비 트렌치들(53)의 측벽들은 상기 기판(21)의 표면에 대하여 실질적으로 수직한 프로파일을 보일 수 있다. 상기 예비 트렌치들(53)의 측벽들은 상기 스페이서들(45)의 외측 면에 수직 정렬될 수 있다. 상기 예비 트렌치들(53)의 측벽들은 상기 스페이서들(45)의 외측 면과 실질적으로 동일 평면(coplanar)을 이룰 수 있다.
도 1, 도 2 및 도 10을 참조하면, 상기 예비 트렌치들(53) 내에 제1 식각 선택 영역들(57)이 형성될 수 있다(S520). 상기 제1 식각 선택 영역들(57)의 형성에는 산화(oxidation) 공정이 이용될 수 있다.
예를 들면, 상기 제1 식각 선택 영역들(57)의 형성에는 라디칼 산화(radical oxidation) 공정이 이용될 수 있다. 상기 라디칼 산화(radical oxidation) 공정은 300℃ 내지 1200℃의 온도에서 수행될 수 있다. 상기 라디칼 산화(radical oxidation) 공정이 수행되는 동안 상기 핀 활성 영역(23)의 상기 제1 표면(23S1)에 노출된 Si은 산화될 수 있다. 상기 라디칼 산화(radical oxidation) 공정에 의하여 상기 핀 활성 영역(23)의 일부분이 산화되는 것으로 해석될 수 있다. 상기 제1 식각 선택 영역들(57)은 실리콘 산화물을 포함할 수 있다. 상기 제1 식각 선택 영역들(57)은 상기 예비 트렌치들(53) 내부로 확장될 수 있다.
상기 제1 식각 선택 영역들(57)의 각각은 제1 두께(d1)를 보일 수 있다. 상기 제1 식각 선택 영역들(57) 및 상기 활성 영역(23) 사이에 제2 표면(23S2)이 형성될 수 있다. 상기 제2 표면(23S2)은 상기 제1 표면(23S1)보다 한층 더 상기 핀 활성 영역(23) 내로 확장될 수 있다. 상기 제1 표면(23S1) 및 상기 제2 표면(23S2) 사이는 제2 두께(d2)를 보일 수 있다. 예를 들면, 상기 제1 두께(d1)는 10 nm내지 20 nm일 수 있다. 상기 제2 두께(d2)는 상기 제1 두께(d1)의 약0.44배에 해당할 수 있다. 상기 라디칼 산화(radical oxidation) 공정은 상기 활성 영역(23)의 결정 방향에 관계없이 매우 균일한 반응 특성을 보일 수 있다. 상기 제2 두께(d2)는 상기 기판(21)의 전면에 걸쳐서 매우 균일하게 형성될 수 있다. 상기 제1 표면(23S1) 및 상기 제2 표면(23S2)은 실질적으로 평행한 것으로 해석될 수 있다.
도 1, 도 2, 및 도 11을 참조하면, 상기 제1 식각 선택 영역들(57)을 제거하여 트렌치들(59)이 형성될 수 있다(S530). 상기 제1 식각 선택 영역들(57)을 제거하는 것은 습식 식각 공정, 건식 식각 공정, 또는 이들의 조합과 같은 등방성 식각 공정이 적용될 수 있다.
예를 들면, 상기 제1 식각 선택 영역들(57)을 제거하는 것은 습식 식각 공정을 포함할 수 있다. 상기 트렌치들(59)의 측벽들은 상기 스페이서들(45)의 하부에 정렬될 수 있다. 상기 트렌치들(59)의 측벽들은 상기 기판(21)의 표면에 대하여 실질적으로 수직한 프로파일을 보일 수 있다. 상기 트렌치들(59)의 하단들은 상기 예비 게이트 전극(33)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 트렌치들(59)은 상기 제1 예비 트렌치들(53)이 균등하게 확장된 것으로 해석될 수 있다.
일부 실시 예에서, 상기 트렌치들(59)의 측벽들은 상기 예비 게이트 전극(33)의 측면 또는 상기 예비 게이트 전극(33)의 하부에 정렬될 수 있다.
도 1, 도 2 및 도 12를 참조하면, 상기 트렌치들(59) 내에 제2 식각 선택 영역들(58)이 형성될 수 있다. 상기 제2 식각 선택 영역들(58)의 형성에는 산화(oxidation) 공정이 이용될 수 있다. 예를 들면, 상기 제2 식각 선택 영역들(58)의 형성에는 라디칼 산화(radical oxidation) 공정이 이용될 수 있다.
도 1, 도 2, 및 도 13을 참조하면, 상기 제2 식각 선택 영역들(58)을 제거하여 상기 트렌치들(59)이 확장될 수 있다(S530). 상기 제2 식각 선택 영역들(58)을 제거하는 것은 습식 식각 공정, 건식 식각 공정, 또는 이들의 조합과 같은 등방성 식각 공정이 적용될 수 있다. 상기 트렌치들(59)의 하단들은 상기 예비 게이트 전극(33)의 하단보다 낮고, 상기 소자 분리 막(29)의 하단보다 높은 레벨에 형성될 수 있다.
일부 실시 예에서, 상기 제2 식각 선택 영역들(58)의 형성과 제거하는 공정은 생략될 수 있다.
일부 실시 예에서, 상기 제2 식각 선택 영역들(58)을 제거한 후, 제3 식각 선택 영역들을 형성하고 상기 제3 식각 선택 영역들을 제거하는 공정이 번갈아 가며 반복적으로 여러 번 수행될 수 있다.
도 14를 참조하면, 상기 트렌치들(59)의 측벽들 중 일 측벽을 선택하고, 상기 선택된 측벽 상에 제1 내지 제4 사분 점들(P1, P2, P3, P4)을 정의할 때, 상기 제4 사분 점(P4)은 상기 핀 활성 영역(23)의 상부 모서리에 위치하고, 상기 제2 사분 점(P2)은 상기 트렌치(59)의 바닥과 상단 사이의 수직 2등분 점을 지나는 수평선 상에 위치하며, 상기 제3 사분 점(P3)은 상기 제2 사분 점(P2) 및 상기 제4 사분 점(P4) 사이에 위치하고, 상기 제1 사분 점(P1)은 상기 트렌치(59)의 바닥 및 상기 제2 사분 점(P2) 사이에 위치할 수 있다.
상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선은 상기 기판(21)의 표면에 대하여 실질적으로 수직할 수 있다. 상기 제4 사분 점(P4)은 상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선 상에 위치할 수 있다. 상기 제1 내지 제4 사분 점들(P1, P2, P3, P4)은 일직선 상에 위치할 수 있다.
도 1, 도 2, 및 도 15를 참조하면, 상기 트렌치들(59) 내에 노출된 상기 핀 활성 영역(23)에 이온 주입 공정을 이용하여 엘디디들(lightly doped drain; LDD; 61)이 형성될 수 있다. 예를 들면, 상기 핀 활성 영역(23)은 비소(As) 또는 인(P)을 포함할 수 있으며, 상기 엘디디들(LDD; 61)은 상기 핀 활성 영역(23)에 붕소(B)를 주입하여 형성될 수 있다. 상기 엘디디들(LDD; 61)은 상기 트렌치들(59)의 내벽들에 대하여 균일한 두께를 보일 수 있다.
일부 실시 예에서, 상기 엘디디들(LDD; 61)은 생략될 수 있다.
도 1, 도 2, 및 도 16을 참조하면, 상기 트렌치들(59) 내에 제1 반도체 막(63)이 형성될 수 있다. 상기 제1 반도체 막(63) 상에 제2 반도체 막(64)이 형성될 수 있다.
상기 제1 반도체 막(63)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 제1 반도체 막(63) 내에서 Ge의 함량은 10-25% 일 수 있다. 상기 제1 반도체 막(63) 내에서 보론(B)의 함량은 상기 엘디디들(LDD; 61)보다 높을 수 있다. 상기 제1 반도체 막(63)은 상기 트렌치들(59)의 내벽을 컨포말하게 덮을 수 있다.
상기 제2 반도체 막(64)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 상기 제2 반도체 막(64) 내에서 Ge의 함량은 상기 제1 반도체 막(63)보다 높을 수 있다. 상기 제2 반도체 막(64) 내에서 Ge의 함량은 25-50% 일 수 있다. 상기 제2 반도체 막(64) 내에서 보론(B)의 함량은 상기 제1 반도체 막(63)보다 높을 수 있다. 상기 제2 반도체 막(64)은 1E20-3E20 atoms/㎤ 의 보론(B)을 함유할 수 있다. 상기 제2 반도체 막(64)은 상기 트렌치들(59)을 완전히 채울 수 있다. 상기 제2 반도체 막(64)의 상단은 상기 핀 활성 영역(23)의 상단보다 높은 레벨로 돌출될 수 있다.
도 1, 도 2, 및 도 17을 참조하면, 상기 제2 반도체 막(64) 상에 제3 반도체 막(65)이 형성될 수 있다. 상기 제1 반도체 막(63), 상기 제2 반도체 막(64) 및 상기 제3 반도체 막(65)은 스트레서(stressor; 66)를 구성할 수 있다(S540).
상기 제3 반도체 막(65)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 보론(B) 도프드(doped) Si을 포함할 수 있다. 상기 제3 반도체 막(65)은 1E20-3E20 atoms/㎤ 의 보론(B)을 함유할 수 있다.
일부 실시 예에서, 상기 제1 반도체 막(63) 또는 상기 제3 반도체 막(65)은 생략될 수 있다.
상기 스트레서(stressor; 66)는 내장 스트레서(embedded stressor) 또는 스트레인-유도 패턴(strain-inducing pattern)으로 지칭될 수 있다.
도 1, 도 2, 및 도 18을 참조하면, 상기 기판(21) 상에 층간 절연 막(69)이 형성될 수 있다. 상기 층간 절연 막(69)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 절연 막을 포함할 수 있다.
도 1, 도 2, 및 도 19를 참조하면, 상기 층간 절연 막(69)을 부분적으로 제거하고, 상기 마스크 패턴(37) 및 상기 버퍼 패턴(35)을 제거하여 상기 예비 게이트 전극(33)이 노출될 수 있다. 상기 층간 절연 막(69), 상기 마스크 패턴(37) 및 상기 버퍼 패턴(35)의 제거에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다.
도 1, 도 2, 및 도 20을 참조하면, 상기 예비 게이트 전극(33) 및 상기 예비 게이트유전 막(31)을 제거하여 상기 핀 활성 영역(23)을 노출하는 게이트 트렌치(33T)가 형성될 수 있다. 상기 게이트 트렌치(33T) 내에 상기 핀 활성 영역(23)의 상부 표면 및 측면들이 노출될 수 있다.
도 1, 도 2, 및 도 21을 참조하면, 상기 게이트 트렌치(33T) 내에 제1 게이트 유전 막(73), 제2 게이트 유전 막(74), 및 게이트 전극(77)이 형성될 수 있다.
상기 제1 게이트 유전 막(73)은 상기 핀 활성 영역(23) 상에 형성될 수 있다. 상기 제1 게이트 유전 막(73)은 계면 산화 막(interfacial oxide layer)으로 지칭될 수 있다. 상기 제1 게이트 유전 막(73)은 세정 공정을 이용하여 형성될 수 있다. 상기 제1 게이트 유전 막(73)은 실리콘 산화물을 포함할 수 있다. 상기 제1 게이트 유전 막(73)은 상기 핀 활성 영역(23)의 상부 표면 및 측면들에 접촉될 수 있다. 상기 제2 게이트 유전 막(74)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, High-K 유전막, 또는 이들의 조합을 포함할 수 있다. 상기 제2 게이트 유전 막(74)은 상기 게이트 전극(77)의 측면 및 바닥을 감쌀 수 있다. 상기 제1 게이트 유전 막(73)은 상기 핀 활성 영역(23) 및 상기 제2 게이트 유전 막(74) 사이에 개재될 수 있다. 상기 게이트 전극(77)의 형성에는 박막 형성공정 및 평탄화 공정이 적용될 수 있다. 상기 게이트 전극(77)은 상기 핀 활성 영역(23)의 상부 표면 및 측면들을 덮을 수 있다. 상기 게이트 전극(77)은 Ti, TiN, TiAl, TiAlC, Ta, TaN, W, WN, 또는 이들의 조합과 같은 도전막을 포함할 수 있다.
상기 제1 게이트 유전 막(73), 상기 제2 게이트 유전 막(74), 및 상기 게이트 전극(77)은 게이트 구조체(78)에 포함될 수 있다.
도 1, 도 2, 및 도 22를 참조하면, 상기 핀 활성 영역(23)은 상기 스트레서들(stressor; 66) 사이에 보존될 수 있다. 상기 게이트 전극(77)은 상기 핀 활성 영역(23)의 상부 표면 및 측면들을 덮을 수 있다. 상기 소자 분리 막(29) 상에 위치한 상기 게이트 전극(77)의 하단은 상기 핀 활성 영역(23)의 상단보다 낮은 레벨에 형성될 수 있다.
도 1, 도 2, 및 도 23을 참조하면, 상기 트렌치들(59)은 상기 핀 활성 영역(23)을 부분적으로 제거하여 형성될 수 있다. 상기 트렌치들(59)의 각각은 U-모양(U-shape)을 보일 수 있다.
도 1, 도 2, 도 21, 및 도 24를 참조하면, 상기 핀 활성 영역(23)은 상기 스트레서들(stressor; 66) 사이에 보존될 수 있다. 상기 제1 반도체 막(63) 및 상기 핀 활성 영역(23) 사이에 상기 엘디디들(LDD; 61)이 형성될 수 있다. 상기 게이트 전극(77)은 상기 핀 활성 영역(23)의 측면들과 마주볼 수 있다. 상기 핀 활성 영역(23) 및 상기 게이트 전극(77) 사이에 상기 제1 게이트 유전 막(73) 및 상기 제2 게이트 유전 막(74)이 개재될 수 있다.
도 25 및 도 27은 본 발명 기술적 사상의 다른 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도들 이다. 도 26은 도 25의 일부분을 상세히 보여주는 확대도 이다.
도 2 및 도 25를 참조하면, 상기 트렌치들(59)은 다양한 모양을 보일 수 있다. 상기 트렌치들(59)의 상부 영역들은 상기 트렌치들(59)의 중간영역들에 비하여 큰 폭을 보일 수 있다. 상기 트렌치들(59)은 도9를 참조하여 설명한 예비 트렌치(53)을 형성한 후, 열 산화 공정을 이용하여, 도11을 참조하여 설명한 예비 식각 영역(57)을 예비 트렌치(53) 내에 형성하고, 상기 예비 식각 영역(57)을 제거하여 형성할 수 있다. 이에 따라, 상기 스페이서(45)의 아래에 상기 트렌치들(59)의 상부 영역들에 해당되는 언더-컷(under-cut) 영역들이 형성될 수 있다. 상기 핀 활성 영역(23)의 상단 모서리들은 둥글게 형성될 수 있다. 상기 열 산화 공정은 700℃ 내지 1300℃의 온도에서 형성될 수 있다. 상기 핀 활성 영역(23)은 상기 트렌치들(59) 내에 노출될 수 있다.
도 26을 참조하면, 제2 사분 점(P2) 및 제3 사분 점(P3)을 지나는 직선은 상기 기판(21)의 표면에 대하여 실질적으로 수직할 수 있다. 제4 사분 점(P4)은 상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선과 다른 위치에 형성될 수 있다. 상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선은 상기 예비 게이트 전극(33)의 외측에 정렬될 수 있다. 상기 제4 사분 점(P4)은 상기 예비 게이트 전극(33)의 하부에 정렬될 수 있다.
다른 실시 예에서, 상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선은 상기 예비 게이트 전극(33)의 하부에 정렬될 수 있다. 상기 제4 사분 점(P4)은 상기 제2 사분 점(P2) 및 상기 제3 사분 점(P3)을 지나는 직선보다 상기 예비 게이트 전극(33)의 중심에 가깝게 정렬될 수 있다.
도 2 및 도 27을 참조하면, 엘디디들(LDD; 61)은 상기 트렌치들(59)의 내벽들에 대하여 균일한 두께를 보일 수 있다. 상기 엘디디들(LDD; 61)은 상기 트렌치들(59)의 내벽들과 평행할 수 있다.
도 28은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위하여 도 2의 절단선 I-I' 및 II-II'에 따라 취해진 단면도 이다.
도 2 및 도 28을 참조하면, 핀 활성 영역(23) 내에 헤일로들(halo; 81)이 형성될 수 있다.
상기 헤일로들(81)은 엘디디들(LDD; 61)의 바닥을 덮고 상기 엘디디들(LDD; 55)의 측면을 덮을 수 있다. 상기 헤일로들(81)은 상기 엘디디들(61)과 다른 도전형의 불순물들을 포함할 수 있으며, 상기 헤일로들(81)은 상기 n-웰(22)과 동일한 도전형의 불순물들을 포함할 수 있다. 예를 들면, 상기 헤일로들(81)은 N-형 불순물들을 포함할 수 있다. 상기 헤일로들(81)의 N-형 불순물 농도는 상기 n-웰(22) 보다 높을 수 있다. 상기 헤일로들(81)은 상기 스트레서들(stressor; 66)을 감쌀 수 있다. 상기 헤일로들(81)은 상기 스트레서들(stressor; 66)의 하단 영역을 감쌀 수 있다.
도 29는 본 발명 기술적 사상의 또 다른 실시 예들에 따른 반도체 소자 형성 방법을 설명하기 위한 단면도 이다.
도 29를 참조하면, 도 1 내지 도 21을 참조하여 설명한 게이트 구조체(78)의 형성을 위한 예비 게이트 구조체(38)의 형성과 치환 공정(replacement process) 공정 없이, 게이트 구조체(138)가 핀 활성 영역(23) 상에 형성될 수 있다. 이에 따라, 상기 게이트 구조체(138)에 인접하여 도 1 내지 도 17을 참조하여 설명한 트렌치(59)와 스트레서(66)가 형성될 수 있다. 상기 게이트 구조체(138)는 상기 핀 활성 영역(23) 상에 형성된 게이트유전 막(131), 게이트 전극(133), 버퍼 패턴(135) 및 마스크 패턴(137)을 포함할 수 있다.. 상기 게이트 구조체(138)의 측면들에 스페이서들(45)이 형성될 수 있다.
도 30은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
도 30을 참조하면, 도 1 내지 도 29를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 29를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21: 기판 22: n-웰(n-well)
23: 핀 활성 영역 25: 버퍼 막
29: 소자 분리 막 31: 예비 게이트유전 막
33: 예비 게이트 전극 35: 버퍼 패턴
37: 마스크 패턴 38: 예비 게이트 구조체
42: 내측 스페이서
43: 중간 스페이서 44: 외측 스페이서
45: 스페이서
53: 예비 트렌치 57, 58: 식각 선택 영역
59: 트렌치
61: 엘디디(lightly doped drain; LDD)
63: 제1 반도체 막 64: 제2 반도체 막
65: 제3 반도체 막 66: 스트레서(stressor)
69: 층간 절연 막
73: 제1 게이트 유전 막 74: 제2 게이트 유전 막
77: 게이트 전극 78: 게이트 구조체
81: 헤일로(halo)
131: 게이트유전 막 133: 게이트 전극
135: 버퍼 패턴 137: 마스크 패턴
138: 게이트 구조체
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛
2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판 상에 핀(fin) 활성 영역을 한정하고;
    상기 핀 활성 영역을 가로지르고 상기 핀 활성 영역의 측면을 덮는 게이트 구조체, 및 상기 게이트 구조체의 측벽에 게이트 스페이서를 형성하고;
    상기 게이트 구조체 양측에 인접한 상기 핀 활성 영역 내에 트렌치들을 형성하고; 그리고
    상기 트렌치들 내에 스트레서(stressor)를 형성하는 것을 포함하되,
    상기 트렌치들을 형성하는 것은
    상기 핀 활성 영역을 이방성 식각하여 예비 트렌치들을 형성하고,
    상기 예비 트렌치들에 노출된 상기 핀 활성영역을 산화시켜 식각 선택 영역을 형성하고,
    상기 식각 선택 영역을 제거하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 식각 선택 영역을 형성하는 것은 라디칼 산화(radical oxidation) 공정을 포함하는 반도체 소자 형성 방법.
  3. 제1 항에 있어서,
    상기 트렌치를 형성하는 것은,
    상기 핀 활성 영역을 이방성 식각하여 상기 예비 트렌치들을 형성한 후, 상기 핀 활성 영역에 상기 식각 선택 영역을 형성하는 공정과, 상기 식각 선택 영역을 제거하는 공정을 2회 이상 수행하는 것을 포함하는 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 트렌치들의 각각은 U-모양을 갖는 반도체 소자 형성 방법.
  5. 제1 항에 있어서,
    상기 핀 활성 영역에 상기 스트레서를 감싸는 헤일로(halo) 영역을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  6. 제1 항에 있어서,
    상기 트렌치들의 측벽들은 상기 게이트 스페이서 아래에 정렬되어, 실질적으로 수직한 프로파일을 갖는 반도체 소자 형성 방법.
  7. 제1 항에 있어서,
    상기 트렌치들의 측벽들 중 일 측벽을 선택하고, 상기 선택된 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제4 사분 점은 상기 핀 활성 영역의 상부 모서리에 위치하고, 상기 제2 사분 점은 상기 트렌치의 바닥과 상단 사이의 수직 2등분 점을 지나는 수평선 상에 위치하며,
    상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선은 상기 기판의 표면에 대하여 실질적으로 수직한 반도체 소자 형성 방법.
  8. 제7 항에 있어서,
    상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선 상에 위치한 반도체 소자 형성 방법.
  9. 제7 항에 있어서,
    상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점을 지나는 직선과 떨어지고, 상기 제4 사분 점은 상기 제2 사분 점 및 상기 제3 사분 점보다 상기 게이트 구조체의 중심에 가까운 반도체 소자 형성 방법.
  10. 기판 상에 활성 영역을 한정하고;
    상기 활성 영역을 가로지르는 게이트 구조체를 형성하고;
    상기 게이트 구조체 양측에 인접한 상기 활성 영역 내에 트렌치들을 형성하고; 그리고
    상기 트렌치들 내에 스트레서(stressor)를 형성하는 것을 포함하되,
    상기 트렌치들을 형성하는 것은
    상기 활성 영역을 이방성 식각하여 예비 트렌치들을 형성하고,
    라디칼 산화(radical oxidation) 공정으로 상기 활성영역을 산화시켜 상기 예비 트렌치들 내에 식각 선택 영역을 형성하고,
    상기 식각 선택 영역을 제거하는 것을 포함하는 반도체 소자 형성 방법.
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