JPH03218679A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置およびその製造方法に係わり、
特に基板上に突出した柱状領域、あるいは溝を彫ること
で選択的に柱状領域を形成し、この柱状領域の側壁にケ
ート電極を形成して平面方向の集積度の向上を図ったＦ
ＥＴを備する半導体装置に関する。

（従来の技術） 従来のＭＯＳトランジスタの構造を第８図および第９図
に示す。

第８図は、従来のＭＯＳトランジスタの断面図？あり、
第９図は、上記断面をＤ−Ｄ’線に有するＭＯＳ｝ラン
ジスタの平面図である。

第８図（図中のＭＯＳ｝ランジスタは、例えばｎチャネ
ル型である）に示すように、ｐ型基板１０１表面には素
子分離領域１０２が形成され、これによって分離された
素子領域内には、ｎ型ソス／ドレイン領域１０３　（１
０３＋．１０３■）か形成されている。ソース／ドレイ
ン領域１０３，と、１０３。との相互間に存在するチャ
ネル領域上には、ゲート絶縁膜１０４が形成され、さら
にその上部には、ゲート電極１０５が形成されている。

次に、上記ＭＯＳトランジスタを第９図の平面図でみる
と、ゲート電極１０５の両側には、ソース／ドレイン領
域１０Ｂ　（１０３１、１０３２）か形成されている。

このとき、ゲート電極１０５の幅Ｌをチャネル長、チャ
ネル長方向に直交する方向のソース／ドレイン領域１０
３の幅Ｗをチャネル幅という。

上記構造のＭＯＳ｝ランジスタの電流駆動能力■６はＶ
，＞Ｖ６−ＶＴの条件下で、 Ｉａ　　””　　（Ｗ／２Ｌ）　　ＸｕＣｏｘ　（ＶＧ
　　　ＶＴ　）　　２・・（１） と表わされる。ここで、Ｌはチャネル長、Ｗはチャネル
幅、μは易動度、ＣＯＸはゲート絶縁膜容量を表わし、
Ｖ，　、Ｖ，，Ｖ，はそれぞれドレイン電圧、ゲート電
圧、ゲートしきい値電圧を表わしている。

現在、大きい電流駆動能力Ｉ，を必要とする高出力ＭＯ
Ｓ｝ランジスタを得るには、（ｌ》式からも分かるよう
に、ゲート幅Ｗを大きくすることで電流駆動能力■，高
める方法が多く取られている。

しかしながら、このような電流駆動能力Ｉ，を高める方
法では、ゲート幅Ｗを大きくした分だけ素子平面面積が
増加し、素子微細化の妨げとなっている。

参考文献（　１　）　Ｔ．Ｍｉｚｕｎｏ　ｅｔ　ａｌ．
，　Ｓｙｍｐ．ＶＬＳＩＴｅｃｈ，Ｄｉｇ．．Ｐ２３（
１９Ｈ）（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、Ｆ
ＥＴの素子平面面積当たりのチャネル幅を増加させて電
流駆動能力を高め、かつ高集積化を図ることかできる高
出力ＦＥＴを具備する半導体装置を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） この発明の半導体装置は、 （イ）　少なくとも一方の面に第１の主面と、これと基
板厚方向に高さの異なる第２の主面と、これらを互いに
継ぐ側面とからなる柱状領域を複数有する半導体基数と
、 前記第１、第２の主面の表面領域に形成された是板と反
対導電型の第１、第２の領域と、？ｊｔ数の前記柱状領
域の側面に沿って形成され、かつ一体に形成されたゲー
ト電極とを有するＦＥＴを具備することを特徴とする。

さらに、（イ）項記載の半導体装置において、（１．）
　　第１の柱状領域と、これと隣合う第２の往状鎮域と
を付し、これらの第１、第２の柱状領域間の最短距離を
ｅ、最長距Ｍｄ、ゲート電極の厚さをｆとした場合、 ｄ＞２ｆ≧ｅ の関係か満足されるように第１、第２の柱状領域が配列
されていること。

（２）　　前記柱状頭域は、 最小幅寸法をｂ５ゲート空乏層の幅をｘｊとした場合、 ｂ≦２ｘｊ の関係が満足される寸法を有すること。

以上２項目のうち、少なくとも１項目を具備することを
特徴とする。

（作用） 上記のような半導体装置にあっては、半導体基板に柱状
領域が複数本形成され、この柱状領域の側面にゲート電
極を有するＦＥＴが形成されるから、平面方向の素子平
面面積当たりのチャネル幅が増加する。しかも、複数の
上記柱状領域の側面に形成されるゲート電極は互いに同
電位に接続されでいるから、一つのＦＥＴでのチャネル
幅は、さらに増加し、電流駆動能力の大きなＦＥＴが得
られる。

また、小さい素子面積でも、上記構成のＦＥＴによれば
、大きい電流駆動能力を持たせることができるから、実
質的な高集積化も達成できる。

（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体装置を、その製造方法とともに説明する。

第１図（ａ）ないし第１図（Ｃ）は、この発明の第１の
実施例に係わる半導体装置が具備する高出力ＭＯＳトラ
ンシスタを製造工程順に示した平面図で、第２図（ａ）
ないし第２図（Ｃ）は、第１図（ａ）ないし第１図（ｃ
）中のＡ−Ａ’線に沿った断面図である。

この第１の実施例にかかる高出力ＭＯＳ｝ランジスタを
その製造工程に従って説明すると、ます、第１図（ａ）
および第２図（ａ）に示すように、例えばｐ型基板１の
表面に、例えばＬＯＣＯＳ法により、素子分離領域２を
形成ｌ７、素子分離を行なう。次いで、例えば公知であ
るＳＥＧ？Ｓｅｌｅｃｔｉｖｅ　Ｅｐｉｔａｘｉａｌ　
Ｇｒｏｗｔｈ：選択的気相成長法）法より、基板１の素
子領域上に、基板１主面よりも突出した柱状倣域３．〜
３■　（以後、柱状領域３１〜３７と称す）を、それそ
れ列状に配置されるよう形成する。同図では、柱状領域
３，と３■とか列をなし、同様に、柱状領域３３〜３，
、および柱状領域３６と３７とが列をなしている。

また、柱状領域３３〜３，からなる列と、柱状鎮域３１
および３２がらなる列、並びに柱状領域３６および３７
からなる列とは、互いに千鳥配置になっている。

次に、第１図（ｂ）および第２図（ｂ）に示すように、
柱状領域３，〜３７の表面も含む素子領域表面に、例え
ば熱酸化法により、ゲート絶縁膜４となる熱酸化膜を形
成する。次いで、全面に、例えばＣＶＤ法により、ゲー
ト電極５となるポリシリコン層を堆積形成する。次いで
、例えば異方性エッチングであるＲＩＥ法により、ポリ
シリコン層を、その膜厚程度エッチングすることによっ
て柱状領域３，〜３７の側面に残置させ、ゲート？極５
を形成する。このとき、形成されたゲート電極５は、柱
状領域３，〜３７の相互間を全て網羅しており、素子領
域内では１つのゲート電極５として機能する。ここで、
ゲート電極５を上記形状に形成する方法について、第３
図を参照して説明する。第３図は、第１図（ｂ）の状態
にある装置を模式的に示した平面図である。まず、上記
柱状鎮域３、〜３■の具体的な数値の一例を示すと、長
手方向の寸法ａは約１．４μｍ、これに直交する方向の
寸法ｂは０．５μｍである。そして柱状領域３１〜３７
の表面に形成されるゲート絶縁膜（第３図では図示せず
）４の膜厚は約１００人、さらに形成されるゲート電極
の膜厚ｆは０．　　３μｍである。これらの数値を踏ま
え、柱状領域３，〜３７の具体的な配置の一例について
述べる。

まず最初に柱状領域３３〜３５からなる列と、柱状領域
３ｌおよび３■からなる列、並びに柱状領域３６および
３７からなる列との間隔ｅの寸法は、この間隔内をゲー
ト電極５て埋め尽くすとすれば、ゲート電極５の膜厚ｆ
の少なくとも２倍以下に設定すれば良い。上記数値例に
よれば、ゲト電極５の膜厚ｆは０．３μｍであるので、
間隔ｅは０．６μｍ以下とすれば良い。ここで、ゲート
電極５に充分な膜厚、特に柱状領域と柱状領域との間の
底部における膜厚を充分とするために若干の余裕を見て
間隔ｅは、例えば０．５μｍ程度とする。次に、４つの
柱状領域に囲まれた領域（例えば３，　　３，，３，，
３６、にそれぞれ囲まれた領域）に寸法ｇの開孔部を形
成するには、列状に配置されている柱状領域と柱状領域
との間隔ｄ（例えば３４と３，との間隔）を、今度はゲ
ート電極５の膜厚ｆの少なくとも２倍以上に設定すれば
良い。ゲート電極５の膜厚ｆは０，３μｍであるので、
例えば間隔ｄを１，θμｍとした場合に、開孔部の寸法
ｇは、 １．　０　−　（０．　３＋０．　３）　＝０．　４ａ
ｍ大体０．４μｍ程度となる（ここで、ゲート絶縁膜の
膜厚は非常に薄いので無視している）。また、１．０μ
ｍの間隔ｄを設けるためには、柱状領域と柱状領域との
オーバーラップＣ（例えば？、と３４とのオーバーラッ
プ）は、柱状領域の長手力向の寸法ａが１．４μｍであ
るので、（１．　４−１．　０）　／２−０．　２μｍ
大体０．２μｍ程度となる。このオーバーラップＣが存
在し、かつ上記間隔ｅがゲート電極５の膜厚の２倍以下
とされていることで、柱状領域と柱状領域との間隔内を
ゲート電極５で埋め尽くすことができ、列状に配置され
ている柱状領域３，〜３■の相互間を１つのゲート電極
５で網羅、連結することができる。

尚、第１図（ｂ）に図示するように素子分離領域２上に
存在するポリシリコン層には、所炬のマスク（例えばホ
トレジスト）をかけておき、コンタクト領域５′を形成
しても良い。

次いで、第１図（ｂ）および第２図（ｂ）に説明を戻す
と、ゲート電極５および素子分離領域２をマスクにして
、基板１と反対導電型のｎ型不純物、例えばヒ素をイオ
ン注入することによって、ソース／ドレイン拡散層５ａ
，６ｂを、それぞれ基板１内と、柱状領域３１〜３７内
、特にこれの先端部とに形成する。

次に、第１図（ｃ）および第２図（ｃ）に示すように、
全面に、例えばＣＶＤ法により、ＣＶＤ酸化膜７を形成
する。次いて、このＣＶＤ酸化膜７を、その膜厚程度異
方性エッチング（例えばＲＩＥ）することによって、柱
状領域３、〜３７の側壁に残す。これによって、ゲート
電極５は他の導電性の領域との絶縁が果たされると共に
、基板１表面および柱状領域３、〜３７表面を露出させ
れば、自己整合的にコンタクト孔が開孔されたことにな
る。図中の８は、自己整合的に開孔された微細なコンタ
クト孔の代表的な例をである。

この後、図示しないが、ＣｖＤ酸化膜７に対して、ゲー
ト電極５のコンタクト領域５′に通じるコンタクト孔（
図示せず）を開孔する。次いで、ソース／ドレイン拡散
層６ａおよび６ｂに対してコンタクトする導電層を形成
し、これを所定の配線パターンにパターニングし、全面
を表面保護膜で覆うことによってこの発明の第１の実施
例にかかる高出力ＭＯＳ｝ランジスタが形成される。

二のような第１の実施例にかかる高出力ＭＯＳトランジ
スタによれば、複数存在する柱状領域３の側面がチャネ
ル領域となる。柱状領域３の一つ当たりのチャネル幅Ｗ
は、第３図を参照すると、Ｗ−２（ａ＋ｂ） となる。本発明では、一つの素子領域に、柱状領域３が
複数存在している。例えば柱状領域３の数をｎ個きする
と、一つの素子当たりのチャネル幅Ｗは、 Ｗ−２ｎ（ａ＋ｂ） となる。

しかも、この発明では、柱状領域３同士の間隔（最小距
離）ｅを、ゲート電極５の膜厚ｆの２倍以下、かつ柱状
領域同士にオーバーラップＣを存在させることにより、
一つのゲート電極５によって、複数存在する柱状鎮域３
の相互間を全て網羅、連結できる。

また、柱状鎮域３の短辺（最小幅寸法）ｂと、ゲート空
乏層の幅ｘｊとの間で ｂ≦２　Ｘ　ｊ の関係を満足させることで、上記した参考文献（１）に
あるように、ゲートバイアスによって、より高い駆動能
力が期待でき、小さい素子平面面積で、大きな電流駆動
能力を持つ高出力ＭＯＳトランジスタが得られるように
なる。

尚、上記実施例中での配線となる導電層（図示せず）の
形成に際し、１層の導電層による配線形成に困難がある
場合、例えばソース配線と、ドレイン配線とが交差短絡
する恐れがある場合には、２層目の導電層をさらに形成
して、いわゆる多層構造配線としても構わない。

このように多層構造配線としても、この発明の趣旨、す
なわちＭＯＳ｝ランジスタの素子，平面面積当たりのチ
ャネル幅を増加させて電流駆動能力を高め、高出力ＭＯ
Ｓ｝ランジスタの高集積化を可能とするという趣旨を逸
脱する範囲ではない。

次に、第４図（ａ）ないし第４図（Ｃ）、および第５図
（ａ）ないし第５図（Ｃ）を参照してこの発明の第２の
実施例について説明する。

第４図（ａ）ないし第４図（Ｃ）は、この発明？第２の
実施例に係わる半導体装置が具備する高出力ＭＯＳ｝ラ
ンジスタを製造工程順に示した平面図で、第５図（ａ）
ないし第５図（ｃ）は、第４図（ａ）ないし第４図（ｃ
）中のＢ−Ｂ’線に沿った断面図である。また、各参照
する符号は、第１の実施例で参照した第１図（ａ）ない
し第１図（ｃ）等と対応している。

この第２の実施例にかかる高出力ＭＯＳトランジスタを
その製造工程に従って説明すると、まず、第４図（ａ）
および第５図（ａ）に示すように、例えばｐ型基板１の
表面に、例えばＬＯＣＯＳ法により、素子分離領域２を
形成し、素子分離を行なう。次いで、例えばホトレジス
トを用いた写真蝕刻法により、基板１に対して溝部９を
形成する。

このとき、選択的に基板１を残しておくことによって、
溝部９の底部から突出した柱状領域３８〜３，４を、そ
れぞれ列状に配置されるように形成する。同図では、柱
状領域３８と３９とか列をなし、同様に、柱状領域３，
。〜３１２、および柱状領域３１３と３■４とが列をな
している。また、柱状領域？，。〜３，２からなる列と
、柱状領域３８および３９からなる列、並びに柱状領域
３■，および３１４からなる列とは、互いに千鳥配置に
なっている。

次に、第４図（ｂ）および第５図（ｂ）に示すように、
柱状領域３８〜３１４の表面も含む素子領域表面に、例
えば熱．酸化法により、ゲート絶縁膜４となる熱酸化膜
を形成する。次いで、全面に、例えばＣＶＤ法により、
ゲート電極５となるポリシリコン層を堆積形成する。次
いで、例えば異方性エッチングであるＲＩＥ法により、
ポリシリコン層を、その膜厚程度エッチングすることに
よって柱状領域３８〜３，４の側壁と、溝部９によって
形成される基板１の側壁とに残置させ、ゲート電極５を
形成する。このとき、形成されたゲート電極５は、柱状
領域３８〜３、４と、基板１とを全て網羅しており、素
子領域内では１つのゲート電極５として機能する。また
、この第２の実施例でも、第１の実施例同様、柱状領域
と柱状領域との間は、ゲート電極５で埋め尽くされてい
る。このようなゲート電極５の形成方法は、第１の実施
例で説明した方法と同様である。尚、第４図（ｂ）に図
示するように素子分離領域２上に存在するポリシリコン
層には、所定のマスク（例えばホトレジスト）をかけて
おき、コンタクト領域５′を形成しても良い。次いて、
ゲート電極５および素子分離領域２をマスクにして、基
板１と反対導電型のｎ型不純物、例えばヒ素をイオン注
入することによって、ソース／ドレイン拡散層６ａ，６
ｂを、それぞれ基仮１内（溝部９の底面を含む）と、柱
状領域３８〜３１４内、特にこれの先端部とに形成する
。

次に、第４図（ｃ）および第５図（ｃ）に示すように、
全面に、例えばＣＶＤ法により、ＣＶＤ酸化膜７を形成
する。次いて、このＣＶＤ酸化膜７を、その膜厚程度異
方性エッチング（例えばＲＩＥ）することによって、柱
状領域３８〜３１４の側壁と、溝部９によって形成され
る基板１の側壁に残す。また、このとき、基板１上から
素子分離領域２上にかけて存在するゲート電極５には、
例えばホトレジストからなるマスクをかけておき、ゲー
ト電極５か露出しないようにＣＶＤ酸化膜７て覆ってお
く。これによって、ゲート電極５は他の導電性の領域と
の絶縁が果たされると共に、基板１表面および柱状領域
３８〜３，４表面を露出させれば、自己整合的にコンタ
クト孔が開孔されたことになる。図中の８は、自己整合
的に開孔された微細なコンタクト孔の代表的な例をであ
る。

この後、図示しないが、ＣＶＤ酸化膜７に対して、ゲー
ト電極５のコンタクト領域５′に通じるコンタクト孔（
図示せず）を開孔する。次いて、ソース／ドレイン拡散
層６ａおよび６ｂに対してコンタクトする導電層を形成
し、これを所定の′配線パターンにパターニングし、全
面を表面保護膜で覆うことによってこの発明の第２の実
施例にかかる高出力ＭＯＳトランジスタが形成される。

このような第２の実施例にかかる高出力ＭＯＳトランジ
スタでも、第１の実施例同様、小さい素子平面面積で、
大きな電流駆動能力を持つ高出力ＭＯＳトランジスタが
得られるようになる。

以上、説明した第２の実施例では、溝部９によって形成
される基板１の側壁がフラットなものになっている。そ
こで、この基板１の側壁を利用し、側壁に対して柱状領
域と対応する形状の部分を形成すれば、いっそうのチャ
ネル幅Ｗの増加、すなわちいっそうの電流駆動能力の向
上を図ることが可能である。以下、そのような実施例に
ついて説明する。

第６図（ａ）ないし第６図（Ｃ）は、この発明の第３の
実施例に係わる半導体装置が具備する高出力ＭＯＳトラ
ンジスタの構造を製造工程順に示した宅而図で、第７図
（ａ）ないし第７図（ｃ）は、第６図（ａ）ないし第６
図（ｃ）中のＣ−Ｃ′線に沿った断面図である。また、
各参照する符号は、第１の実施例で参照した第１図（ａ
）ないし第１図（Ｃ）等と対応している。

この第３の実施例にかかる高出力ＭＯＳトランジスタを
その製造工程に従って説明すると、まず、第６図（ａ）
および第７図（ａ）に示すように、例えばｐ型基板１の
表面に、例えばＬＯＣＯＳ法により、素子分離領域２を
形成し、素子分離を行なう。次いて、例えばホトレジス
トを用いた写真？刻法により、基板１に対して溝部９を
形成する。

このとき、選択的に基板１を残しておくことによって、
満部９の底部から突出した柱状領域３１５〜３２７を、
それぞれ列状に配置されるように形成する。この第３の
実施例の特徴としては、上述したように溝部９によって
形成される基板１の側壁にも、柱状領域と対応する形状
の部分を形成することて、いっそうのチャネル幅Ｗの増
加を図っている点にある。この柱状領域と対応する形状
の部分は、同図によると、柱状領域３１５〜Ｂ＋７およ
び３２５〜３２７となっている（これらの柱状領域と対
応する部分も柱状領域として扱い記述する）。これらの
柱状領域３，５〜３，７、柱状領域３２５〜３２■は列
をなしており、同様に、柱状領域３１８と３１９、柱状
領域３■。〜３■２、および柱状領域３２３と３２４と
が列をなしている。かつ、柱状領域３＋ｏ〜３１■から
なる列、柱状領域３＋＋ｉ〜３．７からなる列、柱状領
域３■，〜３２７からなる列と、柱状領域３１８と３１
，からなる列、並びに柱状領域３２３と３２４からなる
列とは、互いに千鳥配置になっている。

次に、第６図（ｂ）および第７図（ｂ）に示すように、
柱状領域３１，〜３，７の表面も含む素子領域表面に、
例えば熱酸化法により、ケート絶縁膜４となる熱酸化膜
を形成する。次いて、全面に、例えばＣＶＤ法により、
ゲート電極５となるポリシリコン層を堆積形成する。次
いで、例えば異方性エッチングであるＲＩＥ法により、
ポリシリコン層を、その膜厚程度エッチングすることに
よって柱状領域３，，〜３２７の側壁に残置させ、ゲー
ト電極５を形成する。このとき、形成されたゲート電極
５は、柱状領域３１５〜３２７を全て網羅しており、素
子領域内では１つのゲート電極５として機能する。また
、この第３の実施例でも、第１、第２の実施例同様、柱
状領域と柱状領域との間は、ゲート電極５で埋め尽くさ
れている。このようなケート電極５は、第１の実施例で
説明した方法と同様の考え方で形成できるものである。

尚、第６図（ｂ）に図示するように素子分離領域２上に
存在するポリシリコン層には、所定のマスク（例えばホ
トレジスト）をかけておき、コンタクト領域？′を形成
しても良い。次いて、ゲート電極５および素子分離領域
２をマスクにして、基板１と反対導電型のｎ型不純物、
例えばヒ素をイオン注入することによって、ソース／ト
レイン拡散層６　ａ　ｓ６ｂを、それぞれ基板１内（溝
部９の底面を含む）と、柱状領域３，５〜，３２７内、
特にこれの先端部とに形成する。

次に、第６図（ｃ）および第７図（ｃ）に示すように、
全面に、例えばＣＶＤ法により、ＣＶＤ酸化膜７を形成
する。次いで、このＣＶＤ酸化膜７を、その膜厚程度、
異方性エッチング（例えばＲＩＥ）することによって、
柱状領域３１，〜３■７の側壁に残す。また、このとき
、基板１上から素子分離領域２上にかけて存在するゲー
ト電極５には、例えばホトレジストからなるマスクをか
けておき、ゲート電極５が露出しないようにＣＶＤ酸化
膜７て覆っておく。これによって、ゲート電極５は他の
導電性の領域との絶縁が果たされると共に、基板１表面
および柱状領域３８〜３１４表面を露出させれば、自己
整合的にコンタクト孔が開孔されたことになる。図中の
８は、自己整合的に開孔された微細なコンタクト孔を示
す。

この後、図示しないか、ＣＶＤ酸化膜７に対して、ゲー
ト電極５のコンタクト領域５′に通じるコンタクト孔（
図示せず）を開孔する。次いて、ソース／ドレイン拡散
層６ａおよび６ｂに対してコンタクトする導電層を形成
し、これを所定の配線パターンにパタ〜ニングし、全面
を表面保護膜で覆うことによってこの発明の第３の実施
例にかかる高田力ＭＯＳトランジスタが形成される。

このような第３の実施例にかかる高出力ＭＯＳトランジ
スタでも、第１、第２の実施例同様、小さい素子平面面
積で、大きな電流駆動能力を持つ高出力ＭＯＳトランジ
スタが得られるようになる。

以上、説明した第１〜第３の実施例では、ソス／ドレイ
ン拡散層６ａ、６ｂに対するコンタクト孔の形成を自己
整合的に行なった。しかしコンタクト孔の開孔は、何も
自己整合的に形成する方法に限られることはなく、ホト
レジストを用いた写真蝕刻法、いわゆるマスク合わせで
行なっても良い。

以下、そのようなコンタクト孔の開孔をマスク合わせて
行なう方法の一例を、第３の実施例の装置を基にして説
明する。

第６図（ｄ）ないし第６図（ｅ）は、マスク合わせによ
る方法の一例を。製造工程順に示した平面図、第７図（
ｄ）ないし第７図（ｅ）は、第６図（ｄ）ないし第６図
（ｃ）中のｃ−ｃ’線に沿った断面図である。

まず、第６図（ｄ）および第７図（ｃｌ）に示すように
、第６図（ａ）ないし第６図（ｂ）、および第７図（ａ
）ないし第７図（ｂ）までの工程と同様の方法で形成さ
れた装置全面に対して、例えばＣＶＤ法により、ＣＶＤ
酸化膜７を形成する。

次いで、このＣＶＤ酸化膜７に対して、ホトレジストを
用いた写真蝕刻法により、ソース／ドレイン拡散層６ａ
に通じるコンタクト孔９と、ソース／ドレイン拡散層６
ｂに通じるコンタクト孔１０を開孔する。このコンタク
ト孔９および１０は、それぞれ整列配置されて開孔され
、さらにコンタクト孔９と、１０とか交互に配置されて
いる。このコンタクト孔９と、１０との配置を見てみる
と、斜めの方向で、コンタクト孔９が一つの直線に、同
様にコンタクト孔１０も一つの直線に並ぶことか分かる
。このように、整列配置させてコンタクト孔９および１
０を開孔し、コンタクト孔９が直線、コンタクト孔１０
が一直線上にのるように並ばせることで、後のソース／
ドレイン配線を形成する際に、配線の形成が簡単なもの
になる。このとき、図示しないか、ゲ〜ト電極５のコン
タクト領域５′に通しるコンタクト孔を開孔しても良い
。

次に、第６図（ｅ）および第７図（ｅ）に示すように、
全面に、例えばスパッタ法により、配線となるアルミニ
ウムを蒸着する。次いで、このアルミニ−ウムを、一直
線上にのってそれぞれ並ぶコンタクト孔９、およびコン
タクト孔１０に沿ってパターニングする。これによって
、コンタクト孔９を介して、ソース／ドレイン拡散層６
ａにコンタクトする配線１１、およびコンタクト孔１０
を介して、ソース／ドレイン拡散層６ｂにコンタクトす
る配線１２か、それそれ１層の配線層で形成できる。

なお、上記第１ないし第３の実施例において、形成する
ＦＥＴをＭＯＳ型としたが、例えばＧａＡｓ基板に形成
されるＦＥＴに代表される、ｈｉＥＳ型のＦＥＴとして
もよい。

この場合には、もちろんゲート絶縁膜は必要なく、また
、ＧａＡｓ自体半絶縁性であるので、フィールド絶縁膜
に代表される素子分離領域も、必すしも形成する必要は
ない。

［発明の効果］ 以上説明したように、この発明によれば、ＦＥＴの素子
平面面積当たりのチャネル幅か増加することで電流駆動
能力か高まり、かつ高集積化を図ることかできる高出力
ＦＥＴを具備する半導体装置か提供される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｃ）はこの発明の第１の実
施例に係わる高出力ＭＯＳ｝ランジスタを製造工程順に
示した平面図、第２図（ａ）ないし第２図（ｃ）は第１
図（ａ）ないし第１図（Ｃ中のＡ−Ａ’線に沿った断面
図、第３図は柱状領域の配置例を説明する平面図、第４
図（ａ）ないし第４図（ｃ）はこの発明の第２の実施例
に係わる高出力ＭＯＳ｝ランジスタを製造工程順に示し
た平面図、第５図（ａ）ないし第５図（ｃ）は第４図（
ａ）ないし第４図（ｃ）中のＢ−Ｂ’線に沿った断面図
、第６図（ａ）ないし第６図（ｃ）はこの発明の第３の
実施例に係わる高出力ＭＯＳトランジスタを製造工程順
に示した平面図、第７図（ａ）ないし第７図（ｃ）は第
６図（ａ）ないし第６図（ｃ）中のｃ−ｃ’線に沿った
断面図、第６図（ｄ）および第６図（ｅ）はこの発明に
係わる高出力ＭＯＳトランジスタのコンタクト孔をマス
ク合わせで形成する一例を製造工程順に示した平面図、
Ｎ７図（ｄ）および第７図（ｅ）は第６図（ｄ）ないし
第６図（ｅ）中のｃ−ｃ’線に沿った断面図、第８図は
従来のＭＯＳトランジスタの断面図、第９図は第８図に
示すＭＯＳ｝ランジスタの平面図である。 １・・・ｐ型半導体基板、２・・・素子分離領域、３（
３１〜３２フ）・・・柱状鎮域、４・・・ゲート絶縁膜
、５・・・ゲート電極、６ａ，６ｂ・・・ソース／ドレ
イン拡散層、７・・・ＣＶＤ酸化膜、８・・・コンタク
ト孔、９・・・溝部、１０．１１・・・コンタクト孔、
１２．１３・・・配線。

Claims (3)

【特許請求の範囲】
1. （１）少なくとも一方の面に第１の主面と、これと基板
   厚方向に高さの異なる第２の主面と、これらを互いに継
   ぐ側面とからなる柱状領域を複数有する半導体基板と、 前記第１、第２の主面の表面領域に形成された基板と反
   対導電型の第１、第２の領域と、複数の前記柱状領域の
   側面に沿って形成され、かつ一体に形成されたゲート電
   極とを有するＦＥＴを具備することを特徴とする半導体
   装置。
2. （２）第１の柱状領域と、これと隣合う第２の柱状領域
   とを有し、これらの第１、第２の柱状領域間の最短距離
   をｅ、最長距離ｄ、ゲート電極の厚さをｆとした場合、 ｄ＞２ｆ≧ｅ の関係が満足されるように第１、第２の柱状領域が配列
   されていることを特徴とする請求項（１）記載の半導体
   装置。
3. （３）前記柱状領域は、 最小幅寸法をｂ、ゲート空乏層の幅をｘｊとした場合、 ｂ≦２ｘｊ の関係が満足される寸法を有することを特徴とする請求
   項（１）記載の半導体装置。