JPH01300566A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH01300566A JP63129463A JP12946388A JPH01300566A JP H01300566 A JPH01300566 A JP H01300566A JP 63129463 A JP63129463 A JP 63129463A JP 12946388 A JP12946388 A JP 12946388A JP H01300566 A JPH01300566 A JP H01300566A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体柱とのコンタクトの形成方法に関し、導電性サイ
ドウオールを有する半導体柱に対して導電性パターンの
コンタクトをセルファラインに形成することを目的とし
、 半導体柱の頭部上に耐酸化性又は耐窒化性の絶縁膜を形
成し、半導体柱及び導電性サイドウオールを埋め込んだ
絶縁膜を半導体柱の頭部上の耐酸化性（又は耐窒化性）
の絶縁膜が露出するまでエッチバックした後、窒化（又
は酸化）して導電性サイドウオールの上部の絶縁耐圧を
向上させ、それから上記耐酸化性（又は耐窒化性）絶縁
膜を除去して、露出した半導体柱上に導電性パターンを
形成するように構成する。
〔産業上の利用分野〕
本発明は半導体装置とその製造方法に係り、とりわけ導
電性サイドウオールを有する半導体柱の頭部上へ導電性
パターンのコンタクトを形成する方法に関する。
〔従来の技術〕
第４図に従来技術による柱状ＤＲＡＭ　（ダイナミック
ランダムアクセスメモリ）を、第５図に従来技術による
ＲＯＭ（ＩＪ−ドオンリメモリ）を示す。
第４図において、１はシリコン基板、２は５１０２膜、
３は半導体柱で下からそれぞれ第１導電層（蓄積電極）
４、ｐ−型Ｓｉ層５、チャンネルドープ層６及び第２導
電層（ドレイン）７を形成している。
８は誘電体膜、９はゲート絶縁膜、１０は対向電極、Ｉ
Ｉはポリシリコンワード線（ゲート）、１２はＰＳＧな
どの層間絶縁膜、１３はアルミニウム・ビット線である
。
一方、第５図において、２１はシリコン基板、２２はソ
ース領域、２３はチャンネル領域、２４はドレイン領域
で、ソース領域２２の一部からチャンネル領域２３及び
ドレイン領域２４が半導体柱２５を成している。２６は
誘電体膜、２７はゲート絶縁膜、２８はドープトポリシ
リコンなどのゲート電極（ワード線）、２９はＰＳＧな
どの層間絶縁膜、３０はアルミニウムなどのビット線で
ある。
〔発明が解決しようとする課題〕
第４図及び第５図の構造では、半導体柱３．２５に対す
るビット線１３．３０のコンタクトを取るために層間絶
縁膜１２・２９にフォトリソグラフ法でコンタクト窓を
開口している。このコンタクト窓形成方法では露光時に
位置合せが必要であり、半導体柱の頭部の全てをコンタ
クト用に使用できず、半導体柱の径を太くしなければな
らない点が欠点である。
そこで、本発明は、半導体柱に対してビット線をセルフ
ァラインコンタクトでコンタクトさせた半導体装置及び
その製造方法を提供することを目的とする。
〔課題を解決するための手段〕
本発明は、上記目的を達成するために、基板上に突出す
る半導体柱を形成する工程、半導体柱の頭部表面に第１
の絶縁膜を形成する工程、半導体柱の周囲表面に第２の
絶縁膜を形成する工程、半導体柱の周囲に第２の絶縁膜
を介して導電性側壁を形成する工程、導電性側壁の表面
に第３の絶縁膜を形成する工程、半導体柱及び導電性壁
を埋め込む第４の絶縁膜を基板上に形成する工程、第４
の絶縁膜を半導体柱の頭部表面の第１の絶縁膜の高さま
でエッチバックする工程、第１の絶縁体下の半導体柱を
絶縁体化することなく導電性側壁の上部を選択的に絶縁
体化して耐圧を向上させる工程、半導体柱の頭部上の第
１の絶縁体の少なくとも一部を除去する工程、及び半導
体柱の頭部上を含む第４の絶縁膜上に導電性パターンを
形成する工程を含むことを特徴とする半導体装置の製造
方法を提供する。なお、この方法において、第１の絶縁
膜は基板に半導体柱を形成する前に形成してもよく、あ
るいは導電性側壁を絶縁体化する工程の前までのどこで
形成してもよい。また、第１の絶縁膜と第２の絶縁膜を
一体に同時に形成してもよい。
このような方法によって、本発明によれば、基板上に突
出する半導体柱と、半導体柱の周囲表面に形成した絶縁
膜と、半導体柱の周囲に絶縁膜を介して形成した導電性
側壁と、この側壁の一部を絶縁体化してなる絶縁膜と、
導電性側壁を包囲し半導体柱の頭部と連続する平坦面を
なすように基板上に形成した絶縁膜と、導電性側壁と電
気的に絶縁され半導体柱の頭部と電気的に接触した導電
性パターンとを具備することを特徴とする半導体装置が
提供される。
〔実施例〕
第１図を参照して説明する。
シリコン基板４１の表面にＣＶＤでＳｉ、Ｎ、膜４２を
付着する（第１図Ａ）。Ｓｉ３Ｎ、膜４２は後の酸化工
程における酸化防止膜の役割を有するものである。Ｓｉ
３Ｎ、膜４２の厚さは例えば０，１５−程度とする。
次に、シリコン基板４１を柱状にエツチングする。例え
ば、Ｓｉ３Ｎ、膜４２上にレジストパターンを形成し、
それをマスクとして５ｉＪ４膜４２及びシリコン基板４
１を選択エッチする。柱状シリコン４３は例えば２．０
−程度の高さである。それから、柱状シリコン４３の周
囲を酸化し、厚さ３００人程度の酸化膜４４を形成する
。（第１図Ａ）次に、半導体柱４３の周囲に導電性側壁
（サイドウオール）４５を形成する。これは、例えば、
ポリシリコンを全面に堆積し、不純物（ｎラド−パント
）拡散した後、反応性イオンエツチングで異方性エッチ
を行なうことによって、ポリシリコンを半導体側壁だけ
に残すことによって形成する。
それから、ポリシリコン側壁４５の表面を酸化する（酸
化膜４６）。そして、層間絶縁膜として全面にＰＳＧ４
７を堆積し、半導体柱４３を埋め込む。（第１図Ｃ） 次に、ＰＳＧ膜４７をエッチバックしてＳｉ３Ｎ４膜４
２を露出させる（第１図Ｄ）。これによって半導体柱４
３と層間絶縁膜４７の頂面は連続した平坦な面となり、
Ｓ＋３Ｎ＜膜４２を除去後この上にアルミニウム配線な
どを形成すればマスク合せの必要がないセルファライン
にコンタクトが形成できることになる。しかしながら、
このままでアルミニウム配線を形成した場合、アルミニ
ウム配線と導電性ポリシリコン側壁４５との間の耐電圧
が低いために素子が破壊されるおそれがある。それはＰ
ＳＧ膜４７をエッチバックするとき導電性ポリシリコン
側壁４５の頂部のＰＳＧ膜４７、さらには酸化膜４６が
エツチングされて、そこに十分な厚さの絶縁膜が残らな
いからである。
そこで、本発明では、Ｓｉ３Ｎ、膜４２が露出したとこ
ろで酸化処理を行なう。この酸化処理では、Ｓｉ３Ｎ、
膜４２は酸化防止膜として働くので半導体柱４３は酸化
されず、またＰＳＧ膜４７及び酸化膜４６はすでに酸化
しているので、結局ポリシリコン側壁４５がその頂部か
ら下方へ向って酸化される。こうして、ポリシリコン側
壁４５の頂部を耐電圧を付与するのに十分な深さまで、
例えば０．２４程度まで酸化する。こうして酸化された
部分を図中斜線部４８で示す。（第１図Ｅ）Ｓｉ３Ｎ、
膜４２を除去後、半導体柱４３及びＰＳＧ膜４７の上に
アルミニウム配線パターン４９を形成する。このアルミ
ニウム配線４９の形成はＰＳＧ膜４７にコンタクト窓を
形成する必要がない分だけ、マスク合せが不要になり、
半導体柱４３の頭部の広さを狭くできる。すなわち、ア
ルミニウム配線４９はセルファラインに形成される。
また、アルミニウム配線４９と導電性ポリシリコン側壁
４６の間は先程の酸化処理により十分な耐電圧性が付与
されている。（第１図Ｆ）なお、上記の実施例では、半
導体基板４１及び半導体柱４３に形成する不純物ドープ
領域についての説明は省略した。この不純物ドープ領域
は必要に応じて、半導体基板の形成時にあるいは本発明
の工程の途中で任意に形成できる。
また、上記の実施例では導電性ポリシリコンを酸化して
耐電圧性を高めたが、窒化によって耐電圧性を高めても
よい。そのときには半導体柱４３上には耐窒化性の膜、
例えば酸化膜を形成しておけばよい。
第２図及び第３図に上記の如き方法によって半導体柱に
ビット線をセルファラインに形成したＤＲＡＭとＲＯＭ
の例を示す。
第２図において、５１は３１基板、５２は５ｉｎ２膜、
５３はｎ゛型第１導電層（蓄積電極）５４、ｐ−型Ｓｉ
　層５５、ｐ型チャンネルドープ層５６及びｎ゛型第２
導電層（ドレイン）５７からなる半導体柱、５８は誘電
体膜、５９はゲート絶縁膜、６０は対向電極、６１はワ
ード線、６２は層間絶縁膜、６３はビット線である。
第３図において、７１はｐ型Ｓ１基板、７２はｎ゛型ソ
ース領域、７３はｐ型チャンネル領域、１４はｎ゛型ド
レイン領域であり、半導体柱７５はｎ゛型ソース領域７
２の一部分とｐ型チャンネル領域７３、ｎ＋型ドレイン
領域７４とからなっている。７６は誘電体膜、７７はゲ
ート酸化膜、７８はワード線、７９は層間絶縁膜、８０
はビット線である。
〔発明の効果〕
本発明によれば、半導体柱のサイドウオール導電層を有
する段差のある基体の半導体柱に層間絶縁膜を介して電
気的コンタクトを取るに当って、セルファラインでコン
タクトを形成できるので、デバイスの微細化、コスト低
減が可能である。
【図面の簡単な説明】
第１図は本発明の実施例の製造工程を示す工程要部の半
導体装置の断面図、第２図及び第３図はそれぞれ実施例
のＤＲＡＭ及びＲＯＭの断面図、第４図及び第５図は従
来技術のＤ　ＲＡＭ及びＲＯＭの断面図である。 ４１・・・シリコン基板、　　４２・・・Ｓｉ、Ｎ、膜
、４３・・・柱状シリコン、　　４４・・・酸化膜、４
５・・・ポリシリコン側壁、４６・・・酸化膜、４７・
・・ＰＳＧ層間絶縁膜、 ４８・・・ポリシリコン側壁酸化部分、４９・・・アル
ミニウム配線。

Claims (1)

  1. 【特許請求の範囲】 １、基板上に突出する半導体柱を形成する工程、半導体
    柱の頭部表面に第１の絶縁膜を形成する工程、半導体柱
    の周囲表面に第２の絶縁膜を形成する工程、半導体柱の
    周囲に第２の絶縁膜を介して導電性側壁を形成する工程
    、導電性側壁の表面に第３の絶縁膜を形成する工程、半
    導体柱及び導電性壁を埋め込む第４の絶縁膜を基板上に
    形成する工程、第４の絶縁膜を半導体柱の頭部表面の第
    １の絶縁膜の高さまでエッチバックする工程、第１の絶
    縁体下の半導体柱を絶縁体化することなく導電性側壁の
    上部を選択的に絶縁体化して耐圧を向上させる工程、半
    導体柱の頭部上の第１の絶縁体の少くとも一部を除去す
    る工程、及び半導体柱の頭部上を含む第４の絶縁膜上に
    導電性パターンを形成する工程を含むことを特徴とする
    半導体装置の製造方法。 ２、基板上に突出する半導体柱と、半導体柱の周囲表面
    に形成した絶縁膜と、半導体柱の周囲に絶縁膜を介して
    形成した導電性側壁と、この側壁の一部を絶縁体化して
    なる絶縁膜と、導電性側壁を包囲し半導体柱の頭部と連
    続する平坦面をなすように基板上に形成した絶縁膜と、
    導電性側壁と電気的に絶縁され半導体柱の頭部と電気的
    に接触した導電性パターンとを具備することを特徴とす
    る半導体装置。
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