JPS6074638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6074638A JPS6074638A JP18261183A JP18261183A JPS6074638A JP S6074638 A JPS6074638 A JP S6074638A JP 18261183 A JP18261183 A JP 18261183A JP 18261183 A JP18261183 A JP 18261183A JP S6074638 A JPS6074638 A JP S6074638A
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- Japan
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- film
- region
- polycrystalline silicon
- oxide film
- silicon film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、素子間の分離領域（フィールド領域）に溝を
形成し、この溝に絶縁膜を塘込んで表面平坦化する半導
体装置の製造方法に関する。
形成し、この溝に絶縁膜を塘込んで表面平坦化する半導
体装置の製造方法に関する。
半導体基板のフィールド領域に予め溝を形成し、この溝
に表面が平坦になるように絶縁膜を埋込む素子分離技術
が知られている。この方法により形成されたＭＯ８型半
導体装置の一例を第１図に示す。１１は例えばＰ型Ｓ１
基板であり、これを選択的に異方性ドライエツチング法
によりエツチングしてフィールド領域に溝Ｉ２を形成し
、この溝Ｚ２にＣＶＤによる８１０．膜１３を表面が平
坦になるように埋込んでいる。そして平坦構造で素子分
離された基板の素子形成領域にゲート酸化膜１ ＃ （
１４に、１４．）を介して例えば多結晶シリコン膜から
なるゲート電極１５（１５，。
に表面が平坦になるように絶縁膜を埋込む素子分離技術
が知られている。この方法により形成されたＭＯ８型半
導体装置の一例を第１図に示す。１１は例えばＰ型Ｓ１
基板であり、これを選択的に異方性ドライエツチング法
によりエツチングしてフィールド領域に溝Ｉ２を形成し
、この溝Ｚ２にＣＶＤによる８１０．膜１３を表面が平
坦になるように埋込んでいる。そして平坦構造で素子分
離された基板の素子形成領域にゲート酸化膜１ ＃ （
１４に、１４．）を介して例えば多結晶シリコン膜から
なるゲート電極１５（１５，。
Ｉ５．）を形成している。
このような従来技術において、埋設した５ｉｎ２膜１３
の膜厚にばらつきがあると、例えば第１図の右側の素子
領域のように、その基板表面が埋設ＳｌＯ□膜１３の表
面より突出した状態となる。
の膜厚にばらつきがあると、例えば第１図の右側の素子
領域のように、その基板表面が埋設ＳｌＯ□膜１３の表
面より突出した状態となる。
そうすると１図の素子領域の角部Ａ、Ｈに電界が集中し
易（なり、ゲート耐圧の低下や素子特性変動の原因とな
る。
易（なり、ゲート耐圧の低下や素子特性変動の原因とな
る。
本発明は、上記の如き問題を解決した半導体装置の製造
方法を提供することを目的とする。
方法を提供することを目的とする。
本発明は、半導体基板のフィールド領域に溝を形成し、
この溝に絶縁膜を埋込むに当って、素子形成領域の側壁
部に選択的に多結晶シリコン暎を残置させ、後にこの多
結晶シリコン膜を酸化するという工程をとる。この場合
多結晶シリコン膜を選択的に素子形成領域側壁部に残置
させる工程は１例えば絶縁膜埋込み工程前に、溝の形成
された基板の全面を薄く酸化して多結晶シリコン膜を堆
積し、これを異方性ドライエツチング法でエツチングす
る。そしてこの後絶縁膜を埋込んで平坦化した後、多結
晶シリコン暎を酸化する。
この溝に絶縁膜を埋込むに当って、素子形成領域の側壁
部に選択的に多結晶シリコン暎を残置させ、後にこの多
結晶シリコン膜を酸化するという工程をとる。この場合
多結晶シリコン膜を選択的に素子形成領域側壁部に残置
させる工程は１例えば絶縁膜埋込み工程前に、溝の形成
された基板の全面を薄く酸化して多結晶シリコン膜を堆
積し、これを異方性ドライエツチング法でエツチングす
る。そしてこの後絶縁膜を埋込んで平坦化した後、多結
晶シリコン暎を酸化する。
また、多結晶シリコン膜を素子形成領域側壁に選択的に
残置させる工程が絶縁膜埋込み工程の後であってもよい
。この場合は、溝の深さより薄く絶縁膜埋込みを行い、
この埋込み絶縁膜表面より突出する素子形成領域の側壁
に上述したと同様の方法で多結晶シリコン膜を残置させ
る。その後火に絶縁膜埋込みを行って平坦化し。
残置させる工程が絶縁膜埋込み工程の後であってもよい
。この場合は、溝の深さより薄く絶縁膜埋込みを行い、
この埋込み絶縁膜表面より突出する素子形成領域の側壁
に上述したと同様の方法で多結晶シリコン膜を残置させ
る。その後火に絶縁膜埋込みを行って平坦化し。
多結晶シリコン膜を酸化する。
本発明によれば、素子領域周辺に多結晶シリコン膜の酸
化による酸化膜の盛り上がりが形成され、この結果、従
来のように素子領域の周辺角部での電界集中が防止され
て、信頼性が高く、特性のばらつきの小さい半導体装置
が得られる。
化による酸化膜の盛り上がりが形成され、この結果、従
来のように素子領域の周辺角部での電界集中が防止され
て、信頼性が高く、特性のばらつきの小さい半導体装置
が得られる。
また本発明では１例えば素子形成領域周囲に細溝を形成
してこの細溝に多結晶シリコン膜を埋込むという方法を
とらず、多結晶シリコン膜をフィールド領域の面より突
出した状態の素子形成領域の側壁に選択的に残置させる
ため、この多結晶シリコン膜を残置させる工程が簡単か
つ確実である。
してこの細溝に多結晶シリコン膜を埋込むという方法を
とらず、多結晶シリコン膜をフィールド領域の面より突
出した状態の素子形成領域の側壁に選択的に残置させる
ため、この多結晶シリコン膜を残置させる工程が簡単か
つ確実である。
第２図（ａ）〜（ｄ）は本発明の一実施例の製造工程を
示す断面図である。Ｐｕｓ！基板２１を用い。
示す断面図である。Ｐｕｓ！基板２１を用い。
そのフィールド領域を異方性ドライエツチング法により
エツチングして深さ約０．６μｍ 程度の溝２２を形成
し、その後、ＣＶＤによるＳｉｎ、膜２３１を素子形成
領域の基板面より約０．２μｍ程度沈んだ状態に埋込む
（ａ）。この８１０１膜２３゜の埋込みは、例えば素子
形成領域上にｈｔ等のリフトオフ材を設けた状態でＳｔ
Ｏ，膜を全面に堆積しこれをリフトオフ加工することに
より行うことができる。この後、５００λ 程度の熱酸
化膜２４を形成し、続いて全面にＣＶＤにより不純物を
含む多結晶シリコン膜２５を約０．２μｍ堆積する（ｂ
）。そしてこの多結晶シリコン膜２５を異方性ドライエ
ツチング法によりエツチングして、素子形成領域の側壁
部にのみ残置させる（Ｃ）・次に再びＣＶＤによるＳｉ
Ｏ□膜２３８をフィールド領域に埋込む（ｄ）。この埋
込み工程は例えば。
エツチングして深さ約０．６μｍ 程度の溝２２を形成
し、その後、ＣＶＤによるＳｉｎ、膜２３１を素子形成
領域の基板面より約０．２μｍ程度沈んだ状態に埋込む
（ａ）。この８１０１膜２３゜の埋込みは、例えば素子
形成領域上にｈｔ等のリフトオフ材を設けた状態でＳｔ
Ｏ，膜を全面に堆積しこれをリフトオフ加工することに
より行うことができる。この後、５００λ 程度の熱酸
化膜２４を形成し、続いて全面にＣＶＤにより不純物を
含む多結晶シリコン膜２５を約０．２μｍ堆積する（ｂ
）。そしてこの多結晶シリコン膜２５を異方性ドライエ
ツチング法によりエツチングして、素子形成領域の側壁
部にのみ残置させる（Ｃ）・次に再びＣＶＤによるＳｉ
Ｏ□膜２３８をフィールド領域に埋込む（ｄ）。この埋
込み工程は例えば。
８ｉ０．膜を全面に堆積した後レジスト等の流動性膜を
塗布して平坦化し、この流動性膜と８１０．膜を・両者
のエツチング速度が等しい条件のドライエツチング法で
エツチングすることにより行われる。そしてこの後、例
えば８００°０ 程度の水蒸気雰囲気中で多結晶シリコ
ン膜２５を酸化した後、素子形成領域にゲート酸化膜ｚ
ｅ （２ｅ□２６、）を介してゲート電極２７ （、
？７□２７１１）を形成する（ｅ）。多結晶シリコン膜
は単結晶シリコンに比べて酸化速度が３〜５倍速いため
、容易にこれを酸化膜に変換して１図示のように素子領
域周囲に酸化膜の盛り上がりを形成することができる。
塗布して平坦化し、この流動性膜と８１０．膜を・両者
のエツチング速度が等しい条件のドライエツチング法で
エツチングすることにより行われる。そしてこの後、例
えば８００°０ 程度の水蒸気雰囲気中で多結晶シリコ
ン膜２５を酸化した後、素子形成領域にゲート酸化膜ｚ
ｅ （２ｅ□２６、）を介してゲート電極２７ （、
？７□２７１１）を形成する（ｅ）。多結晶シリコン膜
は単結晶シリコンに比べて酸化速度が３〜５倍速いため
、容易にこれを酸化膜に変換して１図示のように素子領
域周囲に酸化膜の盛り上がりを形成することができる。
こうしてこの実施例によれば、図の右側の素子領域周囲
で平坦化が完全でない場合にも、第１図と比較して明ら
かなように、多結晶シリコンの酸化膜の厚みによって素
子領域の角部での電界集中が防止される。
で平坦化が完全でない場合にも、第１図と比較して明ら
かなように、多結晶シリコンの酸化膜の厚みによって素
子領域の角部での電界集中が防止される。
なお、上記実施例において、多結晶シリコン膜が完全に
酸化されることは必ずしも必要条件ではなく、一部酸化
されずに残されても差支えない。
酸化されることは必ずしも必要条件ではなく、一部酸化
されずに残されても差支えない。
第３図（ａ）〜（＝５３は、本発明の別の実施例の製造
工程を示す断面図である。この実施例ではまず、Ｐ型Ｓ
１基板３１に異方性ドライエツチング法によりフィール
ド領域に溝３２を形成した後、全面に５００Ａ程度の熱
酸化膜３３を介してｎ型不純物を含む多結晶シリコン膜
３４を約２０００１堆積する（ａ）。そして異方性ドラ
イエツチングを行って多結晶シリコン膜３４を素子形成
領域の側壁部に残置させる（ｂ）。この後、溝３２にＣ
ＶＤによる８１０．膜３５を表面が平坦になるように埋
込む（Ｃ）。この埋込みは例えば、全面に５ｉｏｔ膜を
堆積した後、レジスト等の流動性膜を塗布して平坦化し
、これら流動性膜と５ｉＯ１１［を両者のエツチング速
度が等しい条件でエツチングすることにより行う。この
後、８００℃程度の水蒸気雰囲気中で酸化を行い、多結
晶シリコン膜の表面および素子形成領域の基板表面に酸
化膜Ｓ６を形成する（ｄ）。、多結晶１シリコンの酸化
速度が単結晶シリコンのそれに対して３〜５倍であるた
め、図示のように多結晶シリコン膜３４の上部、即ち素
子形成領域の周囲に０．１μｍ 程度盛り上がった状態
で酸化膜３６か形成される。この後、一旦素子形成領域
表面を露出させ、ゲート酸化膜Ｓ７を介してゲート電極
３８を形成する（ｅ）。
工程を示す断面図である。この実施例ではまず、Ｐ型Ｓ
１基板３１に異方性ドライエツチング法によりフィール
ド領域に溝３２を形成した後、全面に５００Ａ程度の熱
酸化膜３３を介してｎ型不純物を含む多結晶シリコン膜
３４を約２０００１堆積する（ａ）。そして異方性ドラ
イエツチングを行って多結晶シリコン膜３４を素子形成
領域の側壁部に残置させる（ｂ）。この後、溝３２にＣ
ＶＤによる８１０．膜３５を表面が平坦になるように埋
込む（Ｃ）。この埋込みは例えば、全面に５ｉｏｔ膜を
堆積した後、レジスト等の流動性膜を塗布して平坦化し
、これら流動性膜と５ｉＯ１１［を両者のエツチング速
度が等しい条件でエツチングすることにより行う。この
後、８００℃程度の水蒸気雰囲気中で酸化を行い、多結
晶シリコン膜の表面および素子形成領域の基板表面に酸
化膜Ｓ６を形成する（ｄ）。、多結晶１シリコンの酸化
速度が単結晶シリコンのそれに対して３〜５倍であるた
め、図示のように多結晶シリコン膜３４の上部、即ち素
子形成領域の周囲に０．１μｍ 程度盛り上がった状態
で酸化膜３６か形成される。この後、一旦素子形成領域
表面を露出させ、ゲート酸化膜Ｓ７を介してゲート電極
３８を形成する（ｅ）。
この実施例によっても、先の実施例と同様。
素子領域周辺の角部での電界集中が防止され、半導体装
置の信頼性向上、特性向上が図られる。
置の信頼性向上、特性向上が図られる。
第１図は従来の素子分離技術によるＭＯ８Ｏ８型体導体
装置造を示す図、第２図（ａ）〜（ｅ）は本発明の一実
施例の製造工程を示す断面図、第３図（ａ）〜（ｅ）は
別の実施例の製造工程を示す断面図である。 ２１．３１・・・８１基板、２２．３２ ・・・溝、２
３゜３５・・・ＣＶＤ ８１０を膜、 ２４，３３．３
６・・・熱酸化膜％；１５，３４・・・多結晶シリコン
膜、２６゜３１・・・ゲート酸化膜、２１．３８・・・
ゲート電極。 出願人代理人 弁理士 鈴 江 武 彦、ＯＱ −ノ −ノ °０ の −Ｉ ν “０
装置造を示す図、第２図（ａ）〜（ｅ）は本発明の一実
施例の製造工程を示す断面図、第３図（ａ）〜（ｅ）は
別の実施例の製造工程を示す断面図である。 ２１．３１・・・８１基板、２２．３２ ・・・溝、２
３゜３５・・・ＣＶＤ ８１０を膜、 ２４，３３．３
６・・・熱酸化膜％；１５，３４・・・多結晶シリコン
膜、２６゜３１・・・ゲート酸化膜、２１．３８・・・
ゲート電極。 出願人代理人 弁理士 鈴 江 武 彦、ＯＱ −ノ −ノ °０ の −Ｉ ν “０
Claims (1)
- 半導体基板のフィールド領域をエツチングして溝を形成
する工程と、形成された溝に表面が略平坦になるように
絶縁膜を埋込む工程と、この埋込み工程前の素子形成領
域の側壁に、又は埋込み工程後の埋込み絶縁膜上に突出
する素子形成領域の側壁に熱酸化膜を介して多結晶シリ
コン膜を選択的に残置させる工程と、残置させた多結晶
シリコン膜を酸化する工程と、素子形成領域に所望の素
子を形成する工程とを備えたことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18261183A JPS6074638A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18261183A JPS6074638A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074638A true JPS6074638A (ja) | 1985-04-26 |
Family
ID=16121313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18261183A Pending JPS6074638A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074638A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372964A (en) * | 1988-05-28 | 1994-12-13 | Fujitsu Limited | Method of producing pillar-shaped DRAM and ROM devices |
| KR19990057300A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 누설특성을 개선한 트렌치 형성방법 |
| KR100451756B1 (ko) * | 1998-08-24 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
-
1983
- 1983-09-30 JP JP18261183A patent/JPS6074638A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372964A (en) * | 1988-05-28 | 1994-12-13 | Fujitsu Limited | Method of producing pillar-shaped DRAM and ROM devices |
| KR19990057300A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 누설특성을 개선한 트렌치 형성방법 |
| KR100451756B1 (ko) * | 1998-08-24 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체소자및그제조방법 |
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