JP2002043563A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 より微細化され、かつ良好なトランジスタ特
性が得られる半導体装置およびその製造方法を提供す
る。 【解決手段】 半導体装置１００は、シリコン基板１０
と、シリコン基板１０上にゲート絶縁層１６を介して形
成されたゲート電極２１と、シリコン基板１０に形成さ
れた第１不純物拡散層１８および第２不純物拡散層２０
と、ゲート電極２１の側面部に形成されたサイドウォー
ル絶縁層１５ａ，１５ｂとを含む。ゲート電極２１は、
その幅が底面から上面へ近づくにしたがって大きくなる
ように形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、より微細化された半導体装
置およびその製造方法に関する。
【０００２】
【背景技術】現在、半導体装置、たとえば相補型ＭＯＳ
半導体装置においては、より微細化され、かつ高速な素
子の実現が望まれている。このような素子を構成するゲ
ート電極は、たとえば、その幅がフォトリソグラフィで
用いられる光の波長より短いものが要求されており、微
細なゲート電極を形成するためには、より高度な加工技
術が求められるようになってきている。
【０００３】一方、半導体装置の微細化に伴い、特に相
補型ＭＯＳ半導体装置においては、ソース／ドレインを
構成する不純物拡散層の抵抗が上昇し、かかる不純物拡
散層の抵抗上昇に起因した配線遅延が顕在化してきてい
る。かかる配線遅延を解決するための一手法として、不
純物拡散層上にコバルトシリサイドやチタンシリサイド
などの金属シリサイド層を自己整合的に形成する技術、
いわゆるサリサイドプロセス（ＳＡＬＩＣＩＤＥ：Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）が開発され
ている。かかるサリサイドプロセスにより、不純物拡散
層の低抵抗化を図ることができる。
【０００４】一方、微細化が進むにつれて、不純物拡散
層を基板表面からより浅く形成することが求められてい
る。ところが、不純物拡散層が基板表面から浅く形成さ
れている場合、不純物拡散層上にシリサイド層を形成す
ると、シリサイド層中のシリコンへと金属が拡散し、こ
の拡散した金属中の電子が接合を通りぬけるという現象
が生じる。その結果、リーク電流が発生することがあ
り、トランジスタの特性を劣化させる一因となってい
た。すなわち、より微細化され、かつトランジスタの特
性が良好である素子を得ることが難しいという問題が生
じていた。
【０００５】
【発明が解決しようとする課題】本発明の目的は、より
微細化され、かつ良好なトランジスタ特性が得られる半
導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】（Ａ）本発明の半導体装
置は、半導体基板と、前記半導体基板上にゲート絶縁層
を介して形成されたゲート電極と、前記半導体基板に形
成され、前記ゲート電極を挟んで対向する第１および第
２不純物拡散層と、前記ゲート電極の側面部に形成され
たサイドウォール絶縁層と、を含み、前記ゲート電極
は、その幅が底面から上面へ近づくにしたがって大きく
なるように形成され、前記第１および第２不純物拡散層
の表面が、前記半導体基板と前記ゲート絶縁層との界面
よりも高い位置に設けられていることを特徴とする。
【０００７】前記半導体装置によれば、前記ゲート電極
の幅が底面から上面へ近づくにしたがって大きくなるよ
うに形成されていることにより、微細化を図りつつ、ゲ
ート長を大きくせずに前記ゲート電極の低抵抗化を図る
ことができる。さらに、前記第１および第２不純物拡散
層の表面が、前記半導体基板と前記ゲート絶縁層との界
面よりも高い位置に形成される分、前記第１および第２
不純物拡散層を厚く形成することができる。以上によ
り、より微細化されたトランジスタであっても、前記第
１および第２不純物拡散層の膜厚を確保することができ
るため、トランジスタの性能を維持することができる。
【０００８】また、前記第１および第２不純物拡散層の
表面と、前記半導体基板と前記ゲート絶縁層との界面と
の間の距離は、０．０５〜０．１５μｍであることが望
ましい。
【０００９】前記半導体装置のより好ましい態様として
は、以下に示すものが例示できる。
【００１０】（１）前記半導体基板の所定の位置に溝部
が設けられ、前記ゲート電極を、前記溝部の底面上に前
記ゲート絶縁層を介して形成することができる。
【００１１】この構成によれば、前記ゲート電極の一部
が前記半導体基板に埋没した形状となるため、前記ゲー
ト電極の高さを変えることなく、装置全体の薄型化を図
ることができる。
【００１２】（２）前記ゲート電極は、ポリシリコン、
タングステン、タンタル、銅、金、これらのうち少なく
とも２つを含む合金のうち少なくとも１つからなること
が望ましい。
【００１３】（３）前記半導体基板に素子分離領域が形
成されていることが望ましい。
【００１４】この場合、前記素子分離領域は、トレンチ
分離溝に絶縁層が埋め込まれて形成されていることが望
ましい。
【００１５】（４）前記第１および第２不純物拡散層
は、エクステンション領域を含むことが望ましい。
【００１６】（５）前記半導体基板のうち前記ゲート電
極の直下部分に、第３不純物拡散層が形成されているこ
とが望ましい。この構成によれば、前記第３不純物拡散
層はチャネル領域として作用し、前記第３不純物拡散層
の膜厚を適宜選択することにより、閾値を調整すること
ができる。さらに、前記第１および第２不純物拡散層の
端部に集中する電界を緩和することができる。
【００１７】（６）前記第１および第２不純物拡散層上
に金属シリサイド層が形成され、かつ、前記ゲート電極
はその上面に金属シリサイド層を含むことが望ましい。
この構成によれば、前記第１および第２不純物拡散層、
ならびに前記ゲート電極の低抵抗化を図ることができ
る。
【００１８】（７）前記サイドウォール絶縁層は、窒化
シリコン、酸化シリコン、またはこれらの複合膜を主成
分とする材料から形成されることが望ましい。
【００１９】（８）前記不純物拡散層は、その表面が前
記素子分離領域の表面よりも高い位置に形成されている
ことが望ましい。
【００２０】（９）前記サイドウォール絶縁層は、その
外側面が前記半導体基板の表面に対してほぼ垂直であ
り、かつ、その膜厚が底面から上面に近づくにしたがっ
て小さくなるように形成されていることが望ましい。こ
こで、前記サイドウォール絶縁層の外側面とは、前記サ
イドウォール絶縁層において前記ゲート電極と接してい
る面と反対側の面をいう。この構成によれば、微細化を
図りつつ、ゲート長を大きくせずに前記ゲート電極の低
抵抗化を図ることができる。
【００２１】（Ｂ）本発明の半導体装置の製造方法は、
（ａ）半導体基板上に第１絶縁層を積層する工程、
（ｂ）前記第１絶縁層および前記半導体基板の一部を除
去して、所定の位置に溝を形成する工程、（ｃ）前記溝
の側面に、前記第１絶縁層とは異なる材料からなる第２
絶縁層を用いてサイドウォール絶縁層を形成する工程を
含む工程、（ｄ）前記溝の底面にゲート絶縁層を形成す
る工程、（ｅ）導電性材料を用いて前記溝を埋め込んだ
後、少なくとも前記半導体基板の表面が露出するまで前
記第１絶縁層を除去して、ゲート電極を形成する工程、
および（ｆ）前記半導体基板に不純物を導入することに
より、前記ゲート電極を挟んで対向する第１および第２
不純物拡散層を前記半導体基板に形成する工程。
【００２２】この場合、前記溝の幅および前記サイドウ
ォール絶縁層の膜厚をそれぞれ所定の長さに形成するこ
とにより、前記ゲート電極のゲート長を所定の長さに形
成することができる。したがって、上記工程によれば、
前記溝の幅および前記サイドウォール絶縁層の膜厚を適
宜調整することにより、所望のゲート長を有するゲート
電極を得ることができるため、設計の自由度を増加させ
ることができるうえに、高度な加工技術を用いることな
く、より微細なゲート長を有するゲート電極を得ること
ができる。
【００２３】前記半導体装置の製造方法のより好ましい
態様としては、以下に示すものが例示できる。
【００２４】（１）さらに、以下の工程（ｇ）を含むこ
とができる。
【００２５】（ｇ）前記半導体基板の所定の位置に素子
分離領域を形成する工程。
【００２６】この場合、前記工程（ｇ）において、前記
工程（ａ）において前記第１絶縁層を形成する前に、所
定の位置にトレンチ分離溝を形成した後、前記工程
（ａ）において、該トレンチ分離溝に前記第１絶縁層を
埋め込み、さらに、前記工程（ｂ）〜（ｄ）において前
記ゲート電極を形成した後、前記工程（ｅ）において前
記第１絶縁層をエッチバックすることにより、埋め込み
形状を有する素子分離領域を形成することが望ましい。
【００２７】（２）前記工程（ｃ）の後に、前記半導体
基板のうち前記溝の底面に相当する部分に不純物を導入
して、第３不純物拡散層を形成する工程を含むことがで
きる。
【００２８】また、この場合、前記工程（ｂ）の後に、
前記半導体基板のうち前記溝の底面に相当する部分に、
第１導電型の不純物を導入して第４不純物拡散層を形成
した後、前記工程（ｃ）において、前記溝の側面に前記
サイドウォール絶縁層を形成し、前記工程（ｃ）の後
に、前記第４不純物拡散層に第２導電型の不純物を導入
して前記第３不純物拡散層を形成することができる。こ
のプロセスによれば、前記半導体基板の不純物濃度によ
らず、半導体装置の閾値電圧を設定することができる。
また、前記第１および第２不純物拡散層にエクステンシ
ョン領域を形成する場合には、このエクステンション領
域を前記第１および第２不純物拡散層より先に導入する
ことができる。このため、エクステンション領域を浅く
形成することができるので、短チャネル効果を抑制する
ことができ、半導体装置の微細化に対応しやすい。
【００２９】（３）前記工程（ｆ）の後に、前記第１お
よび第２不純物拡散層上に金属シリサイド層を形成する
とともに、前記ゲート電極の上面に金属シリサイド層を
形成する工程を含むことができる。
【００３０】（４）前記工程（ｃ）は、前記半導体基板
上に全面的に前記第２絶縁層を堆積させた後、異方性エ
ッチバックにより前記サイドウォール絶縁層を形成する
工程であって、前記第２絶縁層は、前記第１絶縁層とは
異なるエッチングレートを有する材料からなることが望
ましい。
【００３１】このプロセスによれば、前記第２絶縁層を
除去せずに、前記第１絶縁層のみを選択的に除去するこ
とができるため、所定の形状を有するサイドウォール絶
縁層を得ることができる。
【００３２】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
【００３３】（デバイスの製造プロセス）まず、本発明
の一実施の形態にかかる半導体装置１００の製造方法に
ついて、図２〜１０を用いて説明する。図２〜１０は、
図１に示す本実施の形態にかかる半導体装置１００の製
造工程を模式的に示す断面図である。
【００３４】本実施の形態にかかる半導体装置１００の
製造方法は、主に以下の工程（ａ）〜（ｆ）からなる。
【００３５】工程（ａ）は、シリコンからなる半導体基
板１０（以下、「シリコン基板１０」とする）上に第１
絶縁層１２ａを積層する工程である。
【００３６】工程（ｂ）は、第１絶縁層１２ａおよびシ
リコン基板１０の一部を除去して、所定の位置に溝１３
を形成する工程である。
【００３７】工程（ｃ）は、溝１３の側面に、第１絶縁
層１２ａとは異なる材料からなる第２絶縁層（図示せ
ず）を用いてサイドウォール絶縁層１５ａ，１５ｂを形
成する工程である。
【００３８】工程（ｄ）は、溝１３の底面にゲート絶縁
層１６を形成する工程である。
【００３９】工程（ｅ）は、導電性材料を用いて溝１３
を埋め込んだ後、少なくともシリコン基板１０の表面が
露出するまで第１絶縁層１２ａを除去する工程を経て、
ゲート電極２１を形成する工程である。
【００４０】工程（ｆ）は、シリコン基板１０に不純物
を導入して、シリコン基板１０に、ゲート電極２１を挟
んで対向する第１不純物拡散層１８および第２不純物拡
散層２０を形成する工程である。
【００４１】以上の工程により、図１に示すように、半
導体装置１００が得られる。半導体装置１００はゲート
電極２１を含み、ゲート電極２１の幅が底面から上面へ
近づくにしたがって大きくなるような形状を有するを含
むことを特徴とする。
【００４２】はじめに、工程（ａ）について説明する。
【００４３】（ａ）まず、図２に示すように、素子分離
領域１２（後述する）を形成するためのトレンチ分離溝
１１を形成する。すなわち、第２導電型（Ｐ型）のシリ
コン基板１０上に所定のパターンのレジスト（図示せ
ず）を形成した後、シリコン基板１０をエッチングし
て、図２に示すようにトレンチ分離溝１１を形成する。
続いて、ＣＶＤ法またはプラズマＣＶＤ法によりノンド
ープの酸化シリコン層を形成する。形成方法としては、
たとえば反応ガスとしてＯ3、ＴＥＯＳ(tetraethylorth
osilicate )、またはＴＥＯＳ以外のシラン系ガスを用
いた熱分解によるＣＶＤ法、またはＨＤＰ(High Densit
y Plasma)ＣＶＤ法等のプラズマＣＶＤ法を用いて、ノ
ンドープの酸化シリコン層を形成するのが一般的であ
る。図３に示すように、第１絶縁層１２ａでトレンチ分
離溝１１を埋め込むとともに、シリコン基板１０上に、
所定の膜厚の第１絶縁層１２ａを積層する。なお、本実
施の形態においては、第１導電型をＮ型、第２導電型を
Ｐ型とする。
【００４４】なお、本実施の形態においては、素子分離
領域１２をＳＴＩ(Shallow TrenchIsolation)法により
形成する場合について説明するが、素子分離領域１２の
形成方法はこれに限定されるわけではなく、ＬＯＣＯＳ
法による素子分離であってもよい。
【００４５】また、第１絶縁層１２ａとしては、上記の
ように、ノンドープの酸化シリコン層が挙げられる。
【００４６】続いて、シリコン基板１０上に形成された
第１絶縁層１２ａの表面を、ＣＭＰ(Chemical Mechanic
al Polishment；化学機械的研磨)により平坦化する。
【００４７】（ｂ）次いで、所定のパターンのレジスト
（図示せず）を第１絶縁層１２ａ上に形成してから、ド
ライエッチング法等を用いて第１絶縁層１２ａおよびシ
リコン基板１０の一部を除去し、図４に示すように、溝
１３を形成する。ここで、溝１３の幅ｗ（図４参照）
が、後の工程において形成するゲート電極２１のゲート
長ｗg（図１参照）とサイドウォール絶縁層１５ａ，１
５ｂの膜厚ｄsa，ｄsb（図１参照）との和となるよう
に、溝１３を形成するのが望ましい。また、かかるゲー
ト電極２１の高さは、溝１３の深さｄ（図４参照）に応
じて決定される。したがって、高さｈ（図１参照）のゲ
ート電極２１を得るためには、溝１３の深さｄが、所望
するゲート電極２１の高さｈとほぼ等しくなるように溝
１３を形成するのが望ましい。溝１３の深さｄは、図４
に示すように、第１絶縁層１２ａの膜厚ｄ1および除去
するシリコン基板１０の深さｄ2の和であることから、
第１絶縁層１２ａの膜厚ｄ1および除去するシリコン基
板１０の深さｄ2もゲート電極２１の高さｈに応じて決
定される。なお、除去するシリコン基板１０の深さｄ2
は、０．０５〜０．１μｍであることが望ましい。
【００４８】また、必要に応じて、シリコン基板１０の
うち溝１３の底面に相当する部分に不純物を導入する。
かかる工程により、図５に示すように、溝１３の底面
に、第１導電型（Ｎ型）の不純物拡散層である第４不純
物拡散層１４ａを形成する。この工程において導入する
不純物は、シリコン基板１０と反対の導電型であるもの
を用いる。このプロセスによれば、第４不純物拡散層１
４ａを形成することにより、シリコン基板１０において
ゲート絶縁層１６と接する領域に、電流の流れやすい不
純物拡散層（エクステンション領域）を形成することが
できる。この第４不純物拡散層１４ａの不純物濃度は、
１×１０17〜１０22ｃｍ-3程度であることが望ましい。
また、第４不純物拡散層１４ａの深さｈ14a（図５参
照）は、０．０２〜０．１５μｍ程度であることが望ま
しい。
【００４９】（ｃ）続いて、ＣＶＤ(chemical vapor de
position)によって、シリコン基板１０の上に全面的に
第２絶縁層（図示せず）を堆積させた後、異方性エッチ
バックによって、図６に示すように、第２絶縁層からな
るサイドウォール絶縁層１５ａ，１５ｂを形成する。サ
イドウォール絶縁層１５ａ，１５ｂは、その外側面がシ
リコン基板１０の表面に対してほぼ垂直であり、かつ、
その膜厚が底面から上面に近づくにしたがって小さくな
るように形成されている。すなわち、サイドウォール絶
縁層１５ａ，１５ｂは、溝１３の底面からの距離が大き
くなるにつれて膜厚が小さくなるような形状を有する。
なお、サイドウォール絶縁層１５ａ，１５ｂの外側面と
は、サイドウォール絶縁層１５ａ，１５ｂにおいてゲー
ト電極２１と接している面と反対側の面をいう。ここ
で、堆積させる第２絶縁層の膜厚を制御することによ
り、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，
ｄsbを制御することが可能である。また、ＣＶＤの条件
を適宜制御することによっても、サイドウォール絶縁層
１５ａ，１５ｂの膜厚ｄsa，ｄsbを制御することが可能
である。また、サイドウォール絶縁層１５ａ，１５ｂ
は、窒化シリコン、酸化シリコン、またはこれらの複合
膜を主成分とする材料から形成されることが望ましい。
【００５０】（ｄ）続いて、溝１３の底面に対して不純
物の導入を行なう。具体的には、第４不純物拡散層１４
ａに対して不純物の導入を行ない、図７に示すように、
第２導電型（Ｐ型）の第３不純物拡散層１４を形成する
とともに、第３不純物拡散層１４の両端部にエクステン
ション領域２５ａ，２５ｂを形成する。この工程におい
て導入する不純物はシリコン基板１０と同じ導電型であ
るものを用いる。かかる工程で導入する不純物の濃度
は、１×１０16〜１０18ｃｍ-3程度であることが望まし
い。また、エクステンション領域２５ａ，２５ｂの膜厚
はｈ25a，ｈ25b（図７参照）は、０．０５〜０．２０μ
ｍ程度であることが望ましい。次いで、シリコン基板１
０のうち溝１３の底面に位置する部分を熱酸化して、酸
化シリコン層からなるゲート絶縁層１６を形成する。
【００５１】かかる工程において、熱酸化を行なうかわ
りに、窒素を含むガスを用いて前記部分を窒化酸化する
ことにより、窒化酸化シリコン層（ＳｉＯＮ）からなる
ゲート絶縁層１６を形成することもできる。ゲート絶縁
層１６を窒化酸化シリコン層から形成することにより、
ゲート絶縁層１６の信頼性をより高めることができる。
窒化酸化する場合に用いるガスとしては、たとえば
Ｎ2，Ｎ2Ｏ，ＮＯ，ＮＨ3等が例示できる。あるいは、
窒化酸化により窒化酸化シリコン層（ＳｉＯＮ）からな
るゲート絶縁層１６を形成するかわりに、酸化タンタル
や酸化アクチニウムからなるゲート絶縁層１６を形成す
ることもできる。
【００５２】（ｅ）次に、図８に示すように、ＣＶＤ等
を用いて導電性材料を溝１３に埋め込む。かかる導電性
材料としては、ポリシリコン（多結晶シリコン）、シリ
コンを主成分とする合金、タングステン、タンタル、
銅、および金等の金属等を用いることができる。あるい
は、チタン、タンタル、またはタングステン等の高融点
金属の窒化物（バリア層）と前述した金属とを積層して
溝１３を埋め込んでもよい。
【００５３】続いて、ＣＭＰ法、あるいはＣＭＰ法およ
びエッチングを併用することにより、少なくともシリコ
ン基板１０の表面が露出するまで第１絶縁層１２ａおよ
び導電性材料を除去する。かかる工程により、図９に示
すように、ゲート絶縁層１６と、たとえばポリシリコン
等の導電性材料からなり、ゲート絶縁層１６上に形成さ
れた導電層１７とを含むゲート電極２１ａを形成すると
ともに、埋め込み形状を有する素子分離領域１２を形成
する。
【００５４】かかる工程において、たとえばサイドウォ
ール絶縁層１５ａ，１５ｂに窒化シリコンを、導電層１
７を形成するための導電性材料にポリシリコンを、およ
び第１絶縁層１２ａに酸化シリコンをそれぞれ用いて前
述したエッチングを行なう場合、酸化シリコンのエッチ
ングレートと、窒化シリコンおよびポリシリコンのエッ
チングレートが大きく異なるため、酸化シリコンからな
る第１絶縁層１２ａのみを選択的に除去することが可能
となる。これにより、導電層１７およびサイドウォール
絶縁層１５ａ，１５ｂの形状を保ちながら、第１絶縁層
１２ａのみを選択的にエッチバックすることができる。
【００５５】ここで、トレンチ分離溝１１に埋め込まれ
た第１絶縁層１２ａについては、シリコン基板１０の表
面から所定の深さだけオーバーエッチングするのが望ま
しい。
【００５６】（ｆ）続いて、シリコン基板１０に不純物
を導入して、ゲート電極２１ａを挟んで対向する第１導
電型（Ｎ型）の第１不純物拡散層１８および第２不純物
拡散層２０をシリコン基板１０に形成する。第１不純物
拡散層１８および第２不純物拡散層２０はソース／ドレ
イン領域であり、これらの不純物濃度が、エクステンシ
ョン領域２５ａ，２５ｂの不純物濃度より高くなるよう
に不純物を導入する。あるいは、第１不純物拡散層１８
および第２不純物拡散層２０の不純物濃度が、第３不純
物拡散層１４の不純物濃度とほぼ同程度となるように不
純物を導入することもできる。かかる工程においては、
シリコン基板１０に直接不純物を導入するので、ゲート
電極２１ａ周辺に不純物が付着するという問題が生じる
ことがないため、かかる工程により不純物を導入する際
には、トランジスタの特性を低下させることがない。
【００５７】次に、必要に応じて第１不純物拡散層１８
および第２不純物拡散層２０を活性化する。さらに、必
要に応じて、シリコン基板１０上に、通常用いるサリサ
イドプロセスを用いて金属シリサイド層１９を形成す
る。また、導電層１７がポリシリコンからなる場合に
は、その上面に金属シリサイド層２９を含むゲート電極
２１を形成する。金属シリサイド層１９の形成に用いる
金属としては、たとえばコバルトやチタンを例示でき
る。これにより、シリコン基板１０上に金属シリサイド
層１９が形成されるとともに、導電層１７の上面に金属
シリサイド層２９が形成される。以上の工程により、導
電層１７、および金属シリサイド層２９を含むゲート電
極２１が形成された半導体装置１００（図１参照）が得
られる。
【００５８】（デバイスの構造）次に、前述した工程に
より得られた本実施の形態にかかる半導体装置１００の
構造について説明する。図１は、本実施の形態にかかる
半導体装置１００の断面を模式的に示す図である。
【００５９】本実施の形態にかかる半導体装置１００
は、図１に示すように、シリコン基板１０と、シリコン
基板１０上にゲート絶縁層１６を介して形成されたゲー
ト電極２１と、シリコン基板１０に形成され、ゲート電
極２１を挟んで対向する第１不純物拡散層１８および第
２不純物拡散層２０を含む。
【００６０】ゲート電極２１は、シリコン基板１０の表
面上に形成された導電層１７、および金属シリサイド層
２９を含む。導電層１７は、たとえば前述したポリシリ
コン等の導電性材料からなる。ここで、シリコン基板１
０の表面とは、シリコン基板１０のうちゲート電極２１
が形成されている側の面をいう。
【００６１】また、ゲート電極２１は、その幅が底面か
ら上面へ近づくにしたがって大きくなる形状を有する。
換言すれば、ゲート電極２１は、シリコン基板１０の表
面に平行な面で切断した場合における断面積がシリコン
基板１０の表面からの距離が大きくなるにしたがって大
きくなるような形状を有する。
【００６２】ゲート電極２１の側面部には、サイドウォ
ール絶縁層１５ａ，１５ｂが形成されている。サイドウ
ォール絶縁層１５ａ，１５ｂは、その外側面がシリコン
基板１０の表面に対してほぼ垂直であり、かつ、その膜
厚が底面から上面に近づくにしたがって小さくなるよう
に形成されている。すなわち、サイドウォール絶縁層１
５ａ，１５ｂの膜厚は、シリコン基板１０の表面からの
距離が大きくなるにつれて小さくなる形状を有する。サ
イドウォール絶縁層１５ａ，１５ｂは、たとえば窒化シ
リコンを主成分とする材料から形成されるのが望まし
い。
【００６３】半導体装置１００においては、図１に示す
ように、ゲート電極２１は、シリコン基板１０の所定の
位置に形成された溝部２７の底面上にゲート絶縁層１６
を介して形成されている。したがって、シリコン基板１
０とゲート絶縁層１６との界面は、第１不純物拡散層１
８および第２不純物拡散層２０の表面よりも低い位置に
設けられている。第１不純物拡散層１８および第２不純
物拡散層２０の表面と、シリコン基板１０とゲート絶縁
層１６との界面との間の距離Ｌ（図１参照）は、０．０
５〜０．１５μｍであることが望ましい。この距離Ｌ
は、シリサイド層１９と第１，第２不純物拡散層１８，
２０の厚さ、特に第１，第２不純物拡散層１８，２０の
厚さを考慮して決定される。
【００６４】また、シリコン基板１０には、ゲート電極
２１を挟んでその両側に、第１導電型（Ｎ型）の第１不
純物拡散層１８および第２不純物拡散層２０がそれぞれ
形成されている。第１不純物拡散層１８および第２不純
物拡散層２０の膜厚ｈaは、０．０５〜０．１μｍであ
ることが望ましい。また、ゲート電極２１の直下には、
第１不純物拡散層１８および第２不純物拡散層２０に挟
まれて、第２導電型（Ｐ型）の第３不純物拡散層１４が
形成されている。第３不純物拡散層１４はチャネル領域
であり、第１不純物拡散層１８および第２不純物拡散層
２０と比較して不純物濃度が低く設定されているか、あ
るいは第１不純物拡散層１８および第２不純物拡散層２
０とほぼ同程度の不純物濃度を有する。エクステンショ
ン領域２５ａ，２５ｂが形成されていることにより、第
１不純物拡散層１８および第２不純物拡散層２０の端部
に集中する電界を緩和することができる。
【００６５】さらに、第１不純物拡散層１８および第２
不純物拡散層２０はそれぞれ、第３不純物拡散層１４と
の境界付近に、第１不純物拡散層１８および第２不純物
拡散層２０と同じ導電型（第１導電型；Ｎ型）のエクス
テンション領域２５ａ，２５ｂを有する。エクステンシ
ョン領域２５ａ，２５ｂの不純物濃度も、第３不純物拡
散層１４の不純物濃度と同様、第１不純物拡散層１８お
よび第２不純物拡散層２０と比較して不純物濃度が低く
設定されているか、あるいは第１不純物拡散層１８およ
び第２不純物拡散層２０とほぼ同程度の不純物濃度を有
する。エクステンション領域２５ａ，２５ｂの膜厚は、
０．０５〜０．１０μｍ程度であることが望ましい。
【００６６】シリコン基板１０には、素子分離領域１２
が形成されている。素子分離領域１２は埋め込み形状を
有する。素子分離領域１２は、たとえば酸化シリコン層
などの絶縁層がトレンチ分離溝１１に埋め込まれて形成
されている。また、素子分離領域１２は、その表面が第
１不純物拡散層１８および第２不純物拡散層２０の表面
よりも低くなるように形成されている。
【００６７】さらに、シリコン基板１０上には金属シリ
サイド層１９が形成されている。シリサイド１９の膜厚
ｈbは０．０３〜０．１０μｍであることが望ましい。
また、導電層１７がポリシリコンからなる場合には、ゲ
ート電極２１はその上面に金属シリサイド層２９を含
む。
【００６８】（作用および効果）次に、本実施の形態に
かかる半導体装置およびその製造方法における作用およ
び効果を説明する。
【００６９】（１）ゲート電極２１は、その幅が底面か
ら上面へ近づくにしたがって大きくなるような形状を有
する。これに対し、一般的な半導体装置に形成されるゲ
ート電極は、その幅が上面と底面とでほぼ同じである。
したがって、本実施の形態にかかる半導体装置１００
と、ゲート電極の幅が上面と底面とでほぼ同じである一
般的な半導体装置とがほぼ同じゲート長を有するゲート
電極を含む場合、本実施の形態にかかる半導体装置１０
０に形成されたゲート電極２１の方が、ゲート電極２１
の幅が底面から上面へ近づくにしたがって大きくなる分
容積が大きい。これにより、微細化を図りつつ、ゲート
長を大きくせずに低抵抗化を図ることができる。
【００７０】（２）本実施の形態にかかる製造工程にお
いては、ゲート電極２１を形成するために用いる溝１３
の幅ｗ（図４参照）と、サイドウォール絶縁層１５ａ，
１５ｂの膜厚ｄsa，ｄsb（図６参照）とが所定の値とな
るように、溝１３およびサイドウォール絶縁層１５ａ，
１５ｂを形成することにより、所望のゲート長ｗg（図
１参照）を有するゲート電極２１が得られる。すなわ
ち、溝１３の幅ｗと、サイドウォール絶縁層１５ａ，１
５ｂの膜厚ｄsa，ｄsbとを適宜調整することにより、所
望のゲート長ｗgを有するゲート電極２１が得られる。
ここで、溝１３の幅ｗは、フォトリソグラフィの際に形
成するレジストの大きさにより所定に容易に制御するこ
とができる。
【００７１】ところで、半導体装置の微細化が進む中、
ゲート電極のゲート長も微細化されてきている。特に、
最近は光の波長よりも短いゲート長を有するゲート電極
が求められるようになっている。しかしながら、そのよ
うな短いゲート長を有するゲート電極を精度良く加工す
るのは技術的に困難である場合が多い。また、ゲート電
極のゲート長が小さくなるにつれて、ゲート電極の形成
工程およびそれに関連する他の製造工程も大幅に変更せ
ざるを得ない場合が多く、より短いゲート長を有するゲ
ート電極を含む半導体装置の開発には多くの時間を要す
ることが多い。
【００７２】これに対し、本実施の形態にかかる製造プ
ロセスによれば、サイドウォール絶縁層１５ａ，１５ｂ
の膜厚ｄsa，ｄsbを適宜調整することにより、より短い
ゲート長を有するゲート電極を容易に得ることができ
る。また、より短いゲート長にするために、ゲート電極
の形成工程やそれに関連する他の製造工程を変更する必
要がないため、半導体装置の開発に要する時間を短縮す
ることができる。
【００７３】また、ＣＶＤを用いてサイドウォール絶縁
層１５ａ，１５ｂを形成する場合、使用するガスの種類
や処理時間等のＣＶＤの条件を適宜制御することによっ
て、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，
ｄsbを容易に制御することができる。したがって、上記
工程によれば、設計の自由度を増加させることができ
る。そのうえ、高度な加工技術を用いることなく、より
微細なゲート長を有するゲート電極を得ることができ
る。
【００７４】さらに、本実施の形態にかかる半導体装置
の製造工程を用いれば、各素子について溝１３の幅ｗ
と、サイドウォール絶縁層１５ａ，１５ｂの膜厚ｄsa，
ｄsbとを所定の値に設計することにより、ゲート長の異
なる複数の素子を同一工程で得ることができる。これに
より、製造工程の短縮化を図ることができ、結果とし
て、製造コストを低減することが可能となる。
【００７５】（３）第１不純物拡散層１８および第２不
純物拡散層２０は、その表面がシリコン基板１０とゲー
ト絶縁層１６との界面よりも高い位置に形成されている
分、第１不純物拡散層１８および第２不純物拡散層２０
を厚く形成することができるため、シリサイド中の金属
から電子が通りぬける現象（ジャンクションリーク）を
防止することができる。したがって、より微細化された
トランジスタであっても、第１不純物拡散層１８および
第２不純物拡散層２０の膜厚を確保することができるた
め、トランジスタの性能を維持することができる。
【００７６】また、シリコン基板１０とゲート絶縁層１
６との界面が、第１不純物拡散層１８および第２不純物
拡散層２０の表面よりも低い位置に設けられているの
で、ゲート電極２１の一部がシリコン基板１０に埋没し
た形状となる。このため、半導体装置１００において
は、ゲート電極２１の高さを変えることなくシリコン基
板１０の積層方向の厚さを薄くすることができる。
【００７７】（４）ゲート電極２１はその上面に金属シ
リサイド層２９を含む。金属シリサイド層２９は、前述
したように、一般にチタンやコバルトとシリコンとのシ
リサイドからなる。一般に、ゲート長が小さくなると、
チタンやコバルトの細線効果が生じやすくなり、断線等
が生じやすくなる。しかしながら、本実施の形態にかか
る半導体装置１００に形成されたゲート電極２１は、そ
の形状が底面から上面へ近づくにしたがって大きくなる
形状を有する。すなわち、ゲート電極２１においては底
面における表面積よりも上面における表面積のほうが大
きいため、底面における表面積と上面における表面積が
ほぼ等しいゲート電極を有する一般的な半導体装置と比
較して、上面に形成された金属シリサイド層２９では細
線効果が生じにくい。したがって、断線等の発生を防止
することができ、信頼性の高い半導体装置を得ることが
できる。
【００７８】なお、上記の実施の形態においては、第１
導電型をＮ型、第２導電型をＰ型としたが、各半導体層
においてこれらを入れ替えても本発明の趣旨を逸脱する
ものではない。すなわち、第１導電型をＰ型、第２導電
型をＮ型としても本発明の作用および効果を奏すること
ができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかる半導体装置の断
面を模式的に示す図である。
【図２】本発明の一実施の形態にかかる半導体装置の製
造方法の一製造工程を模式的に示す断面図である。
【図３】本発明の一実施の形態にかかる半導体装置の製
造方法の一製造工程を模式的に示す断面図である。
【図４】本発明の一実施の形態にかかる半導体装置の製
造方法の一製造工程を模式的に示す断面図である。
【図５】本発明の一実施の形態にかかる半導体装置の製
造方法の一製造工程を模式的に示す断面図である。
【図６】本発明の一実施の形態にかかる半導体装置の製
造方法の一製造工程を模式的に示す断面図である。
【図７】本発明の一実施の形態にかかる半導体装置の製
造方法の一製造工程を模式的に示す断面図である。
【図８】本発明の一実施の形態にかかる半導体装置の製
造方法の一製造工程を模式的に示す断面図である。
【図９】本発明の一実施の形態にかかる半導体装置の製
造方法の一製造工程を模式的に示す断面図である。
【図１０】本発明の一実施の形態にかかる半導体装置の
製造方法の一製造工程を模式的に示す断面図である。
【符号の説明】
１０ シリコン基板 １１ トレンチ分離溝 １２ 素子分離領域 １２ａ 第１絶縁層 １３ 溝 １４ 第３不純物拡散層（チャネル領域） １４ａ 第４不純物拡散層 １５ａ，１５ｂ サイドウォール絶縁層 １６ ゲート絶縁層 １７ 導電層 １８ 第１不純物拡散層 １９ 金属シリサイド層 ２０ 第２不純物拡散層 ２１，２１ａ ゲート電極 ２５ａ，２５ｂ エクステンション領域 ２７ 溝部 ２９ 金属シリサイド層 １００ 半導体装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年４月１０日（２００１．４．１
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】以上の工程により、図１に示すように、半
導体装置１００が得られる。半導体装置１００はゲート
電極２１を含み、ゲート電極２１の幅が底面から上面へ
近づくにしたがって大きくなるような形状を有すること
を特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】（ｂ）次いで、所定のパターンのレジスト
（図示せず）を第１絶縁層１２ａ上に形成してから、ド
ライエッチング法等を用いて第１絶縁層１２ａおよびシ
リコン基板１０の一部を除去し、図４に示すように、溝
１３を形成する。ここで、溝１３の幅ｗ（図４参照）
が、後の工程において形成するゲート電極２１のゲート
長ｗg（図１参照）とサイドウォール絶縁層１５ａ，１
５ｂの膜厚ｄsa，ｄsb（図１参照）との和となるよう
に、溝１３を形成するのが望ましい。また、かかるゲー
ト電極２１の高さは、溝１３の深さｄ（図４参照）に応
じて決定される。したがって、高さｈ（図１参照）のゲ
ート電極２１を得るためには、溝１３の深さｄが、所望
するゲート電極２１の高さｈとほぼ等しくなるように溝
１３を形成するのが望ましい。溝１３の深さｄは、図４
に示すように、第１絶縁層１２ａの膜厚ｄ1および除去
するシリコン基板１０に形成される溝の深さｄ2の和で
あることから、第１絶縁層１２ａの膜厚ｄ1および除去
するシリコン基板１０に形成される溝の深さｄ2もゲー
ト電極２１の高さｈに応じて決定される。なお、シリコ
ン基板１０に形成される溝の深さｄ2は、０．０５〜
０．１μｍであることが望ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】続いて、ＣＭＰ法、あるいはＣＭＰ法およ
びエッチングを併用することにより、少なくともシリコ
ン基板１０の表面が露出するまで第１絶縁層１２ａを除
去する。かかる工程により、図９に示すように、ゲート
絶縁層１６と、たとえばポリシリコン等の導電性材料か
らなり、ゲート絶縁層１６上に形成された導電層１７と
を含むゲート電極２１ａを形成するとともに、埋め込み
形状を有する素子分離領域１２を形成する。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB04 BB09 BB17 BB18 BB20 BB25 BB30 BB32 BB33 CC01 CC05 DD04 DD08 DD12 DD16 DD17 DD28 DD43 DD63 DD75 DD84 EE09 EE15 EE17 FF08 FF14 FF18 FF40 GG09 GG10 GG14 HH04 HH14 HH16 5F040 DA01 DA10 EC01 EC04 EC07 EC08 EC09 EC10 EC13 EC20 ED03 EE05 EF02 EH02 EK05 FA05 FA07 FB02 FB04 FC11 FC19 FC21 FC22 FC23 FC28

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上にゲート絶縁層を介して形成されたゲ
    ート電極と、 前記半導体基板に形成され、前記ゲート電極を挟んで対
    向する第１および第２不純物拡散層と、 前記ゲート電極の側面部に形成されたサイドウォール絶
    縁層と、を含み、 前記ゲート電極は、その幅が底面から上面へ近づくにし
    たがって大きくなるように形成され、 前記第１および第２不純物拡散層の表面が、前記半導体
    基板と前記ゲート絶縁層との界面よりも高い位置に設け
    られている、半導体装置。
  2. 【請求項２】 請求項１において、 前記第１および第２不純物拡散層の表面と、前記半導体
    基板と前記ゲート絶縁層との界面との間の距離が、０．
    ０５〜０．１５μｍである、半導体装置。
  3. 【請求項３】 請求項１または２において、 前記半導体基板の所定の位置に溝部が設けられ、 前記ゲート電極は、前記溝部の底面上に前記ゲート絶縁
    層を介して形成されている、半導体装置。
  4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記ゲート電極は、ポリシリコン、タングステン、タン
    タル、銅、金、これらのうち少なくとも２つを含む合金
    のうち少なくとも１つからなる、半導体装置。
  5. 【請求項５】 請求項１〜４のいずれかにおいて、 前記半導体基板に素子分離領域が形成されている、半導
    体装置。
  6. 【請求項６】 請求項５において、 前記素子分離領域は、トレンチ分離溝に絶縁層が埋め込
    まれて形成されている、半導体装置。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１および第２不純物拡散層は、エクステンション
    領域を含む、半導体装置。
  8. 【請求項８】 請求項１〜７のいずれかにおいて、 前記半導体基板のうち前記ゲート電極の直下部分に、第
    ３不純物拡散層が形成されている、半導体装置。
  9. 【請求項９】 請求項１〜８のいずれかにおいて、 前記第１および第２不純物拡散層上に金属シリサイド層
    が形成され、かつ、前記ゲート電極はその上面に金属シ
    リサイド層を含む、半導体装置。
  10. 【請求項１０】 請求項１〜９のいずれかにおいて、 前記サイドウォール絶縁層は、窒化シリコン、酸化シリ
    コン、またはこれらの複合膜を主成分とする材料から形
    成される、半導体装置。
  11. 【請求項１１】 請求項１〜１０のいずれかにおいて、 前記第１および第２不純物拡散層は、その表面が前記素
    子分離領域の表面よりも高い位置に形成されている、半
    導体装置。
  12. 【請求項１２】 請求項１〜１１のいずれかにおいて、 前記サイドウォール絶縁層は、その外側面が前記半導体
    基板の表面に対してほぼ垂直であり、かつ、その膜厚が
    底面から上面に近づくにしたがって小さくなるように形
    成されている、半導体装置。
  13. 【請求項１３】 以下の工程（ａ）〜（ｅ）を含む半導
    体装置の製造方法。 （ａ）半導体基板上に第１絶縁層を積層する工程、 （ｂ）前記第１絶縁層および前記半導体基板の一部を除
    去して、所定の位置に溝を形成する工程、 （ｃ）前記溝の側面に、前記第１絶縁層とは異なる材料
    からなる第２絶縁層を用いてサイドウォール絶縁層を形
    成する工程、 （ｄ）前記溝の底面にゲート絶縁層を形成する工程、 （ｅ）導電性材料を用いて前記溝を埋め込んだ後、少な
    くとも前記半導体基板の表面が露出するまで前記第１絶
    縁層を除去して、ゲート電極を形成する工程、および （ｆ）前記半導体基板に不純物を導入することにより、
    前記ゲート電極を挟んで対向する第１および第２不純物
    拡散層を前記半導体基板に形成する工程。
  14. 【請求項１４】 請求項１３において、 前記溝の幅および前記サイドウォール絶縁層の膜厚をそ
    れぞれ所定の長さに形成することにより、前記ゲート電
    極の幅を所定の長さに形成する、半導体装置の製造方
    法。
  15. 【請求項１５】 請求項１３または１４において、さら
    に、以下の工程（ｇ）を含む半導体装置の製造方法。 （ｇ）前記半導体基板の所定の位置に素子分離領域を形
    成する工程。
  16. 【請求項１６】 請求項１５において、 前記工程（ｇ）において、前記工程（ａ）において前記
    第１絶縁層を形成する前に、所定の位置にトレンチ分離
    溝を形成した後、 前記工程（ａ）において、該トレンチ分離溝に前記第１
    絶縁層を埋め込み、さらに、 前記工程（ｂ）〜（ｄ）において前記ゲート電極を形成
    した後、 前記工程（ｅ）において前記第１絶縁層をエッチバック
    することにより、埋め込み形状を有する素子分離領域を
    形成する、半導体装置の製造方法。
  17. 【請求項１７】 請求項１３〜１６のいずれかにおい
    て、 前記工程（ｃ）の後に、 前記半導体基板のうち前記溝の底面に相当する部分に不
    純物を導入して、第３不純物拡散層を形成する工程を含
    む、半導体装置の製造方法。
  18. 【請求項１８】 請求項１７において、 前記工程（ｂ）の後に、 前記半導体基板のうち前記溝の底面に相当する部分に、
    第１導電型の不純物を導入して第４不純物拡散層を形成
    した後、 前記工程（ｃ）において、前記溝の側面に前記サイドウ
    ォール絶縁層を形成し、 前記工程（ｃ）の後に、 前記第４不純物拡散層に第２導電型の不純物を導入して
    前記第３不純物拡散層を形成する、半導体装置の製造方
    法。
  19. 【請求項１９】 請求項１３〜１８のいずれかにおい
    て、 前記工程（ｆ）の後に、 前記第１および第２不純物拡散層上に金属シリサイド層
    を形成するとともに、前記ゲート電極の上面に金属シリ
    サイド層を形成する工程を含む、半導体装置の製造方
    法。
  20. 【請求項２０】 請求項１３〜１９のいずれかにおい
    て、 前記工程（ｃ）は、前記半導体基板上に全面的に前記第
    ２絶縁層を堆積させた後、異方性エッチバックにより前
    記サイドウォール絶縁層を形成する工程であって、 前記第２絶縁層は、前記第１絶縁層とは異なるエッチン
    グレートを有する材料からなる、半導体装置の製造方
    法。
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