KR20020049206A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 반도체 기판상에 제1 질화막 및 산화막을 차례로 증착하는 단계; 상기 산화막 상부에 게이트 구조를 한정하는 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴을 식각장벽으로 하여 상기 산화막 및 제1 질화막을 식각하여 반도체 기판의 소정부분을 노출시키는 단계; 상기 제1 감광막 패턴을 제거한 후의 전체구조 상면에 게이트 산화막을 증착하는 단계; 상기 게이트 산화막 상부에 폴리실리콘막을 매립하는 단계; 상기 제1 질화막이 노출될때까지 폴리실리콘막 및 게이트 산화막을 제거하여 평탄화하는 단계; 상기 평탄화된 전체구조 전면상에 제2 질화막을 증착하는 단계; 상기 제2 질화막 상부에 게이트 구조의 폭보다 소정부분 더 큰 제2 감광막 패턴을 형성하는 단계; 상기 제2 감광막 패턴을 식각장벽으로 하여 상기 제2 질화막을 식각하는 단계; 상기 폴리실리콘막 양측벽에 있는 산화막 및 게이트 산화막을 제거하는 단계; 상기 제2 감광막 패턴 및 제2 질화막을 이온주입 장벽으로하여 반도체 기판상에 고농도 불순물 이온주입을 수행하는 단계; 및 상기 제2 감광막 패턴, 제2 질화막 및 제1 질화막을 제거한 후, 상기 반도체 기판상에 저농도 불순물이온주입을 수행하여 소오스/드레인 영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다. 이에의해, 스페이서 없는 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성할 수 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 구체적으로는, 반도체 소자의 트랜지스터에 있어서, 소오스/드레인 영역의 제조방법에 관한 것이다.
트랜지스터의 소형화에 따라 쇼트채널효과(short channel effect)로 인한 유효채널길이 감소로 문턱전압(Threshold voltage) 조절이 어려워지고 있다.
또한, 채널길이의 감소로 인한 핫 캐리어(hot carrier)의 영향때문에 LDD(lightly doped drain) 구조를 형성하여 핫 캐리어의 영향을 억제하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와같이, 반도체 기판(1)상에 게이트 절연막(2), 폴리실리콘막(3), 및 질화막(4)을 차례로 증착한다.
그 다음, 상기 질화막(4) 상부에 게이트 구조을 한정하기 위한 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 식각장벽으로 하여 상기 질화막(4), 폴리실리콘막(3) 및 게이트 절연막(2)을 차례로 식각하여 게이트 구조를 형성한다.
이어서, 도 1b에 도시된 바와같이, 채널길이의 감소로 인한 핫 캐리어의 영향을 억제하기 위하여, 통상적인 LDD 공정을 수행한다. 즉, 상기 게이트 구조 양측의 반도체 기판(1)상에 저농도 불순물 이온주입을 수행한 다음, 게이트 구조 양측벽에 스페이서(5) 형성 및 스페이서(5) 양측의 반도체 기판에 고농도 불순물 이온주입을 수행하여 소오스/드레인 영역(6a, 6b)을 형성한다.
그러나, 종래 기술에 따른 반도체 소자의 트랜지스터 제조방법은 다음과 같은 문제점이 있다.
상기 LDD 구조의 소오스/드레인 영역(6a, 6b)의 형성과정에 있어서, 상기 스페이서 형성시, 게이트 구조가 형성된 전체구조 상면에 실리콘 질화막을 증착한다. 그 다음, 상기 실리콘 질화막을 등방성 식각하여 게이트 구조 양측벽에 스페이서(5)를 형성한다.
이 때, 상기 등방성 식각이 과도식각되면, 상기 반도체 기판에 데미지 및 불순물 이온주입 영역이 낮아지게 되어 정션 누설의 원인이 된다. 이것은 디램소자에 있어서, 리프레쉬 특성을 열악하게 한다.
또한, 상기 등방성 식각시 실리콘 질화막의 잔여물이 남게되어 후속 금속배선의 콘택저항을 높이는 원인이 될 수도 있다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 스페이서를 형성하지 않고 LDD 구조의 소오스/드레인 영역을 형성하는 방법을 제공하는 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 트랜지스터 제조공정을 설명하기 위한 제조공정도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 트랜지스터 제조공정을 설명하기 위한 제조공정도.
* 도면의 주요 부분에 대한 부호 설명 *
11 : 반도체 기판 12 : 제1 질화막
13 : 산화막 14 : 제1 감광막 패턴
15 : 게이트 절연막 16 : 폴리실리콘막
17 : 제2 질화막 18 : 제2 감광막 패턴
19a, 19b : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은, 반도체 기판상에 제1 질화막 및 산화막을 차례로 증착하는 단계; 상기 산화막 상부에 게이트 구조를 한정하는 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴을 식각장벽으로 하여 상기 산화막 및 제1 질화막을 식각하여 반도체 기판의 소정부분을 노출시키는 단계; 상기 제1 감광막 패턴을 제거한 후의 전체구조 상면에 게이트 산화막을 증착하는 단계; 상기 게이트 산화막 상부에 폴리실리콘막을 매립하는 단계; 상기 제1 질화막이 노출될때까지 폴리실리콘막 및 게이트 산화막을 제거하여 평탄화하는 단계; 상기 평탄화된 전체구조 전면상에 제2 질화막을 증착하는 단계; 상기 제2 질화막 상부에 게이트 구조의 폭보다 소정부분 더 큰 제2 감광막 패턴을 형성하는 단계; 상기 제2 감광막 패턴을 식각장벽으로 하여 상기 제2 질화막을 식각하는 단계; 상기 폴리실리콘막 양측벽에 있는 산화막 및 게이트 산화막을 제거하는 단계; 상기 제2 감광막 패턴 및 제2 질화막을 이온주입 장벽으로하여 반도체 기판상에 고농도 불순물 이온주입을 수행하는 단계; 및 상기 제2 감광막 패턴, 제2 질화막 및 제1 질화막을 제거한 후, 상기 반도체 기판상에 저농도 불순물이온주입을 수행하여 소오스/드레인 영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 제조공정도이다.
먼저, 도 2a에 도시된 바와같이, 소자 형성영역을 한정하는 소자분리막(미도시)을 구비하는 반도체 기판(11)을 제공한다.
그 다음, 상기 반도체 기판(11) 상부에 제1 질화막(12) 및 산화막(13)을 차례로 증착한다. 이어서, 상기 산화막(13) 상부에 게이트 구조를 한정하는 제1 감광막 패턴(14)을 형성한다. 그 다음, 상기 감광막 패턴(14)을 식각장벽으로 하여 상기 산화막(13) 및 제1 질화막(12)을 차례로 식각하여 반도체 기판(11)의 소정부분을 노출시킨다. 그 다음, 상기 제1 감광막 패턴(14)을 제거한다.
이어서, 도 2b에 도시된 바와같이, 상기 제1 감광막 패턴(14)을 제거한 후의 전체구조 상면에 선형의 게이트 산화막(15)을 증착한다. 그 다음 상기 게이트 산화막(15)이 매립되도록 폴리실리콘막(16)을 매립한다.
그 다음, 도 2c에 도시된 바와같이, 상기 제1 질화막(12)이 노출될때까지 상기 폴리실리콘막(16) 및 게이트 산화막(15)을 제거하여 평탄화한다.
그 다음, 상기 평탄화된 전체구조 전면상에 제2 질화막(17)을 증착한다. 이어서, 상기 제2 질화막(17) 상부에 이후 형성될 게이트 구조의 폭보다 더 큰 제2 감광막 패턴(18)을 형성한다. 이 때, 상기 제2 감광막 패턴(18)은 이후 형성될 게이트 구조보다 0.1㎛ 정도 더 큰 패턴으로 형성된다.
그 다음, 상기 제2 감광막 패턴(18)을 식각장벽으로 하여 상기 제2 질화막(17)을 식각한다. 이 때, 제2 질화막(17) 식각공정은 건식식각으로 실시한다.
그 다음, 도 2d에 도시된 바와같이, 상기 건식식각 공정을 수행한 후의 결과물을 습식식각하여 상기 폴리실리콘막(16) 양측벽의 산화막(13) 및 게이트 산화막(15)을 제거한다. 이어서, 상기 제2 감광막 패턴(18) 및 제2 질화막(17)을 이온주입 장벽으로 고농도 불순물 이온주입을 실시한다.
그 다음, 도 2e에 도시된 바와같이, 상기 제2 감광막 패턴(18), 제2 질화막(17) 및 제1 질화막(12)을 제거한 다음, 그 결과물상에 저농도 이온주입을 실시하여 LDD(lightly doped drain) 구조의 소오스/드레인 영역(19a, 19b)을 형성함으로써 반도체 소자의 트랜지스터를 제조한다.
상기한 바와같은 반도체 소자의 트랜지스터 제조방법은 다음과 같은 효과가 있다.
본 발명에 따른 반도체 소자의 트랜지스터는 LDD 구조의 소오스/드레인 영역(19a, 19b)을 종래 LDD 구조에서의 스페이서없이 형성함으로써, 스페이서 형성으로 인한 반도체 기판의 데미지 및 정션 누설의 원인을 제거할 수 있다. 이에, 디램소자에 있어서, 리프레쉬 특성을 향상시킬 수 있다.
또한, 스페이서 형성을 위한 실리콘 질화막을 사용하지 않기때문에, 생산 비용을 줄일 수 있는 효과가 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 반도체 기판상에 제1 질화막 및 산화막을 차례로 증착하는 단계;상기 산화막 상부에 게이트 구조를 한정하는 제1 감광막 패턴을 형성하는 단계;상기 제1 감광막 패턴을 식각장벽으로 하여 상기 산화막 및 제1 질화막을 식각하여 반도체 기판의 소정부분을 노출시키는 단계;상기 제1 감광막 패턴을 제거한 후의 전체구조 상면에 게이트 산화막을 증착하는 단계;상기 게이트 산화막 상부에 폴리실리콘막을 매립하는 단계;상기 제1 질화막이 노출될때까지 폴리실리콘막 및 게이트 산화막을 제거하여 평탄화하는 단계;상기 평탄화된 전체구조 전면상에 제2 질화막을 증착하는 단계;상기 제2 질화막 상부에 게이트 구조의 폭보다 소정부분 더 큰 제2 감광막 패턴을 형성하는 단계;상기 제2 감광막 패턴을 식각장벽으로 하여 상기 제2 질화막을 식각하는 단계;상기 폴리실리콘막 양측벽에 있는 산화막 및 게이트 산화막을 제거하는 단계;상기 제2 감광막 패턴 및 제2 질화막을 이온주입 장벽으로하여 반도체 기판상에 고농도 불순물 이온주입을 수행하는 단계; 및상기 제2 감광막 패턴, 제2 질화막 및 제1 질화막을 제거한 후, 상기 반도체 기판상에 저농도 불순물 이온주입을 수행하여 소오스/드레인 영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 폴리실리콘막 및 게이트 산화막의 제거공정은 화학기계 연마 및 에치 백공정 중 어느 하나인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 제2 감광막 패턴은 상기 게이트 구조보다 0.1㎛ 정도 더 큰 패턴인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 제2 질화막의 식각 공정은 건식식각인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 산화막 및 게이트 산화막의 제거는 습식식각을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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