CN110120424B - 半导体器件、其制造方法、集成电路及电子设备 - Google Patents

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Abstract

本发明公开了一种半导体器件、其制造方法、集成电路及电子设备，器件包括：衬底；有源区，该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；绕沟道层的外周形成的栅堆叠；绕栅堆叠和有源区外周的中间介质层和第二导电层；应力源，设置于第二导电层和/或中间介质层上，用于向半导体器件的沟道施加应力。该半导体器件能够增加沟道载流子迁移率，从而增加半导体器件导通电流，并且应力能够增加负电容材料的铁电相，从而降低亚阈值摆幅，以增加半导体器件的导通电流，改善并优化半导体器件的性能。

Description

半导体器件、其制造方法、集成电路及电子设备
技术领域
本公开内容涉及半导体领域，尤其涉及一种半导体器件、其制造方法、集成电路及电子设备。
背景技术
在水平型器件中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。这种水平布置的水平型器件不易进一步缩小其所占的面积。而在竖直型器件中，由于其源极、栅极和漏极沿大致垂直于衬底表面的方向布置，相对于水平型器件，更容易缩小面积，对增加集成电路的集成度和缩小器件所占面积有显著效果。
因此提升竖直型半导体器件的各方面性能具有重要的意义。
发明内容
本公开内容的目的至少部分在于，提供一种性能有提升和改进的半导体器件、其制造方法、包括这种半导体器件的集成电路及电子设备。
第一方面，本公开内容的实施例提供了如下技术方案：
一种半导体器件，包括：衬底；设置于衬底上的有源区，该有源区包括依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；环绕沟道层的外周形成的栅堆叠，栅堆叠包括栅介质层和栅导体层；环绕栅堆叠和有源区外周的中间介质层和第二导电层；应力源，设置于第二导电层和/或中间介质层上，用于向半导体器件的沟道施加应力。
根据本公开的其他实施例，栅堆叠与中间介质层之间还可以包括第一导电层。
第二方面，提供了一种制造半导体器件的方法，包括：在衬底上依次形成第一源/漏层、沟道层和第二源/漏层；在第一源/漏层、沟道层和第二源/漏层中限定该半导体器件的有源区，并环绕沟道层的外周形成栅堆叠，栅堆叠包括栅介质层和栅导体层；在有源区和栅堆叠的外周依次形成中间介质层和第二导电层；在第二导电层和/或所述中间介质层上形成应力源。
根据本公开的其他实施例，在形成中间介质层之前，还可以包括形成第一导电层。
第三方面，提供了一种集成电路，包括第一方面各实施例中的半导体器件。
第四方面，提供了一种电子设备，包括第一方面各实施例中的半导体器件形成的集成电路。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例提供的半导体器件、其制造方法、集成电路及电子设备，通过在半导体器件中设置应力源，能够增加沟道载流子迁移率，从而增加半导体器件导通电流，并且应力能够增加负电容材料的铁电相，从而降低亚阈值摆幅，以增加半导体器件的导通电流，改善并优化半导体器件的性能。
附图说明
为了更清楚地说明本公开内容实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开内容的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1a和图1b为依据本公开一个或多个实施例的半导体器件的结构示意图；
图2为依据本公开一个或多个实施例的半导体器件的另一结构示意图；
图3a和图3b为依据本公开一个或多个实施例的半导体器件的又一结构示意图；
图4至图15c为依据本公开一个或多个实施例的半导体器件的工艺流程图；
图16a至图16c为依据本公开一个或多个实施例的半导体器件的工艺流程图；
图17a至图17c为依据本公开一个或多个实施例的半导体器件的工艺流程图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。在本公开的上下文中，相似或者相同的部件可能会用相同或者相似的标号来表示。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本公开内容实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
根据本公开的一个方面，提供了一种半导体器件，如图1a和图1b所示，(图1a是截面图，图1b是对应的俯视图，图1b中的AA′线示出了图1a截面的截取位置)，该半导体器件包括：
衬底1001和设置于衬底1001上的有源区，该有源区包括依次叠置在衬底1001上的第一源/漏层1002、沟道层1003、第二源/漏层1004以及围绕沟道层1003的外周形成的栅堆叠1005，栅堆叠1005包括栅介质层和栅导体层；栅堆叠1005外侧形成有中间介质层1007和第二导电层1008。
根据本公开的另一方面，在栅堆叠1005与中间介质层1007之间还可以包括第一导电层1006。第一导电层1006与栅导体层1005可以直接接触。
也就是说，虽然图1a中示出的是在栅堆叠1005的外周形成有第一导电层1006、中间介质层1007和第二导电层1008的实施例，但根据前述实施例，中间介质层1007可以直接形成于栅堆叠1005的外周表面上，而在中间介质层1007与栅堆叠1005之间不形成第一导电层1006。
需要说明的是，该半导体器件为竖直型半导体器件，具体可以是金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSEFT)或隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)等，这些晶体管可以是逻辑器件也可以是存储器件。
在一些实施例中，衬底1001可以为硅衬底、锗衬底或III-V族化合物半导体衬底，在此不作限制。该半导体器件可以包括接触阱1009，该接触阱1009形成于第一源/漏层1002和衬底1001之间。接触阱1009的掺杂极性与第一源/漏层1002的掺杂极性相同，可由原位掺杂外延或离子注入后退火形成，掺杂浓度约为1018-1021/cm3。衬底1001上可以形成另外的接触阱。当衬底为绝缘体上硅SOI时，也可以用SOI的氧化埋层BOX来隔离第一源/漏层1002和衬底1001。
在一些实施例中，衬底1001上叠置有第一源/漏层1002、沟道层1003和第二源/漏层1004，各层之间可以彼此连接，也可以存在其他材料层用于例如泄露抑制层和/或开态电流增强层等功能。其中，衬底1001、第一源/漏层1002、沟道层1003和第二源/漏层1004中，各层的材料可以相同，也可以不相同，其材料可以为SiGe、Si：C、Ge或III-V族化合物半导体材料等，只需要保证沟道层1003与第一源/漏层1002，及沟道层1003与第二源/漏层1004之间具备刻蚀选择性。
在一些实施例中，第一源/漏层1002和第二源/漏层1004中可以形成器件的源/漏区，在沟道层1003中可以形成器件的沟道区，如果该半导体器件为P型器件，则第一源/漏层1002和第二源/漏层1004均为P型掺杂；如果该半导体器件为N型器件，则第一源/漏层1002和第二源/漏层1004均为N型掺杂；如果该半导体器件为隧穿场效应晶体管，则第一源/漏层1002与第二源/漏层1004为相反类型的掺杂。其中，沟道层1003的短边宽度(参见图9a中的A)可以控制器件的短沟道效应，沟道层1003的长边宽度(参见图9b中的B)可以控制导通电流大小。栅堆叠1005可以绕沟道层1003的外周形成，栅长可以由沟道层1003自身的厚度来确定，以达到更加精确。沟道层1003可以通过外延生成形成，以很好的控制其厚度，从而很好的控制栅长。其中，栅堆叠1005包括栅介质层1005-1和栅导体层1005-2(参见图13a和图13b)。
优选的，沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向外凸出。于是可以很好的避免栅堆叠1005与源/漏区的交叠，有助于降低栅与源/漏之间的寄生电容。可以设置介质层1010包覆有源区的侧面和顶部，隔离有源区和第一导电层1006(当存在第一导电层1006时)，以及隔离有源区和中间介质层1007。介质层1010可以是氧化物，有源区顶部的介质层与侧壁的介质层可以是不同的，或者是采用相同的材料而不是同一次形成的。介质层1010环绕包覆第一源/漏层1002和第二源/漏层1004的侧面，沟道层1003的外周相对于介质层1010的外周向内凹入。栅堆叠1005环绕包覆沟道层1003的外周，可以嵌入于沟道层1003相对于介质层1010的凹入中。
当然，在具体实施例中，也可以设置沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向内凹入，或者齐平，在此不作限制。
在一些实施例中，该半导体器件，还包括：保护层1011，该保护层1011位于有源区的顶部和中间介质层1007之间，用于器件之间的隔离和保护。该保护层1011的材料可以是氮化物或低K介质等。
在一些实施例中，可以设置第一导电层1006环绕有源区和栅堆叠1005的侧面外周，该第一导电层1006与栅堆叠1005的栅导体层1005-2呈导电连接，该第一导电层1006与有源区隔离，具体可以是通过介质层1010来隔离。中间介质层1007环绕并覆盖该第一导电层1006，并隔离覆盖有源区的顶部，具体可以是通过保护层1011来隔离。第二导电层1008环绕于中间介质层1007的侧面外周，该第二导电层1008的高度或面积用于确定第一导电层1006和第二导电层1008之间的负电容的数值。在本公开的一些实施例中，如果该器件结构不包括第一导电层1006，则该第二导电层1008的高度或面积用于确定栅导体层1005-2和第二导电层1008之间的负电容的数值。其中，第一导电层1006和第二导电层1008的材料可以为氮化钛TiN或金属，中间介质层1007的材料可以为铁电材料、负电容介质材料，例如Ho_2Zr_2O_7(HZO)。
在一些实施例中，第一导电层1006与栅堆叠1005的栅导体层1005-2形成浮栅。第二导电层1008的尺寸用于确定浮栅中存储电荷数目的最大值。在传统的闪存(flashmemory)中，由于浮栅越来越小，能够储存的电荷数目也越来越少，漏电对储存的电荷数相对的不利影响也越来越大，因此需要增加浮栅中储存的电荷数目，这点可以通过加大浮栅和第二导电层1008的尺寸来实现。例如，在器件面积不变的情况下增加浮栅和第二导电层1008的高度。
第一导电层1006、中间介质层1007和第二导电层1008形成了MIM电容结构，第二导电层1008的面积越大(或高度越高)，电容的绝对值也越大。该第二导电层1008的高度或面积根据下述条件确定：Cis＝Cn*Cip/(Cn+Cip)＜0或-|Cn|*Cip/(-|Cn|+Cip)＜0，Cn为第一导电层1006和第二导电层1008之间的负电容，或者为栅导体层1005-2与第二导电层1008之间的负电容，Cip为沟道层1003中反型层和栅堆叠1005之间该半导体器件的正电容，Cis为Cn与Cip串联之后的电容。故可以实现通过调节第二导电层1008的高度或面积来控制存储器件浮栅中存储电荷的能力或逻辑器件中的亚阈值摆幅。
器件类型不同，对应的中间介质层1007的材料及第二导电层1008尺寸的设置不同，下面结合具体的示例举例说明。
当该半导体器件为逻辑器件时，对应的，中间介质层1007为负电容材料。该第二导电层1008的高度或面积根据下述条件确定：Cs＝Cis*Cc/(Cis+Cc)＞＝0或-|Cis|*Cc/(-|Cis|+Cc)＞＝0，Cc为沟道层1003和沟道层1003中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。此条件可以改善逻辑器件的亚阈值摆幅，使其变得更加陡峭。
当该半导体器件为铁电存储器件时，对应的，中间介质层1007为铁电材料或绝缘介质材料。该第二导电层1008的高度或面积根据下述条件确定：Cs＝Cis*Cc/(Cis+Cc)＜0或-|Cis|*Cc/(-|Cis|+Cc)＜0，Cc为沟道层1003和沟道层1003中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。此条件可以提高存储器件浮栅中存储电荷的能力。
当该半导体器件是闪存存储器时，对应的，中间介质层是绝缘介质材料，例如：氮化硅，厚度2-15纳米；该第二导电层的高度或面积根据器件的可靠性、耐用性和数据保存时间(Data Retention Time)来确定。
当然，上述三种情况是假设第一导电层1006的高度和面积足够大，可以提供足够的面积范围允许调节第二导电层1008的高度或面积，这可以根据形成电容的有效结构，用增加第一导电层1006的高度和面积来实现。例如，栅堆叠1005可以延伸到介质层1010的外侧壁上，这样栅堆叠1005与第二导电层1008之间正对的面积会增大。
较优的，可以设置第二导电层1008还包括接触部，该接触部从中间介质层1007的侧面外周延伸至中间介质层1007的顶部，以便于与栅接触部的充分导电连接。
在一些实施例中，第二导电层1008和中间介质层1007的外围还可以填充氧化物来包覆第二导电层1008和中间介质层1007，并设置与第二导电层1008导电连接的栅接触部1012、与第一源/漏层1002导电连接的第一源/漏接触部1013和与第二源/漏层1004导电连接的第二源/漏接触部1014。各接触部可以采用金属或其他导电材料。可以设置第一源/漏接触部1013如图1a所示，与接触阱1009直接连接来实现与第一源/漏层1002的导电连接，也可以设置第一源/漏接触部1013与第一源/漏层1002直接连接。其他接触部与其需要导电连接的区域之间也可以直接连接或通过其他导体连接，在此不作限制。
根据本文所公开的实施例，可以制作包含负电容结构的半导体器件，负电容半导体器件能够显著降低器件的功耗，改善器件性能。
在本文的其他实施例中，提供了设置有应力源的半导体器件，应力源设置在第二导电层和/或中间介质层上，可以由应力材料形成，应力源可以通过向半导体器件的沟道和负电容材料施加应力来改善器件的性能。
图2示出了依据本公开一个或多个实施例的半导体器件的另一结构示意图。从图2可以看出，如果沿图中的AA′线截取获得半导体器件的截面图，其结构与图1a所示的相同，因此将省略与参考图1a和图1b描述的内容。如果沿图中的CC′或DD′或BB′进行截取，将获得截面图如图16a(沿CC′或DD′截取)以及图16b(沿BB′截取，并且图16b中所示为未制作接触部1014的截面图)所示。
如图2、图16a至图16c所示，在半导体器件的中间介质层1007的顶部表面和第二导电层1008的侧面上设置应力源1200。应力源1200的形状为延伸的带状结构，但本发明不限于此。
在一些实施例中，应力材料优选为氮化物，厚度(沿垂直于衬底1001且指向第一源/漏层1002、沟道层1003和第二源/漏层1004的方向)为5nm～20nm。应力源1200可以增强半导体器件中的负电容材料的负电容特性，从而改善器件的性能。
在一些实施例中，对于n型MOSFET器件，应力源1200可以在沟道中产生压缩应力，压缩应力的方向沿第一源/漏层1002和沟道层1003的叠置方向；对于p型MOSFET器件，应力源1200可以在沟道中产生拉伸应力，拉伸应力的方向沿第一源/漏层1002和沟道层1003的叠置方向。
在图2所示的实施例中，仅示出了包含两个平行设置的应力源的情形，但本发明不限于此。应力源可以为一个或多个，并且可以布置成任何形状。
图3a和图3b为依据本公开一个或多个实施例的半导体器件的又一结构示意图(图3a是截面图，图3b是对应的俯视图，图3b中的AA′线示出了图3a截面的截取位置)。如图3a和图3b所示，在半导体器件的第二导电层1008的外周表面上环绕形成应力源1200。应力源1200的形状为侧墙结构，但本发明不限于此。
在一些实施例中，应力材料优选为为氮化物，厚度(沿垂直于第二导电层外1008部表面的法向方向)为5nm～20nm。应力源1200可以增强半导体器件中的负电容材料的负电容特性，从而改善器件的性能。
在一些实施例中，对于n型MOSFET器件，应力源1200可以在沟道中产生压缩应力，压缩应力的方向沿第一源/漏层1002和沟道层1003的叠置方向；对于p型MOSFET器件，应力源1200可以在沟道中产生拉伸应力，拉伸应力的方向沿第一源/漏层1002和沟道层1003的叠置方向。
应力源1200还可以以其他结构覆盖半导体器件的一部分，以将应力施加于半导体器件，因此，只要设置了应力源结构，且应力源能够将其应力或其应力的一部分全部或部分施加于半导体器件以改善器件的性能，这样的结构都在本发明的保护范围内。
通过在半导体器件中设置应力源1200，能够增加沟道载流子迁移率，从而增加半导体器件导通电流，并且应力能够增加负电容材料的铁电相，从而降低亚阈值摆幅，以增加半导体器件的导通电流，改善并优化半导体器件的性能。
另一方面，本公开还提供了对应的制造半导体器件的方法，下面结合具体的实施例分别说明。
图4至图15c提供了制造如图1a和图1b所示的半导体器件的方法，下面结合附图详细说明。
需要说明的是，该半导体器件为竖直型半导体器件，具体可以是金属氧化物半导体场效应晶体管或隧穿场效应晶体管等。
在图4中，首先准备好衬底1001，其中，该衬底1001可以为各种形式的衬底，包括但不限于SOI衬底，也可以为单一的硅衬底、锗衬底或III-V族化合物半导体衬底等。当衬底1001为SOI衬底时，可以以SOI的氧化埋层BOX作为隔离层，用于器件与器件之间的隔离。在以下描述中，为方便说明，以体Si衬底为例进行描述。
当衬底1001为半导体衬底(例如Si衬底)时，可以在衬底1001上形成接触阱1009。其中，接触阱1009的掺杂极性与第一源/漏层1002的掺杂极性相同，可由原位掺杂外延或离子注入后退火形成，掺杂浓度约为1018-1021/cm3。可选地，衬底1001上还可以形成用于隔离相邻器件的掺杂阱。
接下来，在图5中，在衬底1001上依次形成第一源/漏层1002、沟道层1003和第二源/漏层1004。
如图5所示，在衬底1001上，可以通过例如外延生长和离子掺杂，依次形成第一源/漏层1002、沟道层1003和第二源/漏层1004。
在一些实施例中，第一源漏层1002可以为Si材料，厚度为10nm～50nm。如果该半导体器件为P型器件，第一源/漏层1002为P型掺杂，具体可以注入B或In离子等，掺杂浓度为(1*1018-2*1020)/cm3；如果该半导体器件为N型器件，第一源/漏层1002为N型掺杂，具体可以注入As或P离子等，掺杂浓度为(1*1018-2*1021)/cm3。
在一些实施例中，沟道层1003可以为SiGe材料(例如，其中Ge的原子百分比可以为约10-40％)，厚度为10nm～100nm，该厚度即定义了器件的沟道长度参数。沟道层1003可以有掺杂也可以没有掺杂。
第二源漏层1004可以为Si材料，厚度为10nm～50nm。如果该半导体器件为P型器件，第一源/漏层1002为P型掺杂，具体可以注入B或In离子等，掺杂浓度为(1*1018-2*1020)/cm3；如果该半导体器件为N型器件，第一源/漏层1002为N型掺杂，具体可以注入As或P离子等，掺杂浓度为(1*1018-2*1021)/cm3。
当然，本实施例中的第一源/漏层1002、沟道层1003和第二源/漏层1004不限于上述材料和掺杂方式。例如，沟道层1003可以包括但不限于Si：C、Ge或III-V族化合物半导体。沟道层1003甚至可以包括与第一源/漏层1002和第二源/漏层1004相同的构成组分，但组分含量不相同的半导体材料(例如，第一源/漏层1002、沟道层1003和第二源/漏层1004都是SiGe材料，但其中Ge原子百分比不同)，只要沟道层1003相对于之下的第一源/漏层1002和之上的第二源/漏层1004具备刻蚀选择性。还需要说明的是，对第一源/漏层1002和第二源/漏层1004的掺杂可以在本步骤中进行，也可以在后续形成有源区后进行，在此不作限制。
在衬底1001上依次形成第一源/漏层1002、沟道层1003和第二源/漏层1004之后，还在第二源/漏层1004上设置介质层1010和保护层1011。
在一些实施例中，介质层1010为热氧化物，厚度为2nm～5nm，起保护和刻蚀阻止的作用。保护层1011为氮化物或低K介质等，厚度为10nm～100nm，用于器件隔离和保护。当然，介质层1010和保护层1011不限于上述材料和厚度。
接下来，在第一源/漏层1002、沟道层1003和第二源/漏层1004中限定该半导体器件的有源区。
如图6a和图6b所示(图6a是截面图，图6b是对应的俯视图，图6b中的AA′线示出了图6a截面的截取位置)，可以先在图5所示的第一源/漏层1002、沟道层1003和第二源/漏层1004的叠层上形成光刻胶PR。再通过刻蚀(曝光和显影)将光刻胶构图为所需形状。
如图6b所示，在一些实施例中，可以将光刻胶构图为矩形(对应制备的有源区为矩形柱状)，也可以将其构图为圆形(对应制备的有源区为圆柱状)等，在此不作限制。
接下来，如图7所示，以构图后的光刻胶为掩膜，依次对第二源/漏层1004、沟道层1003和第一源/漏层1002进行选择性刻蚀，例如，可以用反应离子刻蚀RIE。刻蚀进行到衬底1001中，但并未进行到衬底1001的底面处。如果设置有接触阱1009则刻蚀进行到接触阱1009中(如图7所示)。如果设置有介质层1010和保护层1011，则先刻蚀介质层1010和保护层1011(如图7所示)。通过刻蚀在衬底上形成柱状的第二源/漏层1004、沟道层1003和第一源/漏层1002的叠层。RIE例如可以按大致垂直于衬底1001表面的方向进行，从而该柱状也大致垂直于衬底1001表面。之后，去除掉光刻胶。
接下来，刻蚀沟道层1003以形成沟道区。首先可以如图8a、图8b和图8c所示(图8a是沿图6b中的AA′方向截取的截面图，图8b是沿图6b中的BB′方向截取的截面图，图8c是对应的立体图)，在衬底1001上沉积氧化物至第一源/漏层1002的下表面之下，以起保护和刻蚀阻止作用。在一些实施例中，该氧化物层1019可以为与介质层1010相同材料(在本申请中，采用相同材料)，也可以为不同材料，在此不作限制。
需要说明的是，后面的工艺流程图中，沿AA′方向的截面图均表示如图6b所示的俯视图中沿AA′方向截取的截面图，沿BB′方向的截面图均表示如图6b所示的俯视图中沿BB′方向截取的截面图，后面将不另行说明。
接下来，如图9a、图9b和图9c所示(图9a是沿AA′方向的截面图，图9b是沿BB′方向的截面图，图9c是对应的立体图)，先根据该半导体器件的性能参数要求，对沟道层1003进行选择性刻蚀，使沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向内凹入(在该示例中，沿大致平行于衬底1001表面的横向方向凹入)。例如，可以通过相对于第一源/漏层1002和第二源/漏层1004，进一步选择性刻蚀沟道层1003来实现。
在一些实施例中，可以选择原子层刻蚀ALE或数字化刻蚀等技术来进行选择性刻蚀，以获得较好的刻蚀精度控制。
在一些实施例中，还可以先通过热处理，使第一源/漏层1002、沟道层1003和第二源/漏层1004的表面氧化，然后去除各自的表面氧化层。在沟道层1003为SiGe，且第一源/漏层1002和第二源/漏层1004为Si的情况下，SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。通过重复氧化和去除所形成的氧化物的步骤，可以实现所需的凹入。相比于常规的选择性刻蚀，这种方式可以更好地控制凹入程度。
在一些实施例中，刻蚀后凹入的沟道层1003的短边宽度A(参见图9a)与需要控制的器件的短沟道效应参数相关，沟道层1003的长边宽度B(参见图9b)与需要设置的器件导通电流的大小相关。该短边宽度和长边宽度均为与沟道层1003的厚度(参见图9c)方向垂直的宽度。
接下来，将围绕沟道层1003的外周形成栅堆叠1005。首先可以如图10a和图10b所示(图10a是沿AA′方向的截面图，图10b是沿BB′方向的截面图)，在沟道层1003外周相对于第一源/漏层1002和第二源/漏层1004外周的凹入中填充入材料来形成牺牲栅1015(假栅)。所形成的牺牲栅1015占据后续制备栅堆叠1005的空间，因此，可以避免后续工艺步骤对沟道层1003造成影响或在凹入中留下不必要的材料从而影响后续栅堆叠1005的形成。
在一些实施例中，牺牲栅1015的材料包括但不限于氧氮化硅、碳化硅或氮化物。如果存在氮化物的保护层1011，则设置牺牲栅1015的材料不为氮化物以具备刻蚀选择性。
在一些实施例中，可以在图9a所示的结构上沉积碳化硅，然后对沉积的碳化硅进行回蚀如RIE。可以以大致垂直于衬底1001表面的方向进行RIE，碳化硅可以仅保留凹入中的部分，如图10a和图10b所示，牺牲栅1015可以基本填满上述凹入。
接下来，如图11a和图11b所示(图11a是沿AA′方向的截面图，图11b是沿BB′方向的的截面图)，对第一源/漏层1002和第二源/漏层1004进行选择性刻蚀，并刻蚀至窄于沟道层1003，使得沟道层1003的外周相对于刻蚀后的第一源/漏层1002和第二源/漏层1004的外周向外凸出。具体可以选择原子层刻蚀ALE或数字化刻蚀等技术来进行选择性刻蚀，以获得较好的刻蚀精度控制。
例如，在沟道层1003为SiGe，且第一源/漏层1002和第二源/漏层1004为Si的情况下，以SiGe为阻挡，刻蚀Si来使沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向外凸出，以避免刻蚀过程中损伤到沟道层1003。由于沟道层1003的外周相对于第一源/漏层1002和第二源/漏层1004的外周向外凸出，因此可以很好的避免栅堆叠1005与源/漏区的交叠，有助于降低栅与源/漏之间的寄生电容。
接下来，如图12a和图12b所示(图12a是沿AA′方向的截面图，图12b是沿BB′方向的截面图)，沉积例如氧化物材料并形成介质层，以用于保护有源区并起到刻蚀阻止的作用。该氧化物材料层与介质层1010以及氧化物层1019可以为相同材料，也可以为不同材料，在本申请中，三者均采用了相同的材料，因此为了方便起见，采用统一标号1010。
介质层1010包覆有源区，加工介质层1010至暴露牺牲栅1015。包覆有源区的介质层1010除了起保护和刻蚀阻止作用之外，还可以起到定形栅堆叠1005的制备尺寸的作用。在一些实施例中，加工介质层1010的工艺可以为化学机械平坦化CMP或化学腐蚀，在此不作限制。
接下来，在沟道层1003外周的凹入中形成栅堆叠1005。首先去除牺牲栅1015，并在沟道层1003的外周相对介质层1010的凹入处(原牺牲栅1015的位置)，制备栅堆叠1005。如图13a和图13b所示(图13a是沿AA′方向的截面图，图13b是沿BB′方向的截面图)，可以在图12a所示的结构(去除牺牲栅1015)上依次沉积栅介质层1005-1和栅导体层1005-2，并对沉积的栅介质层1005-1和栅导体层1005-2进行回刻(例如RIE)，使其位于凹入中。在本发明的另一实施例中，回刻栅堆叠时可以在介质层1010的侧壁上保留一部分栅堆叠1005，形成侧墙形式的栅堆叠1005结构的延伸部分，其中的栅导体层1005-2，可以与中间介质层1007和第二导电层1008共同构成电容结构。
在一些实施例中，栅介质层1005-1可以包括高K栅介质如HfO2，栅导体层1005-2可以包括金属栅导体。另外，在栅介质层1005-1和栅导体层1005-2之间还可以形成功函数调节层。在形成栅介质层1005-1之前还可以形成例如氧化层的界面层，在此不作限制。
接下来，在有源区和栅堆叠1005的外周形成电容结构。
在一些实施例中，在有源区的外周依次形成第一导电层1006、中间介质层1007和第二导电层1008，其中，第二导电层1008的尺寸根据该半导体器件的负电容来确定。根据本公开的另一些实施例，电容结构可以不包括第一导电层1006。因此，可以不形成第一导电层1006，而是在栅堆叠1005的外周直接形成中间介质层1007。以下实施例参照形成第一导电层1006的电容结构进行说明，对于不需要形成第一导电层1006的半导体器件，可以省略第一导电层1006的制备步骤。
在一些实施例中，如图14a和图14b所示(图14a是沿AA′方向的截面图，图14b是沿BB′方向的截面图)，在图13a所示的结构上依次形成第一导电层1006、中间介质层1007和第二导电层1008。下面，分别详细介绍各层的形成工艺及方法：
首先，在有源区和栅堆叠1005的侧面外周环绕形成第一导电层1006，该第一导电层1006与栅堆叠1005的栅导体层1005-2导电连接，该第一导电层1006与有源区隔离。在一些实施例中，先沉积第一导电层1006的材料，其材料可以是金属材料，也可以是TiN材料，厚度为2nm～15nm。为了减少第一导电层1006的电阻，第一导电层1006可以为多层金属层，其沉积工艺可以选择化学气相沉积CVD或原子层沉积ALD等。再刻蚀(例如RIE刻蚀)沉积的第一导电层材料，去除其覆盖于有源区顶部的部分，保留其环绕有源区侧面的部分，形成第一导电层1006。
然后，在第一导电层1006外周和有源区的顶部覆盖形成中间介质层1007，其中，中间介质层1007环绕覆盖该第一导电层1006，并隔离覆盖有源区的顶部。如图14a和图14b所示，中间介质层1007可以通过保护层1011与有源区隔离。在一些实施例中，在形成第一导电层1006后沉积中间介质层1007，其材料可以是铁电材料、负极材料或Ho_2Zr_2O_7(HZO)隔离材料，厚度为2nm～15nm。其沉积工艺可以选择化学气相沉积CVD或原子层沉积ALD等。
接下来，在中间介质层1007的侧面外周环绕形成第二导电层1008，该第二导电层1008的高度或面积根据该半导体器件的负电容来确定。具体来讲，该第二导电层1008的高度或面积根据下述条件确定：Cis＝Cn*Cip/(Cn+Cip)＜0或-|Cn|*Cip/(-|Cn|+Cip)＜0，Cn为第一导电层1006和第二导电层1008之间该半导体器件的负电容，Cip为沟道层1003中反型层和栅堆叠1005之间该半导体器件的正电容，Cis为Cn与Cip串联之后的电容。故可以实现通过调节第二导电层1008的高度或面积来控制存储器件浮栅中存储电荷的能力或逻辑器件中的亚阈值摆幅。
器件类型不同，对应的中间介质层1007的材料及第二导电层1008尺寸的设置不同，下面列举三种为例：
第一种，该半导体器件为逻辑器件。
对应的，中间介质层1007为负电容材料。该第二导电层1008的高度或面积根据下述条件确定：Cs＝Cis*Cc/(Cis+Cc)＞＝0或-|Cis|*Cc/(-|Cis|+Cc)＞＝0，Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。此条件可以改善逻辑器件的亚阈值摆幅，使其变得更加陡峭。
第二种，该半导体器件为铁电存储器件。
对应的，中间介质层1007为铁电材料。该第二导电层1008的高度或面积根据下述条件确定：Cs＝Cis*Cc/(Cis+Cc)＜0或-|Cis|*Cc/(-|Cis|+Cc)＜0，Cc为沟道层和沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。此条件可以提高存储器件浮栅中存储电荷的能力。
第三种，该半导体器件是flash memory(闪存存储器)，中间介质层是绝缘介质材料；该第二导电层的高度或面积根据器件的可靠性、耐用性和数据保存时间(DataRetention Time)来确定。
在一些实施例中，该第二导电层1008其材料可以是金属材料，也可以是TiN材料，厚度为2nm～15nm。为了减少第二导电层1008的电阻，第二导电层1008可以为多层金属层，其沉积工艺可以选择化学气相沉积CVD或原子层沉积ALD等。
较优的，可以在中间介质层1007的侧面外周环绕形成第二导电层1008，并形成第二导电层1008的接触部，该接触部从中间介质层1007的侧面外周延伸至中间介质层1007的顶部。
如图15a、图15b和图15c所示(图15a是沿图15c中AA′方向截取的截面图，图15b是沿图15c中BB′方向截取的截面图，图15c是对应的俯视图)，在中间介质层1007上覆盖沉积形成第二导电层材料后，先形成图形化的光刻胶PR，再选择性刻蚀第二导电层材料，在中间介质层1007的侧面外周环绕形成第二导电层1008，并在中间介质层1007顶部刻蚀出接触部，去除中间介质层1007的顶部除该接触部外的其他第二导电层材料。
接下来，如图1a和图1b所示(图1a是截面图，图1b是对应的俯视图，图1b中的AA′线示出了图1a截面的截取位置)，在形成第一导电层1006、中间介质层1007和第二导电层1008之后，还包括：填充氧化物来包覆第二导电层1008和中间介质层1007，用于对器件结构进行保护。再从氧化物表面开设栅接触通孔、第一源/漏接触通孔和第二源/漏接触通孔。用导电材料填充各通孔，形成与第二导电层1008导电连接的栅接触部1012、与第一源/漏层1002导电连接的第一源/漏接触部1013和与第二源/漏层1004导电连接的第二源/漏接触部1014。各接触部可以采用金属或其他导电材料。可以设置第一源/漏接触部1013与接触阱1009直接连接来实现与第一源/漏层1002的导电连接，也可以设置第一源/漏接触部1013与第一源/漏层1002直接连接。其他接触部与其需要导电连接的区域之间也可以直接连接或通过其他导体连接，在此不作限制。
根据上述工艺步骤制作的半导体器件，其中包含负电容结构，负电容半导体器件能够显著降低器件的功耗，改善器件性能。
图16a至图16c示出了制备包括应力源的半导体器件的工艺流程(图16a是沿图16c中CC′或DD′方向截取的截面图，图16b是沿图16c中BB′方向截取的截面图，沿AA′方向截取的截面图可以参考图1a，图16c是对应的俯视图)。在图16a至图16c中，在根据前述实施例所形成的半导体器件的中间介质层1007的顶部表面和第二导电层的侧面上设置带状结构的应力源1200，因此将省略与前述实施例重复的步骤。如图16a、图16b和图16c所示，在前述实施例形成了中间介质层1007顶部的接触部之后(即在图15a、图15b和图15c所示工艺步骤之后)执行如下工艺：
首先，在所形成的半导体器件上沉积应力材料，例如氮化物，厚度优选为5～20nm。然后，通过图案化应力材料层形成至少一个应力源1200。如图所示，所形成的应力源1200在半导体器件的中间介质层1007的顶部表面和第二导电层1008的侧面上延伸，将应力施加于半导体器件。
在形成应力源1200之后，可以继续执行前述实施例中的填充氧化物并形成与第二导电层1008、第一源/漏层1002和与第二源/漏层1004导电连接的各个接触部。最终形成的半导体器件的俯视图如图2所示(视氧化物为透明所见之结构)。
图17a至图17c示出了制备包括应力源的半导体器件的工艺流程(图17a是沿图17c中BB′方向截取的截面图，图17b是沿图17c中CC′或DD′方向截取的截面图，图17c是对应的俯视图)。在图17a至图17c中，在根据前述实施例所形成的半导体器件的第二导电层1008的外周表面上环绕形成应力源1200，因此将省略与前述实施例重复的步骤。如图17a、图17b和图17c所示，在前述实施例形成了中间介质层1007顶部的接触部之后(即在图15a、图15b和图15c所示工艺步骤之后)执行如下工艺：
在所形成的第二导电层1008的外周表面上通过淀积应力材料和各项同性地刻蚀应力材料形成应力源，应力材料例如氮化物，厚度优选为5～20nm，以形成应力源1200。如图所示，所形成的应力源1200形成为环绕第二半导体1008外周表面的侧墙结构，并将应力施加于半导体器件。
在形成应力源1200之后，可以继续执行前述实施例中的填充氧化物并形成与第二导电层1008、第一源/漏层1002和与第二源/漏层1004导电连接的各个接触部。最终形成的半导体器件如图3a和图3b所示，其中图3a是截面图，图3b是对应的俯视图，图3b中的AA′线示出了图3a截面的截取位置。
通过在半导体器件中设置应力源1200，能够增加沟道载流子迁移率，以增加半导体器件导通电流；并且应力能够增加负电容材料的铁电相，从而降低亚阈值摆幅，以增加半导体器件的导通电流，改善并优化半导体器件的性能。
另一方面，本公开还提供了包括前述半导体器件的集成电路，详述如下。
本公开提供了一种集成电路，包括前述半导体器件。该集成电路可以包括一个或多个前述的半导体器件，也可以还包括其他器件，在此不作限制。
另一方面，本申请还提供了包括前述半导体器件的电子设备，详述如下。
本公开提供了一种电子设备，包括前述半导体器件，和/或前述集成电路。
该电子设备可以为：智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源等，在此不作限制。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本申请实施例提供的半导体器件、其制造方法、集成电路及电子设备，在栅堆叠外设置第一导电层、中间介质层和第二导电层的结构，通过第二导电层尺寸设置能有效的调节半导体器件的负电容，提高器件性能。进一步，设置沟道层的外周相对于第一、第二源/漏层的外周凸出，以减少源漏极与栅极之间的过电容，提高器件性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
显然，本领域的技术人员可以对本公开内容进行各种改动和变型而不脱离本公开内容的精神和范围。这样，倘若本公开内容的这些修改和变型属于本公开内容权利要求及其等同技术的范围之内，则本公开内容也意图包含这些改动和变型在内。

Claims (33)

1.一种半导体器件，包括：
衬底；
设置于所述衬底上的有源区，所述有源区包括依次叠置在所述衬底上的第一源/漏层、沟道层和第二源/漏层；
环绕所述沟道层的外周形成的栅堆叠，所述栅堆叠包括栅介质层和栅导体层；
环绕所述栅堆叠和所述有源区外周的中间介质层和第二导电层；以及
应力源，设置于所述第二导电层和/或所述中间介质层上，用于向所述半导体器件的沟道施加应力；
其中，所述中间介质层包括负电容介质材料或铁电材料。
2.如权利要求1所述的半导体器件，其中，所述栅堆叠与所述中间介质层之间还包括第一导电层。
3.如权利要求1或2所述的半导体器件，其中，所述第二导电层的尺寸用于确定所述栅导体层和所述第二导电层之间的负电容的数值。
4.如权利要求2所述的半导体器件，其中，所述第一导电层环绕所述有源区和所述栅堆叠的侧面外周形成，所述第一导电层与所述栅堆叠的栅导体层导电连接，所述第一导电层与所述有源区隔离。
5.如权利要求4所述的半导体器件，其中，所述第一导电层与所述栅堆叠的栅导体层形成浮栅。
6.如权利要求5所述的半导体器件，其中，所述第二导电层的尺寸用于确定所述浮栅中存储电荷数目的最大值。
7.如权利要求2所述的半导体器件，其中，所述中间介质层环绕覆盖所述第一导电层，并隔离覆盖所述有源区的顶部。
8.如权利要求1或2所述的半导体器件，其中，所述第二导电层环绕于所述中间介质层的侧面外周，所述第二导电层的高度或面积根据半导体器件的正电容来确定。
9.如权利要求8所述的半导体器件，其中，所述第二导电层的高度或面积根据下述条件确定：Cis＝Cn*Cip/(Cn+Cip)<0或-|Cn|*Cip/(-|Cn|+Cip)<0，Cn为所述栅导体层和所述第二导电层之间的负电容，Cip为所述沟道层中反型层和所述栅堆叠之间的正电容，Cis为Cn与Cip串联之后的电容。
10.如权利要求9所述的半导体器件，其中，所述半导体器件是逻辑器件；所述中间介质层是负电容介质材料；所述第二导电层的高度或面积还满足下述条件：Cs＝Cis*Cc/(Cis+Cc)>＝0或-|Cis|*Cc/(-|Cis|+Cc)>＝0,Cc为所述沟道层和所述沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。
11.如权利要求9所述的半导体器件，其中，所述半导体器件是铁电存储器件，所述中间介质层是铁电材料；所述第二导电层的高度或面积还满足下述条件：Cs＝Cis*Cc/(Cis+Cc)<0或-|Cis|*Cc/(-|Cis|+Cc)<0,Cc为所述沟道层和所述沟道层中反型层之间的正电容，Cs为Cis与Cc串联之后的电容。
12.如权利要求2所述的半导体器件，其中，所述第一导电层和所述第二导电层的材料包括氮化钛或金属。
13.如权利要求2所述的半导体器件，其中，所述第一导电层的材料至少和组成所述栅堆叠的金属材料之一相同。
14.如权利要求1述的半导体器件，还包括：
介质层，所述介质层包覆所述有源区的侧面和顶部，隔离所述有源区和所述中间介质层。
15.如权利要求14所述的半导体器件，其中，所述栅堆叠延伸到所述介质层的外侧壁上。
16.如权利要求2所述的半导体器件，还包括：
介质层，所述介质层包覆所述有源区的侧面和顶部，隔离所述有源区和所述第一导电层。
17.如权利要求1或2所述的半导体器件，其中，所述应力源设置于所述中间介质层的顶部表面和所述第二导电层的侧面上。
18.如权利要求1或2所述的半导体器件，其中，
对于n型MOSFET器件，所述应力源在所述半导体器件的沟道中沿所述第一源/漏层和所述沟道层叠置方向产生压缩应力，
对于p型MOSFET器件，所述应力源在所述半导体器件的沟道中沿所述第一源/漏层和所述沟道层叠置方向产生拉伸应力。
19.如权利要求1或2所述的半导体器件，其中，所述应力源增强所述半导体器件中的负电容材料的负电容特性。
20.如权利要求1或2所述的半导体器件，其中，所述应力源包括彼此平行的至少一个带状结构。
21.如权利要求1或2所述的半导体器件，其中，所述应力源环绕所述第二导体层的外周表面形成。
22.如权利要求1或2所述的半导体器件，其中，所述应力源包括应力材料，所述应力材料包括氮化物。
23.如权利要求22所述的半导体器件，其中，所述应力材料的厚度为5nm～20nm。
24.一种制造半导体器件的方法，包括：
在衬底上依次形成第一源/漏层、沟道层和第二源/漏层；
在所述第一源/漏层、所述沟道层和所述第二源/漏层中限定半导体器件的有源区，并环绕所述沟道层的外周形成栅堆叠，所述栅堆叠包括栅介质层和栅导体层；
在所述有源区和所述栅堆叠的外周依次形成中间介质层和第二导电层；
在所述第二导电层和/或所述中间介质层上形成应力源；
其中，所述中间介质层是负电容介质材料或铁电材料。
25.如权利要求24所述的方法，在形成所述中间介质层之前，还包括形成第一导电层。
26.如权利要求24或25所述的方法，其中，所述第二导电层的尺寸用于确定所述栅导体层和所述第二导电层之间的负电容的数值。
27.如权利要求24或25所述的方法，其中，在所述第一源/漏层、所述沟道层和所述第二源/漏层中限定半导体器件的有源区，并环绕所述沟道层的外周形成栅堆叠，包括：
依次对所述第一源/漏层、所述沟道层和所述第二源/漏层进行选择性刻蚀，形成柱状有源区；
对所述沟道层进行选择性刻蚀，使所述沟道层的外周相对于所述第一源/漏层和所述第二源/漏层的外周向内凹入；
在所述沟道层的外周相对于所述第一源/漏层和所述第二源/漏层的外周形成的凹入中形成牺牲栅；
对所述第一源/漏层和所述第二源/漏层进行选择性刻蚀，使所述第一源/漏层和所述第二源/漏层的外周相对于所述牺牲栅向内凹入；
在所述有源区的侧面外周填充介质层来包覆所述有源区；
去除所述牺牲栅，形成开口；
在所述开口中形成栅堆叠。
28.如权利要求27所述的方法，在所述开口中形成栅堆叠，包括：
在所述开口中沉积栅介质层和栅导体层，并延伸至填充于所述有源区的侧面外周的所述介质层的外侧壁；
对所述栅介质层和所述栅导体层进行刻蚀，使得形成的所述栅堆叠部分延伸至所述介质层的外侧壁。
29.如权利要求25所述的方法，其中，形成第一导电层、中间介质层和第二导电层的步骤包括：
在所述有源区和所述栅堆叠的侧面外周环绕形成第一导电层，所述第一导电层与所述栅堆叠的栅导体层导电连接，所述第一导电层与所述有源区隔离；
在所述第一导电层外周和所述有源区的顶部覆盖形成中间介质层；
在所述中间介质层的侧面外周环绕形成第二导电层，所述第二导电层的尺寸用于确定所述第一导电层和所述第二导电层之间的负电容的数值；
对所述第二导电层的进行刻蚀，使所述中间介质层的顶部的至少一部分露出。
30.如权利要求24或25所述的方法，其中，所述半导体器件是闪存存储器。
31.一种集成电路，包括权利要求1至23中任一项所述的半导体器件。
32.一种电子设备，包括权利要求1至23中任一项所述的半导体器件形成的集成电路。
33.如权利要求32所述的电子设备，具体为：智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
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