JPH08123829A - レイアウト情報抽出方法 - Google Patents
レイアウト情報抽出方法Info
- Publication number
- JPH08123829A JPH08123829A JP6262340A JP26234094A JPH08123829A JP H08123829 A JPH08123829 A JP H08123829A JP 6262340 A JP6262340 A JP 6262340A JP 26234094 A JP26234094 A JP 26234094A JP H08123829 A JPH08123829 A JP H08123829A
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- JP
- Japan
- Prior art keywords
- dummy pin
- parasitic device
- layout
- information
- hierarchy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 レイアウト情報の抽出において、階層構造を
持つレイアウトデータの下位階層の配線が、上位階層に
対して複数の接続点をもつ場合でもダミーのピン情報を
付加することによって、正確に寄生デバイスを含む回路
情報の抽出を行なうことを目的とする。 【構成】 階層構造を持つレイアウトデータに対して下
位の階層にダミーのピンを付加するダミーピン付加ステ
ップ１１と、下位階層から、ノード情報として前記ダミ
ーピンを用いた寄生デバイスを含む回路情報を抽出する
下位階層寄生デバイス抽出ステップ１２と、上位階層か
ら、寄生デバイスを含む回路情報を、前記ダミーピンを
介して下位階層と接続するように抽出する上位階層寄生
デバイス抽出ステップ１３を有する。
持つレイアウトデータの下位階層の配線が、上位階層に
対して複数の接続点をもつ場合でもダミーのピン情報を
付加することによって、正確に寄生デバイスを含む回路
情報の抽出を行なうことを目的とする。 【構成】 階層構造を持つレイアウトデータに対して下
位の階層にダミーのピンを付加するダミーピン付加ステ
ップ１１と、下位階層から、ノード情報として前記ダミ
ーピンを用いた寄生デバイスを含む回路情報を抽出する
下位階層寄生デバイス抽出ステップ１２と、上位階層か
ら、寄生デバイスを含む回路情報を、前記ダミーピンを
介して下位階層と接続するように抽出する上位階層寄生
デバイス抽出ステップ１３を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路設計におけ
る、レイアウトデータからの回路情報の抽出方法に関す
るものである。
る、レイアウトデータからの回路情報の抽出方法に関す
るものである。
【０００２】
【従来の技術】近年、半導体プロセスの微細化に伴い、
レイアウトデータから配線抵抗や、容量などの寄生デバ
イスを精度良く見積り、遅延時間等の高精度シミュレー
ションを行なうことが重要になってきている。
レイアウトデータから配線抵抗や、容量などの寄生デバ
イスを精度良く見積り、遅延時間等の高精度シミュレー
ションを行なうことが重要になってきている。
【０００３】レイアウトは通常階層構造をもっており、
寄生デバイスの抽出についても、大規模なデータに対し
ては一度に行なうことがデータ量の増大により現実的で
ないため、階層的に行なう。つまり下位の階層と、上位
の階層に分けて、それぞれ寄生デバイスの抽出を行な
う。それぞれの階層で抽出された回路情報は、下位の階
層に付加されたピン情報により、上位階層と下位階層と
の接続を認識し、１つの回路として扱うことが可能であ
る。
寄生デバイスの抽出についても、大規模なデータに対し
ては一度に行なうことがデータ量の増大により現実的で
ないため、階層的に行なう。つまり下位の階層と、上位
の階層に分けて、それぞれ寄生デバイスの抽出を行な
う。それぞれの階層で抽出された回路情報は、下位の階
層に付加されたピン情報により、上位階層と下位階層と
の接続を認識し、１つの回路として扱うことが可能であ
る。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、下位の階層より、内部で１つに連結され
たノードで上位階層に対して複数の接続点をもつものに
対して、正確な回路情報が得られない。
うな構成では、下位の階層より、内部で１つに連結され
たノードで上位階層に対して複数の接続点をもつものに
対して、正確な回路情報が得られない。
【０００５】図６に示したレイアウト図において、下位
階層のブロック２３の内部に存在する配線２６には、６
１及び６２のピンが付加されているが、この配線は内部
で連結されているため、同一のピン名を使用している。
上位階層で寄生デバイスの抽出を行なう場合、図６のよ
うなデータに対しては、配線２５及び、配線２７におけ
る配線抵抗について、図７のような回路情報が得られる
が、２つの抵抗ともにブロックＢのＰ１に接続している
ため、レイアウト上で複数存在するＰ１のうちどちらに
接続しているかわからないといった問題点を有してい
た。
階層のブロック２３の内部に存在する配線２６には、６
１及び６２のピンが付加されているが、この配線は内部
で連結されているため、同一のピン名を使用している。
上位階層で寄生デバイスの抽出を行なう場合、図６のよ
うなデータに対しては、配線２５及び、配線２７におけ
る配線抵抗について、図７のような回路情報が得られる
が、２つの抵抗ともにブロックＢのＰ１に接続している
ため、レイアウト上で複数存在するＰ１のうちどちらに
接続しているかわからないといった問題点を有してい
た。
【０００６】そこで、本発明はダミーのピン情報を付加
することによって、下位階層が上位階層と複数の接続点
をもつ場合でも正確にレイアウト情報の抽出を行なうこ
とを目的とする。
することによって、下位階層が上位階層と複数の接続点
をもつ場合でも正確にレイアウト情報の抽出を行なうこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のレイアウト情報抽出方法は、階層構造を持
つレイアウトデータに対して下位の階層にダミーのピン
を付加するダミーピン付加ステップと、下位階層から、
ノード情報として前記ダミーピンを用いた寄生デバイス
を含む回路情報を抽出する下位階層寄生デバイス抽出ス
テップと、上位階層から、寄生デバイスを含む回路情報
を、前記ダミーピンを介して下位階層と接続するように
抽出する上位階層寄生デバイス抽出ステップにより実現
される。
めに本発明のレイアウト情報抽出方法は、階層構造を持
つレイアウトデータに対して下位の階層にダミーのピン
を付加するダミーピン付加ステップと、下位階層から、
ノード情報として前記ダミーピンを用いた寄生デバイス
を含む回路情報を抽出する下位階層寄生デバイス抽出ス
テップと、上位階層から、寄生デバイスを含む回路情報
を、前記ダミーピンを介して下位階層と接続するように
抽出する上位階層寄生デバイス抽出ステップにより実現
される。
【０００８】
【作用】本発明は上記した構成によって、下位階層の寄
生デバイス抽出を行なう前に、ダミーピン付加ステップ
を設けることによって、下位階層にダミーのピンを付加
し、下位階層の内部では連結されているが、上位階層へ
複数の接続点をもつようなノードに対して、上位階層か
らも接続点を正確に識別できるようになる。
生デバイス抽出を行なう前に、ダミーピン付加ステップ
を設けることによって、下位階層にダミーのピンを付加
し、下位階層の内部では連結されているが、上位階層へ
複数の接続点をもつようなノードに対して、上位階層か
らも接続点を正確に識別できるようになる。
【０００９】
【実施例】以下本発明の一実施例のレイアウト情報抽出
方法について、図面を参照しながら説明する。
方法について、図面を参照しながら説明する。
【００１０】図１は本発明の実施例における処理の流れ
図である。図１において１１はレイアウトデータへのダ
ミーピン付加ステップ、１２は下位階層寄生デバイス抽
出ステップ、１３は上位階層寄生デバイス抽出ステップ
である。以上のようなレイアウト情報抽出方法につい
て、以下図を用いてその動作を説明する。
図である。図１において１１はレイアウトデータへのダ
ミーピン付加ステップ、１２は下位階層寄生デバイス抽
出ステップ、１３は上位階層寄生デバイス抽出ステップ
である。以上のようなレイアウト情報抽出方法につい
て、以下図を用いてその動作を説明する。
【００１１】図２に本実施例で用いるレイアウトデータ
の例を示す。２１はレイアウトの上位階層であり、下位
の階層である２２、２３、２４及び、配線２５、２７を
含んでいる。さらに、下位階層である２３は、配線２６
を含んでいる。また、下位階層の２２、２４はそれぞれ
ピン情報２８、２９を含んでいる。
の例を示す。２１はレイアウトの上位階層であり、下位
の階層である２２、２３、２４及び、配線２５、２７を
含んでいる。さらに、下位階層である２３は、配線２６
を含んでいる。また、下位階層の２２、２４はそれぞれ
ピン情報２８、２９を含んでいる。
【００１２】上記のようなレイアウトに対し、まずダミ
ーピン付加ステップにより図３に示すようにダミーピン
３１、３２を付加する。
ーピン付加ステップにより図３に示すようにダミーピン
３１、３２を付加する。
【００１３】次に下位階層抽出ステップによりブロック
Ａ〜Ｃの下位の階層の寄生デバイスの抽出を行なう。
Ａ〜Ｃの下位の階層の寄生デバイスの抽出を行なう。
【００１４】図４に抽出された下位階層の回路情報を示
す。ブロックＢにおいて配線２６の寄生抵抗Ｒ１が、ダ
ミーピン付加ステップにより付加されたダミーピンＰ
１、Ｐ２をノード情報として抽出されている。
す。ブロックＢにおいて配線２６の寄生抵抗Ｒ１が、ダ
ミーピン付加ステップにより付加されたダミーピンＰ
１、Ｐ２をノード情報として抽出されている。
【００１５】次に上位階層抽出ステップ１３により、レ
イアウト２１の寄生デバイスの抽出を行なう。
イアウト２１の寄生デバイスの抽出を行なう。
【００１６】図５に抽出された上位階層の回路情報を示
す。Ｒ１、Ｒ２はそれぞれ配線２５、２７の寄生抵抗で
ある。Ｒ１にはブロックＢのダミーピンＰ１、Ｒ２には
ブロックＢのダミーピンＰ２が接続しており、ブロック
Ｂの内部では連結されている２つのノードが明確に区別
されている。
す。Ｒ１、Ｒ２はそれぞれ配線２５、２７の寄生抵抗で
ある。Ｒ１にはブロックＢのダミーピンＰ１、Ｒ２には
ブロックＢのダミーピンＰ２が接続しており、ブロック
Ｂの内部では連結されている２つのノードが明確に区別
されている。
【００１７】図４及び図５の情報により、レイアウトと
対応した、寄生デバイスを含む回路情報が得られる。
対応した、寄生デバイスを含む回路情報が得られる。
【００１８】以上のように本実施例によれば、ダミーピ
ン付加ステップを設けることによって、下位階層内部の
同一ノードに対して上位階層と複数の接続が存在する場
合でも、正確にレイアウトに対応した回路情報が得られ
る。
ン付加ステップを設けることによって、下位階層内部の
同一ノードに対して上位階層と複数の接続が存在する場
合でも、正確にレイアウトに対応した回路情報が得られ
る。
【００１９】なお、上記実施例で、配線２６に下位階層
内部の他のデバイスや配線が接続されていても同様に処
理できる。また、下位階層寄生デバイス抽出ステップ
と、上位階層寄生デバイス抽出ステップは手順が逆であ
っても可能である。
内部の他のデバイスや配線が接続されていても同様に処
理できる。また、下位階層寄生デバイス抽出ステップ
と、上位階層寄生デバイス抽出ステップは手順が逆であ
っても可能である。
【００２０】
【発明の効果】以上のように本発明は、ダミーピン付加
ステップを設けることにより、下位階層の配線と、上位
階層の配線の接続点を、下位階層内部に同一ノードが存
在する場合にも正確に識別できることができ、抽出され
た寄生デバイスを含む回路について誤りのない情報が得
られる。
ステップを設けることにより、下位階層の配線と、上位
階層の配線の接続点を、下位階層内部に同一ノードが存
在する場合にも正確に識別できることができ、抽出され
た寄生デバイスを含む回路について誤りのない情報が得
られる。
【図１】本発明の実施例におけるレイアウト情報抽出方
法の流れ図
法の流れ図
【図２】同実施例における動作説明のためのレイアウト
図
図
【図３】同実施例におけるダミーピン付加ステップの結
果を示す図
果を示す図
【図４】同実施例における下位階層寄生デバイス抽出ス
テップの結果を示す図
テップの結果を示す図
【図５】同実施例における上位階層寄生デバイス抽出ス
テップの結果を示す図
テップの結果を示す図
【図６】従来の課題を示すレイアウト図
【図７】従来の課題を示す回路情報の抽出結果を示す図
１１ ダミーピン付加ステップ １２ 下位階層寄生デバイス抽出ステップ １３ 上位階層寄生デバイス抽出ステップ
Claims (1)
- 【請求項１】半導体回路の図形表現であるレイアウトデ
ータより回路情報を抽出する方法であって、 階層構造を持つレイアウトデータに対して下位の階層に
ダミーのピンを付加するダミーピン付加ステップと、 下位階層から、ノード情報として前記ダミーピンを用い
た寄生デバイスを含む回路情報を抽出する下位階層寄生
デバイス抽出ステップと、 上位階層から、寄生デバイスを含む回路情報を、前記ダ
ミーピンを介して下位階層と接続するように抽出する上
位階層寄生デバイス抽出ステップとを有することを特徴
とするレイアウト情報抽出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6262340A JPH08123829A (ja) | 1994-10-26 | 1994-10-26 | レイアウト情報抽出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6262340A JPH08123829A (ja) | 1994-10-26 | 1994-10-26 | レイアウト情報抽出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08123829A true JPH08123829A (ja) | 1996-05-17 |
Family
ID=17374397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6262340A Pending JPH08123829A (ja) | 1994-10-26 | 1994-10-26 | レイアウト情報抽出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08123829A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110066991A1 (en) * | 2009-09-16 | 2011-03-17 | Renesas Electronics Corporation | System and method for extracting parasitic elements |
-
1994
- 1994-10-26 JP JP6262340A patent/JPH08123829A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110066991A1 (en) * | 2009-09-16 | 2011-03-17 | Renesas Electronics Corporation | System and method for extracting parasitic elements |
| US8302051B2 (en) * | 2009-09-16 | 2012-10-30 | Renesas Electronics Corporation | System and method for extracting parasitic elements |
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