JPH09114871A - 回路抽出装置 - Google Patents
回路抽出装置Info
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- JPH09114871A JPH09114871A JP7265195A JP26519595A JPH09114871A JP H09114871 A JPH09114871 A JP H09114871A JP 7265195 A JP7265195 A JP 7265195A JP 26519595 A JP26519595 A JP 26519595A JP H09114871 A JPH09114871 A JP H09114871A
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- Japan
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- node
- circuit
- information
- parasitic element
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 レイアウトデータからの寄生素子を含む回路
抽出において、寄生抵抗のために分割された配線に含ま
れるノードの回路上の位置が識別困難なため、シミュレ
ーション時のプローブポイント指定が困難である。本発
明はノードを識別するためノード生成を制御することに
よって、得られた回路に識別可能なノード名として出力
し、シミュレーションを行ない易くすることが目的であ
る。 【解決手段】 レイアウトデータにノード生成情報を与
え、ノード生成情報付加手段により任意の位置に識別可
能なノードを生成するための情報を付加する。または階
層構造を持つレイアウトデータに対して、階層間の識別
可能な接続点の名前をノード名として持つノードを生成
し、寄生素子を抽出し、識別可能なノード名を持つ回路
データを抽出する。
抽出において、寄生抵抗のために分割された配線に含ま
れるノードの回路上の位置が識別困難なため、シミュレ
ーション時のプローブポイント指定が困難である。本発
明はノードを識別するためノード生成を制御することに
よって、得られた回路に識別可能なノード名として出力
し、シミュレーションを行ない易くすることが目的であ
る。 【解決手段】 レイアウトデータにノード生成情報を与
え、ノード生成情報付加手段により任意の位置に識別可
能なノードを生成するための情報を付加する。または階
層構造を持つレイアウトデータに対して、階層間の識別
可能な接続点の名前をノード名として持つノードを生成
し、寄生素子を抽出し、識別可能なノード名を持つ回路
データを抽出する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体回路設計にお
ける、レイアウトデータからの回路抽出方法に関するも
のである。
ける、レイアウトデータからの回路抽出方法に関するも
のである。
【０００２】
【従来の技術】近年、半導体プロセスの微細化に伴い、
レイアウトデータから配線抵抗や、容量などの寄生素子
を抽出し、遅延時間等の高精度シミュレーションを行な
うことが重要となってきている。
レイアウトデータから配線抵抗や、容量などの寄生素子
を抽出し、遅延時間等の高精度シミュレーションを行な
うことが重要となってきている。
【０００３】まずレイアウトデータよりＭＯＳなどの素
子や配線を認識し、回路情報を抽出する。次に、寄生抵
抗を抽出するために配線を分割し、配線上にノードを生
成し、生成したノードにノード名を割り当てる。分割さ
れたそれぞれの部分について抵抗及び容量などの寄生素
子を抽出し、全体の回路を復元して寄生素子を含んだ回
路が抽出される。
子や配線を認識し、回路情報を抽出する。次に、寄生抵
抗を抽出するために配線を分割し、配線上にノードを生
成し、生成したノードにノード名を割り当てる。分割さ
れたそれぞれの部分について抵抗及び容量などの寄生素
子を抽出し、全体の回路を復元して寄生素子を含んだ回
路が抽出される。
【０００４】
【発明が解決しようとする課題】しかしながら従来の技
術では、寄生素子で分割された配線上に生成されたノー
ドに対して割り当てる名前を制御することができなかっ
た。すなわち配線は寄生素子によって複数のノードに分
割されるが、それぞれのノードを識別するためのノード
名は抽出装置側で適当に割り当てるため、出力されたネ
ットリストに含まれるノード名の情報から、抽出前の回
路の位置を特定することが困難となる。
術では、寄生素子で分割された配線上に生成されたノー
ドに対して割り当てる名前を制御することができなかっ
た。すなわち配線は寄生素子によって複数のノードに分
割されるが、それぞれのノードを識別するためのノード
名は抽出装置側で適当に割り当てるため、出力されたネ
ットリストに含まれるノード名の情報から、抽出前の回
路の位置を特定することが困難となる。
【０００５】従って、出力された寄生素子を含む回路を
シミュレーションする際のプローブポイントを指定する
ことが困難であった。
シミュレーションする際のプローブポイントを指定する
ことが困難であった。
【０００６】また、レイアウトが階層構造を持つ場合、
抽出時間を短縮するために上位階層のみを抽出する手法
を用いる際、上位階層と下位階層の接続点で配線が切断
されるが、この接続点に割り当てられるノード名が制御
できないため、同様に、シミュレーションをするために
必要なプローブポイントとなるノード名が認識できない
という問題点を有していた。
抽出時間を短縮するために上位階層のみを抽出する手法
を用いる際、上位階層と下位階層の接続点で配線が切断
されるが、この接続点に割り当てられるノード名が制御
できないため、同様に、シミュレーションをするために
必要なプローブポイントとなるノード名が認識できない
という問題点を有していた。
【０００７】本発明は上記問題点に鑑み、その目的は、
プローブポイントが容易に得られる回路抽出方法を提供
することにある。
プローブポイントが容易に得られる回路抽出方法を提供
することにある。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の回路抽出方法における第１の発明は、レイ
アウトデータ上にノード生成のための情報を付加するノ
ード生成情報付加手段と、このノード生成情報を用いて
回路上にノードを生成し、ノード情報として記憶するノ
ード生成手段と、ノード情報を読み込んでレイアウトデ
ータより寄生素子を抽出し、寄生素子情報として記憶す
る寄生素子抽出手段と、回路情報と前記寄生素子情報よ
り回路を構成してネットリストを出力する回路出力手段
とを備える。
めに本発明の回路抽出方法における第１の発明は、レイ
アウトデータ上にノード生成のための情報を付加するノ
ード生成情報付加手段と、このノード生成情報を用いて
回路上にノードを生成し、ノード情報として記憶するノ
ード生成手段と、ノード情報を読み込んでレイアウトデ
ータより寄生素子を抽出し、寄生素子情報として記憶す
る寄生素子抽出手段と、回路情報と前記寄生素子情報よ
り回路を構成してネットリストを出力する回路出力手段
とを備える。
【０００９】また、第２の発明は、階層構造を持つレイ
アウトデータに対し、レイアウトデータの上位階層及び
下位階層との接続点を認識し、上位階層部分のレイアウ
トデータと下位階層の配置情報を上位階層データとして
記憶する上位階層認識手段と、上位階層データで表現さ
れる回路を認識し、回路情報として記憶する回路認識手
段と、上位階層認識手段で認識された下位階層との接続
点にノードを生成し、ノード情報として記憶するノード
生成手段と、ノード情報を読み込んで前記上位階層デー
タより寄生素子を抽出し、寄生素子情報として記憶する
寄生素子抽出手段と、回路情報と前記寄生素子情報より
回路を構成してネットリストを出力する回路出力手段と
を備える。
アウトデータに対し、レイアウトデータの上位階層及び
下位階層との接続点を認識し、上位階層部分のレイアウ
トデータと下位階層の配置情報を上位階層データとして
記憶する上位階層認識手段と、上位階層データで表現さ
れる回路を認識し、回路情報として記憶する回路認識手
段と、上位階層認識手段で認識された下位階層との接続
点にノードを生成し、ノード情報として記憶するノード
生成手段と、ノード情報を読み込んで前記上位階層デー
タより寄生素子を抽出し、寄生素子情報として記憶する
寄生素子抽出手段と、回路情報と前記寄生素子情報より
回路を構成してネットリストを出力する回路出力手段と
を備える。
【００１０】また、第３の発明は、階層構造を持つレイ
アウトデータに対し、レイアウトデータの上位階層と下
位階層の接続点を認識し、ノード生成情報として記憶す
る階層認識手段と、このノード生成情報を用いて回路上
にノードを生成し、ノード情報として記憶するノード生
成手段と、ノード情報を読み込んでレイアウトデータよ
り寄生素子を抽出し、寄生素子情報として記憶する寄生
素子抽出手段と、回路情報と前記寄生素子情報より回路
を構成してネットリストを出力する回路出力手段とを備
える。
アウトデータに対し、レイアウトデータの上位階層と下
位階層の接続点を認識し、ノード生成情報として記憶す
る階層認識手段と、このノード生成情報を用いて回路上
にノードを生成し、ノード情報として記憶するノード生
成手段と、ノード情報を読み込んでレイアウトデータよ
り寄生素子を抽出し、寄生素子情報として記憶する寄生
素子抽出手段と、回路情報と前記寄生素子情報より回路
を構成してネットリストを出力する回路出力手段とを備
える。
【００１１】本発明は上記した構成によって、第１の発
明ではノード生成情報付加手段によってノード生成位置
を制御し、適切な位置に指定した名前でノードを生成す
ることとなる。
明ではノード生成情報付加手段によってノード生成位置
を制御し、適切な位置に指定した名前でノードを生成す
ることとなる。
【００１２】第２の発明では階層構造を持つレイアウト
データに対し、抽出処理時間を短縮するために上位階層
の回路のみを抽出する場合、上位階層認識手段におい
て、下位階層との接続点を認識し、これに下位階層と接
続点を一意に識別できる名前を付加することによって、
出力する回路にプローブポイントとして識別可能なノー
ド名を与えることとなる。
データに対し、抽出処理時間を短縮するために上位階層
の回路のみを抽出する場合、上位階層認識手段におい
て、下位階層との接続点を認識し、これに下位階層と接
続点を一意に識別できる名前を付加することによって、
出力する回路にプローブポイントとして識別可能なノー
ド名を与えることとなる。
【００１３】第３の発明では、階層構造を持つレイアウ
トデータに対し、階層認識手段により、上位階層と下位
階層の接続点に、ノードを生成するための情報を記憶
し、ノード生成手段で回路上の位置を一意に特定できる
名前でノードを生成することとなる。
トデータに対し、階層認識手段により、上位階層と下位
階層の接続点に、ノードを生成するための情報を記憶
し、ノード生成手段で回路上の位置を一意に特定できる
名前でノードを生成することとなる。
【００１４】
【発明の実施の形態】第１の発明は、抽出する回路にプ
ローブポイントを識別するためのノード名をあらかじめ
与えておくことによって、抽出される回路のノード名を
制御できることに着目して、得られたものである。
ローブポイントを識別するためのノード名をあらかじめ
与えておくことによって、抽出される回路のノード名を
制御できることに着目して、得られたものである。
【００１５】第２の発明は、階層構造を持つレイアウト
データに対し、抽出時間短縮のために下位階層を抽出し
ない場合において、上位階層の認識の際に下位階層との
接続点を識別する名前を用いてノードを生成することに
よって、ノードが識別できることに着目して得られたも
のである。
データに対し、抽出時間短縮のために下位階層を抽出し
ない場合において、上位階層の認識の際に下位階層との
接続点を識別する名前を用いてノードを生成することに
よって、ノードが識別できることに着目して得られたも
のである。
【００１６】第３の発明は、階層構造を持つレイアウト
データに対して上位階層と下位階層の接続点の名前をノ
ード名に反映することによりノードが識別できることに
着目して得られたものである。
データに対して上位階層と下位階層の接続点の名前をノ
ード名に反映することによりノードが識別できることに
着目して得られたものである。
【００１７】以下、本発明の回路抽出装置の一実施の形
態について、図面を参照しながら説明する。
態について、図面を参照しながら説明する。
【００１８】（実施の形態１）図１は本発明の第１の実
施の形態における処理の流れ図である。図１において１
ａは半導体回路を表現したレイアウトデータであり、２
はレイアウトデータ読み込み手段、３ａはノード生成情
報、４はノード生成情報３ａをレイアウトデータに付加
するノード生成情報付加手段、５はレイアウトデータよ
りトランジスタ及び配線を抽出し、回路を認識する回路
認識手段、６ａは回路認識手段５によって認識された回
路情報、７ａは配線の分割と、ノード生成情報付加手段
４によって付加されたノード生成情報より回路上にノー
ドを生成するノード生成手段、８ａはノード生成手段７
ａによって生成されたノード情報、９はノード情報８ａ
の情報を基にレイアウトデータより寄生素子を抽出する
寄生素子抽出手段、１０ａは寄生素子抽出手段９により
抽出された寄生素子情報、１１は回路情報６ａ及び寄生
素子情報１０ａを基に回路を構成し、ネットリストを出
力する回路出力手段、１２ａは回路出力手段１１により
出力されたネットリストである。
施の形態における処理の流れ図である。図１において１
ａは半導体回路を表現したレイアウトデータであり、２
はレイアウトデータ読み込み手段、３ａはノード生成情
報、４はノード生成情報３ａをレイアウトデータに付加
するノード生成情報付加手段、５はレイアウトデータよ
りトランジスタ及び配線を抽出し、回路を認識する回路
認識手段、６ａは回路認識手段５によって認識された回
路情報、７ａは配線の分割と、ノード生成情報付加手段
４によって付加されたノード生成情報より回路上にノー
ドを生成するノード生成手段、８ａはノード生成手段７
ａによって生成されたノード情報、９はノード情報８ａ
の情報を基にレイアウトデータより寄生素子を抽出する
寄生素子抽出手段、１０ａは寄生素子抽出手段９により
抽出された寄生素子情報、１１は回路情報６ａ及び寄生
素子情報１０ａを基に回路を構成し、ネットリストを出
力する回路出力手段、１２ａは回路出力手段１１により
出力されたネットリストである。
【００１９】図２はレイアウトデータ１ａを示したもの
である。まずレイアウトデータ読み込み手段２はレイア
ウトデータ１ａを読み込む。ノード生成情報付加手段４
はノード生成位置の座標とノードを識別するノード名か
らなるノード生成情報３ａを読み込み、ノード生成情報
としてレイアウトデータに付加する。
である。まずレイアウトデータ読み込み手段２はレイア
ウトデータ１ａを読み込む。ノード生成情報付加手段４
はノード生成位置の座標とノードを識別するノード名か
らなるノード生成情報３ａを読み込み、ノード生成情報
としてレイアウトデータに付加する。
【００２０】図３にノード名Ａ及びノード名Ｂなるノー
ド生成情報を付加したレイアウトデータを示す。回路認
識手段５はレイアウトデータよりソース、ドレイン、ゲ
ート及び配線、ウエル、コンタクトなどを認識し、トラ
ンジスタの情報と配線による接続情報が、回路情報６ａ
に記憶される。
ド生成情報を付加したレイアウトデータを示す。回路認
識手段５はレイアウトデータよりソース、ドレイン、ゲ
ート及び配線、ウエル、コンタクトなどを認識し、トラ
ンジスタの情報と配線による接続情報が、回路情報６ａ
に記憶される。
【００２１】図４は回路情報６ａと等価な回路図を示し
たものである。ノード生成手段７ａは回路認識手段５で
認識された配線を分岐点など形状によって複数の部分に
分割し、分割点をノードとしてノード名を割り当てるこ
とによってノード生成を行なう。ノード生成は例えば配
線図形を分断するような線分の生成と、分断された配線
の分割によって行なわれる。さらに、ノード生成情報付
加手段４によって付加された位置に対してもノードを生
成し、ノード生成情報に従ってノード名を割り当てる。
生成されたノードはノード情報８ａに記憶される。寄生
素子抽出手段９は分割された配線ごとに寄生抵抗及び寄
生容量を抽出し、ノード情報８ａを参照してそれぞれの
寄生素子のターミナルを適切なノードに接続し、寄生素
子情報１０ａとして記憶する。回路出力手段１１は寄生
素子情報１０ａを回路情報６へ合成して回路を構成し、
ネットリストとして出力する。出力されたネットリスト
１２ａと等価な回路図を図５に示す。図５でＮ１〜Ｎ６
はノード生成手段７ａによって割り当てられたノードで
あり、ノードＡ及びノードＢは、ノード生成情報３ａに
より指定された位置に対応したノードである。
たものである。ノード生成手段７ａは回路認識手段５で
認識された配線を分岐点など形状によって複数の部分に
分割し、分割点をノードとしてノード名を割り当てるこ
とによってノード生成を行なう。ノード生成は例えば配
線図形を分断するような線分の生成と、分断された配線
の分割によって行なわれる。さらに、ノード生成情報付
加手段４によって付加された位置に対してもノードを生
成し、ノード生成情報に従ってノード名を割り当てる。
生成されたノードはノード情報８ａに記憶される。寄生
素子抽出手段９は分割された配線ごとに寄生抵抗及び寄
生容量を抽出し、ノード情報８ａを参照してそれぞれの
寄生素子のターミナルを適切なノードに接続し、寄生素
子情報１０ａとして記憶する。回路出力手段１１は寄生
素子情報１０ａを回路情報６へ合成して回路を構成し、
ネットリストとして出力する。出力されたネットリスト
１２ａと等価な回路図を図５に示す。図５でＮ１〜Ｎ６
はノード生成手段７ａによって割り当てられたノードで
あり、ノードＡ及びノードＢは、ノード生成情報３ａに
より指定された位置に対応したノードである。
【００２２】以上のように本実施の形態によれば、ノー
ド生成情報３ａによってノードの位置とノード名を制御
することができ、回路シミュレーションを行なう際のプ
ローブポイントとして配線上の任意の位置を指定でき
る。図５に示す、Ａ、Ｂをプローブポイントとして指定
すれば、Ａ−Ｂ間をシミュレーションすることが可能と
なる。
ド生成情報３ａによってノードの位置とノード名を制御
することができ、回路シミュレーションを行なう際のプ
ローブポイントとして配線上の任意の位置を指定でき
る。図５に示す、Ａ、Ｂをプローブポイントとして指定
すれば、Ａ−Ｂ間をシミュレーションすることが可能と
なる。
【００２３】（実施の形態２）図６は本発明の第２の実
施の形態における処理の流れ図である。図６において１
ｂは階層構造を持つレイアウトデータ、２はレイアウト
データ読み込み手段、１３は上位階層認識手段、１４は
上位階層認識手段１３により認識された上位階層デー
タ、５は回路認識手段、６ｂは回路認識手段５によって
認識された回路情報、７ｂは階層間や、配線の分割によ
りノードを生成するノード生成手段、８ｂはノード生成
手段７ｂによって生成されたノード情報、９はノード情
報８ｂの情報を基に上位階層データより寄生素子を抽出
する寄生素子抽出手段、１０ｂは寄生素子抽出手段９に
より抽出された寄生素子情報、１１は回路情報６ｂ及び
寄生素子情報１０ｂを基に回路を構成し、ネットリスト
を出力する回路出力手段、１２ｂは回路出力手段１１に
より出力されたネットリストである。
施の形態における処理の流れ図である。図６において１
ｂは階層構造を持つレイアウトデータ、２はレイアウト
データ読み込み手段、１３は上位階層認識手段、１４は
上位階層認識手段１３により認識された上位階層デー
タ、５は回路認識手段、６ｂは回路認識手段５によって
認識された回路情報、７ｂは階層間や、配線の分割によ
りノードを生成するノード生成手段、８ｂはノード生成
手段７ｂによって生成されたノード情報、９はノード情
報８ｂの情報を基に上位階層データより寄生素子を抽出
する寄生素子抽出手段、１０ｂは寄生素子抽出手段９に
より抽出された寄生素子情報、１１は回路情報６ｂ及び
寄生素子情報１０ｂを基に回路を構成し、ネットリスト
を出力する回路出力手段、１２ｂは回路出力手段１１に
より出力されたネットリストである。
【００２４】図７はレイアウトデータ１ｂを示したもの
である。レイアウトデータ１ｂは階層構造をなし、図７
中７０１で示す破線は下位階層に存在するセルの外枠で
あり、７０１内部は下位階層の回路を表現しており、ま
た７０１外部は上位階層の回路を表現している。またＩ
Ｎ、ＯＵＴ１、ＯＵＴ２は上位階層と下位階層の接続点
を示している。レイアウトデータ読み込み手段２はレイ
アウトデータ１ｂを読み込む。上位階層認識手段１３
は、上位階層に含まれるレイアウトデータ及び、下位階
層の配置情報として下位階層外枠７０１と接続点ＩＮ、
ＯＵＴ１、ＯＵＴ２を認識して、上位階層データ１４と
して記憶する。回路認識手段５により上位階層データ１
４より回路の接続情報が回路情報６ｂに記憶される。
である。レイアウトデータ１ｂは階層構造をなし、図７
中７０１で示す破線は下位階層に存在するセルの外枠で
あり、７０１内部は下位階層の回路を表現しており、ま
た７０１外部は上位階層の回路を表現している。またＩ
Ｎ、ＯＵＴ１、ＯＵＴ２は上位階層と下位階層の接続点
を示している。レイアウトデータ読み込み手段２はレイ
アウトデータ１ｂを読み込む。上位階層認識手段１３
は、上位階層に含まれるレイアウトデータ及び、下位階
層の配置情報として下位階層外枠７０１と接続点ＩＮ、
ＯＵＴ１、ＯＵＴ２を認識して、上位階層データ１４と
して記憶する。回路認識手段５により上位階層データ１
４より回路の接続情報が回路情報６ｂに記憶される。
【００２５】図８は回路情報６ｂと等価な回路図を示し
たものである。図８において８０１は図７における下位
階層７０１を一意に識別可能なセル情報を表している。
ノード生成手段７ｂは回路認識手段５で認識された配線
を複数の部分に分割し、分割点をノードとしてノード名
を割り当てることによってノード生成を行なう。さら
に、上位階層と下位階層の接続点にノードを生成する。
図９に生成されたノードを含むレイアウトデータを示
す。図９は下位階層外枠７０１上に、上位階層の配線が
接続する部分にノードが生成されたものである。階層間
に生成されたノードには下位階層のセル及び接続位置を
一意に識別可能なノード名を割り当てる。生成されたノ
ードはノード情報８ｂに記憶される。寄生素子抽出手段
９は分割された配線ごとに寄生抵抗及び寄生容量を抽出
し、ノード情報８ｂを参照してそれぞれの寄生素子のタ
ーミナルを適切なノードに接続し、寄生素子情報１０ａ
として記憶する。回路出力手段１１は寄生素子情報１０
ｂを回路情報６ｂに合成して回路を構成し、ネットリス
トとして出力する。出力されたネットリスト１２ｂと等
価な回路図を図１０に示す。
たものである。図８において８０１は図７における下位
階層７０１を一意に識別可能なセル情報を表している。
ノード生成手段７ｂは回路認識手段５で認識された配線
を複数の部分に分割し、分割点をノードとしてノード名
を割り当てることによってノード生成を行なう。さら
に、上位階層と下位階層の接続点にノードを生成する。
図９に生成されたノードを含むレイアウトデータを示
す。図９は下位階層外枠７０１上に、上位階層の配線が
接続する部分にノードが生成されたものである。階層間
に生成されたノードには下位階層のセル及び接続位置を
一意に識別可能なノード名を割り当てる。生成されたノ
ードはノード情報８ｂに記憶される。寄生素子抽出手段
９は分割された配線ごとに寄生抵抗及び寄生容量を抽出
し、ノード情報８ｂを参照してそれぞれの寄生素子のタ
ーミナルを適切なノードに接続し、寄生素子情報１０ａ
として記憶する。回路出力手段１１は寄生素子情報１０
ｂを回路情報６ｂに合成して回路を構成し、ネットリス
トとして出力する。出力されたネットリスト１２ｂと等
価な回路図を図１０に示す。
【００２６】以上のように本実施の形態によれば上位階
層認識手段１３によって、寄生素子を抽出する回路を上
位階層のみとした場合、ノード生成手段７ｂの動作で示
すように下位階層のセルと接続位置を特定する情報を出
力回路データ１２ｂに反映させることによりシミュレー
ションの際のプローブポイントとして用いることが可能
である。
層認識手段１３によって、寄生素子を抽出する回路を上
位階層のみとした場合、ノード生成手段７ｂの動作で示
すように下位階層のセルと接続位置を特定する情報を出
力回路データ１２ｂに反映させることによりシミュレー
ションの際のプローブポイントとして用いることが可能
である。
【００２７】（実施の形態３）図１１は実施の形態にお
ける処理の流れ図である。図１１において１ｂは階層構
造を持つレイアウトデータ、２はレイアウトデータ読み
込み手段、１５は階層認識手段、３ｃは階層認識手段１
５により認識された階層間にノードを生成するためのノ
ード生成情報、５は回路認識手段、６ａは回路認識手段
５によって認識された回路情報、７ｃはノード生成情報
３ｃを読み込み、ノードを生成するノード生成手段、８
ｃはノード生成手段７ｃによって生成されたノード情
報、９はノード情報８ｃの情報を基にレイアウトデータ
より寄生素子を抽出する寄生素子抽出手段、１０ｃは寄
生素子抽出手段９により抽出された寄生素子情報、１１
は回路情報６ａ及び寄生素子情報１０ｃを基に回路を構
成し、ネットリストを出力する回路出力手段、１２ｃは
回路出力手段１１により出力されたネットリストであ
る。
ける処理の流れ図である。図１１において１ｂは階層構
造を持つレイアウトデータ、２はレイアウトデータ読み
込み手段、１５は階層認識手段、３ｃは階層認識手段１
５により認識された階層間にノードを生成するためのノ
ード生成情報、５は回路認識手段、６ａは回路認識手段
５によって認識された回路情報、７ｃはノード生成情報
３ｃを読み込み、ノードを生成するノード生成手段、８
ｃはノード生成手段７ｃによって生成されたノード情
報、９はノード情報８ｃの情報を基にレイアウトデータ
より寄生素子を抽出する寄生素子抽出手段、１０ｃは寄
生素子抽出手段９により抽出された寄生素子情報、１１
は回路情報６ａ及び寄生素子情報１０ｃを基に回路を構
成し、ネットリストを出力する回路出力手段、１２ｃは
回路出力手段１１により出力されたネットリストであ
る。
【００２８】レイアウトデータ１ｂは実施の形態２で用
いた図７に示す。レイアウトデータ読み込み手段２はレ
イアウトデータ１ｂを読み込む。階層認識手段１５は、
上位階層と下位階層の接続点であるＩＮ、ＯＵＴ１、Ｏ
ＵＴ２を認識し、ノード生成情報３ｃとして記憶する。
回路認識手段５はレイアウトデータよりソース、ドレイ
ン、ゲート及び配線、ウエル、コンタクトなどを認識
し、トランジスタの情報と配線による接続情報が、回路
情報６ａに記憶される。図４は回路情報６ａと等価な回
路図を示したものである。ノード生成手段７ｃは回路認
識手段５で認識された配線を複数の部分に分割し、分割
点をノードとしてノード名を割り当てることによってノ
ード生成を行なう。さらに、ノード生成情報３ｃを用い
て上位階層と下位階層の接続点にノードを生成する。図
１２に生成されたノードを含むレイアウトデータを示
す。Ｎ１〜Ｎ５は配線の分割によって生成されたノード
を示し、Ｃｅｌｌ１−ＩＮ、Ｃｅｌｌ１−ＯＵＴ１、Ｃ
ｅｌｌ１−ＯＵＴ２はノード生成情報によって生成され
たノードを示す。生成されたノードはノード情報８ｃに
記憶される。寄生素子抽出手段９は分割された配線ごと
に寄生抵抗及び寄生容量を抽出し、ノード情報８ｃを参
照してそれぞれの寄生素子のターミナルを適切なノード
に接続し、寄生素子情報１０ｃとして記憶する。回路出
力手段１１は寄生素子情報１０ｃを回路情報６ａに合成
して回路を構成し、ネットリストとして出力する。出力
されたネットリスト１２ｃと等価な回路図を図１３に示
す。
いた図７に示す。レイアウトデータ読み込み手段２はレ
イアウトデータ１ｂを読み込む。階層認識手段１５は、
上位階層と下位階層の接続点であるＩＮ、ＯＵＴ１、Ｏ
ＵＴ２を認識し、ノード生成情報３ｃとして記憶する。
回路認識手段５はレイアウトデータよりソース、ドレイ
ン、ゲート及び配線、ウエル、コンタクトなどを認識
し、トランジスタの情報と配線による接続情報が、回路
情報６ａに記憶される。図４は回路情報６ａと等価な回
路図を示したものである。ノード生成手段７ｃは回路認
識手段５で認識された配線を複数の部分に分割し、分割
点をノードとしてノード名を割り当てることによってノ
ード生成を行なう。さらに、ノード生成情報３ｃを用い
て上位階層と下位階層の接続点にノードを生成する。図
１２に生成されたノードを含むレイアウトデータを示
す。Ｎ１〜Ｎ５は配線の分割によって生成されたノード
を示し、Ｃｅｌｌ１−ＩＮ、Ｃｅｌｌ１−ＯＵＴ１、Ｃ
ｅｌｌ１−ＯＵＴ２はノード生成情報によって生成され
たノードを示す。生成されたノードはノード情報８ｃに
記憶される。寄生素子抽出手段９は分割された配線ごと
に寄生抵抗及び寄生容量を抽出し、ノード情報８ｃを参
照してそれぞれの寄生素子のターミナルを適切なノード
に接続し、寄生素子情報１０ｃとして記憶する。回路出
力手段１１は寄生素子情報１０ｃを回路情報６ａに合成
して回路を構成し、ネットリストとして出力する。出力
されたネットリスト１２ｃと等価な回路図を図１３に示
す。
【００２９】以上のように本実施の形態によれば階層認
識手段１５によって、ノード生成情報が得られ、セルの
入力や出力の位置にノードが生成されるので、シミュレ
ーションの際のプローブポイントとして用いることが可
能である。例えば図１３におけるＣｅｌｌ１−ＩＮは、
図７におけるレイアウトデータでの位置は明らかであ
る。
識手段１５によって、ノード生成情報が得られ、セルの
入力や出力の位置にノードが生成されるので、シミュレ
ーションの際のプローブポイントとして用いることが可
能である。例えば図１３におけるＣｅｌｌ１−ＩＮは、
図７におけるレイアウトデータでの位置は明らかであ
る。
【００３０】
【発明の効果】以上のように第１の発明によればノード
生成情報付加手段によりノード生成情報を付加し、ネッ
トリストにノード名を反映させることによって、シミュ
レーション時のプローブポイントとなる位置にノードを
生成させることが可能である。
生成情報付加手段によりノード生成情報を付加し、ネッ
トリストにノード名を反映させることによって、シミュ
レーション時のプローブポイントとなる位置にノードを
生成させることが可能である。
【００３１】また、第２の発明によれば、階層構造を持
つレイアウトデータに対して、上位階層の回路のみを抽
出し、下位階層との接続点を識別可能となるので、高速
なシミュレーションのため上位階層のみの抽出を行なう
場合にもプローブポイントを識別し易くすることができ
る。
つレイアウトデータに対して、上位階層の回路のみを抽
出し、下位階層との接続点を識別可能となるので、高速
なシミュレーションのため上位階層のみの抽出を行なう
場合にもプローブポイントを識別し易くすることができ
る。
【００３２】さらに第３の発明では、階層構造を持つレ
イアウトデータに対して、上位階層と下位階層の接続点
を識別可能となり、あるセルの出力から、あるセルの入
力までをシミュレーションする際のプローブポイントも
容易に得ることができる。
イアウトデータに対して、上位階層と下位階層の接続点
を識別可能となり、あるセルの出力から、あるセルの入
力までをシミュレーションする際のプローブポイントも
容易に得ることができる。
【図１】本発明の第１の実施の形態における回路抽出装
置のブロック図
置のブロック図
【図２】同実施の形態における動作説明のためのレイア
ウト図
ウト図
【図３】同実施の形態における動作説明のためのレイア
ウト図
ウト図
【図４】本発明の第１及び第３の実施の形態における回
路情報を示す図
路情報を示す図
【図５】本発明の第１の実施の形態における寄生素子を
含む回路データを示す図
含む回路データを示す図
【図６】本発明の第２の実施の形態における回路抽出装
置のブロック図
置のブロック図
【図７】本発明の第２及び第３の実施の形態における動
作説明のためのレイアウト図
作説明のためのレイアウト図
【図８】本発明の第２の実施の形態における回路情報を
示す図
示す図
【図９】同実施の形態におけるノード情報を付加したレ
イアウト図
イアウト図
【図１０】同実施の形態における寄生素子を含む回路デ
ータを示す図
ータを示す図
【図１１】本発明の第３の実施の形態における回路抽出
装置のブロック図
装置のブロック図
【図１２】同実施の形態におけるノード情報を付加した
レイアウト図
レイアウト図
【図１３】同実施の形態における寄生素子を含む回路デ
ータを示す図
ータを示す図
１ａ、１ｂ レイアウトデータ ２ レイアウトデータ読み込み手段 ３ａ、３ｃ ノード生成情報 ４ ノード生成情報付加手段 ５ 回路認識手段 ６ａ、６ｂ 回路情報 ７ａ、７ｂ、７ｃ ノード生成手段 ８ａ、８ｂ、８ｃ ノード情報 ９ 寄生素子抽出手段 １０ａ、１０ｂ、１０ｃ 寄生素子情報 １１ 回路出力手段 １２ａ、１２ｂ、１２ｃ ネットリスト
Claims (3)
- 【請求項１】レイアウトデータ読み込み手段と、 前記レイアウトデータ上にノード生成のための情報を付
加するノード生成情報付加手段と、 前記レイアウトデータで表現される回路を認識し、回路
情報として記憶する回路認識手段と、 前記回路認識手段により認識された回路の形状と、前記
ノード生成情報を用いてノードを生成し、ノード情報と
して記憶するノード生成手段と、 前記ノード情報を読み込んで前記レイアウトデータより
寄生素子を抽出し、寄生素子情報として記憶する寄生素
子抽出手段と、 前記回路情報と前記寄生素子情報より回路を構成してネ
ットリストを出力する回路出力手段と、 を有することを特徴とする回路抽出装置。 - 【請求項２】階層構造を持つレイアウトデータ読み込み
手段と、 前記レイアウトデータの上位階層及び下位階層との接続
点を認識し、上位階層部分のレイアウトデータと下位階
層の配置情報を上位階層データとして記憶する上位階層
認識手段と、 前記上位階層データで表現される回路を認識し、回路情
報として記憶する回路認識手段と、 前記回路認識手段により認識された回路の形状と、前記
上位階層認識手段で認識された下位階層との接続点にノ
ードを生成し、ノード情報として記憶するノード生成手
段と、 前記ノード情報を読み込んで前記上位階層データより寄
生素子を抽出し、寄生素子情報として記憶する寄生素子
抽出手段と、 前記回路情報と前記寄生素子情報より回路を構成してネ
ットリストを出力する回路出力手段と、 を有することを特徴とする回路抽出装置。 - 【請求項３】階層構造を持つレイアウトデータ読み込み
手段と、 前記レイアウトデータの上位階層と下位階層の接続点を
認識し、ノード生成情報として記憶する階層認識手段
と、 前記レイアウトデータで表現される回路を認識し、回路
情報として記憶する回路認識手段と、 前記回路認識手段により認識された回路の形状と、前記
ノード生成情報を用いてノードを生成し、ノード情報と
して記憶するノード生成手段と、 前記ノード情報を読み込んで前記レイアウトデータより
寄生素子を抽出し、寄生素子情報として記憶する寄生素
子抽出手段と、 前記回路情報と前記寄生素子情報より回路を構成してネ
ットリストを出力する回路出力手段と、 を有することを特徴とする回路抽出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265195A JPH09114871A (ja) | 1995-10-13 | 1995-10-13 | 回路抽出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265195A JPH09114871A (ja) | 1995-10-13 | 1995-10-13 | 回路抽出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114871A true JPH09114871A (ja) | 1997-05-02 |
Family
ID=17413870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7265195A Pending JPH09114871A (ja) | 1995-10-13 | 1995-10-13 | 回路抽出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013025408A (ja) * | 2011-07-15 | 2013-02-04 | Dainippon Printing Co Ltd | Ｌｓｉの回路図復元装置 |
| JP2013041562A (ja) * | 2011-07-15 | 2013-02-28 | Dainippon Printing Co Ltd | Ｌｓｉのレイアウトパターン表示装置および表示方法 |
-
1995
- 1995-10-13 JP JP7265195A patent/JPH09114871A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013025408A (ja) * | 2011-07-15 | 2013-02-04 | Dainippon Printing Co Ltd | Ｌｓｉの回路図復元装置 |
| JP2013041562A (ja) * | 2011-07-15 | 2013-02-28 | Dainippon Printing Co Ltd | Ｌｓｉのレイアウトパターン表示装置および表示方法 |
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