JPH10335473A - 階層レイアウト設計方法および階層レイアウト設計装置 - Google Patents
階層レイアウト設計方法および階層レイアウト設計装置Info
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- JPH10335473A JPH10335473A JP9157972A JP15797297A JPH10335473A JP H10335473 A JPH10335473 A JP H10335473A JP 9157972 A JP9157972 A JP 9157972A JP 15797297 A JP15797297 A JP 15797297A JP H10335473 A JPH10335473 A JP H10335473A
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Abstract
(57)【要約】
【課題】階層ブロック内部のセルのうち外部のセルと接
続のあるもののみを抽出しブロック端子決定処理を行な
うことによりツールのメモリ消費量を抑えながらも迂回
配線の生じないブロック端子位置を決定する方法及び装
置の提供。 【解決手段】モデル抽出処理部がブロック内部データベ
ースから外部と接続のあるセルを抽出し、モデル展開処
理部がこのモデルを展開した結果のモデル展開後データ
ベース上で仮配線処理部が仮配線処理を行ない、仮配線
結果を用い、ブロック端子を決定する。
続のあるもののみを抽出しブロック端子決定処理を行な
うことによりツールのメモリ消費量を抑えながらも迂回
配線の生じないブロック端子位置を決定する方法及び装
置の提供。 【解決手段】モデル抽出処理部がブロック内部データベ
ースから外部と接続のあるセルを抽出し、モデル展開処
理部がこのモデルを展開した結果のモデル展開後データ
ベース上で仮配線処理部が仮配線処理を行ない、仮配線
結果を用い、ブロック端子を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩのレイアウ
ト設計方式に関し、特に、設計データを階層に分割し各
階層ごとに自動配置配線を行う階層レイアウト設計方法
及び装置に関する。
ト設計方式に関し、特に、設計データを階層に分割し各
階層ごとに自動配置配線を行う階層レイアウト設計方法
及び装置に関する。
【０００２】
【従来の技術】従来、大規模データのレイアウトにおい
ては、階層を持たないフラットなデータ構造では計算機
の実装メモリを遙かに超えるデータ量となるスワップが
多発し現実的な時間で処理できない、あるいはツールの
使用メモリ量が計算機システムの制限を超え実行できな
いなどの問題のため、部分回路ごとのブロックに分割さ
れた階層的なデータ構造を持ち、各ブロックごとにレイ
アウトを行なう階層レイアウト設計が行なわれている。
ては、階層を持たないフラットなデータ構造では計算機
の実装メモリを遙かに超えるデータ量となるスワップが
多発し現実的な時間で処理できない、あるいはツールの
使用メモリ量が計算機システムの制限を超え実行できな
いなどの問題のため、部分回路ごとのブロックに分割さ
れた階層的なデータ構造を持ち、各ブロックごとにレイ
アウトを行なう階層レイアウト設計が行なわれている。
【０００３】図７は、階層レイアウト設計の概念を示す
レイアウト平面図である。階層レイアウト設計は、図７
に示すように、内部に、セル群２０、２１、２２および
それらの接続情報を持った１階層分データを表わすブロ
ック１、２、３内の自動配置配線と、上位階層でのフロ
アプランおよびブロック間の自動配線とが行われ、ブロ
ック内の自動配線が行われたセル７、８と、階層間を中
継するブロック端子１２、１３との間の配線１７、１９
と、最上位階層の自動配線が行なわれたブロック端子１
２、１３間の配線１８とで、異なる階層内にあるセル
７、８間の配線が行なわれる。
レイアウト平面図である。階層レイアウト設計は、図７
に示すように、内部に、セル群２０、２１、２２および
それらの接続情報を持った１階層分データを表わすブロ
ック１、２、３内の自動配置配線と、上位階層でのフロ
アプランおよびブロック間の自動配線とが行われ、ブロ
ック内の自動配線が行われたセル７、８と、階層間を中
継するブロック端子１２、１３との間の配線１７、１９
と、最上位階層の自動配線が行なわれたブロック端子１
２、１３間の配線１８とで、異なる階層内にあるセル
７、８間の配線が行なわれる。
【０００４】階層レイアウト設計ではボトムアップ手法
とトップダウン手法とがある。
とトップダウン手法とがある。
【０００５】まず、従来のボトルアップ設計について説
明する。図８は、従来の階層レイアウト設計のボトムア
ップ方法の処理フローを示す図である。図９は、ボトム
アップ時のブロック端子位置決めの概念図、図１０は、
ボトムアップ時のレイアウト結果を示す図である。
明する。図８は、従来の階層レイアウト設計のボトムア
ップ方法の処理フローを示す図である。図９は、ボトム
アップ時のブロック端子位置決めの概念図、図１０は、
ボトムアップ時のレイアウト結果を示す図である。
【０００６】ブロック１、２、３の面積、形状（図９参
照）の見積もりを行い（ステップ３０１）、その後、ブ
ロック内部セルの自動配置を行ない（ステップ３０
２）、他のブロックと接続を持つセル７、８の配置位置
の近くのブロック枠上にブロック端子１２、１３を、図
９に示すように生成する（ステップ３０３）。
照）の見積もりを行い（ステップ３０１）、その後、ブ
ロック内部セルの自動配置を行ない（ステップ３０
２）、他のブロックと接続を持つセル７、８の配置位置
の近くのブロック枠上にブロック端子１２、１３を、図
９に示すように生成する（ステップ３０３）。
【０００７】そして、図１０に示すように、ブロック内
の配線１７、１９を行なってブロック内部の設計を完了
させる（ステップ３０４）。
の配線１７、１９を行なってブロック内部の設計を完了
させる（ステップ３０４）。
【０００８】上位階層でブロック１、２、３の配置（ス
テップ３０５）と、ブロック端子間の配線１８を行ない
（ステップ３０６）、チップ全体の設計が完了する。
テップ３０５）と、ブロック端子間の配線１８を行ない
（ステップ３０６）、チップ全体の設計が完了する。
【０００９】この場合、ブロック端子の位置は、ブロッ
ク内部の情報のみで決定されるため、ブロックの位置と
接続関係から見ると、不適切な位置に作成されることが
ある。
ク内部の情報のみで決定されるため、ブロックの位置と
接続関係から見ると、不適切な位置に作成されることが
ある。
【００１０】このため、ブロック端子１２、１３間の配
線１８が迂回した配線となり、余分に配線領域を消費
し、チップサイズの増大を招くことがあった。
線１８が迂回した配線となり、余分に配線領域を消費
し、チップサイズの増大を招くことがあった。
【００１１】ブロック間の位置関係と接続関係は、上位
階層の設計時に判るが、その時には、ブロック内部は既
に設計済であり、ブロック間の位置関係と接続関係とか
ら、ブロック端子位置を最適化することはできない。
階層の設計時に判るが、その時には、ブロック内部は既
に設計済であり、ブロック間の位置関係と接続関係とか
ら、ブロック端子位置を最適化することはできない。
【００１２】次に、従来のトップダウン設計について説
明する。図１１は、従来の階層レイアウト設計のトップ
ダウン方法の処理フローを示す図である。図１２は、ト
ップダウン時の端子位置決めの概念図である。図１３
は、トップダウン時のレイアウト結果を示す図である。
図１４は、ブロック内自動配置後の概念図である。ま
た、図１５に、トップダウン時のブロック端子位置最適
化の概念図を示す。
明する。図１１は、従来の階層レイアウト設計のトップ
ダウン方法の処理フローを示す図である。図１２は、ト
ップダウン時の端子位置決めの概念図である。図１３
は、トップダウン時のレイアウト結果を示す図である。
図１４は、ブロック内自動配置後の概念図である。ま
た、図１５に、トップダウン時のブロック端子位置最適
化の概念図を示す。
【００１３】トップダウン設計の場合は、ブロック１、
２、３の面積、形状の見積もりと配置を行ない（ステッ
プ４０１、４０２）、図１２に示すように、ブロック
１、２の位置と接続関係６から仮ブロック端子４、５の
位置を決める（ステップ４０３）。
２、３の面積、形状の見積もりと配置を行ない（ステッ
プ４０１、４０２）、図１２に示すように、ブロック
１、２の位置と接続関係６から仮ブロック端子４、５の
位置を決める（ステップ４０３）。
【００１４】この場合、ブロック端子位置がブロック
１、２の位置と接続関係６から決定されるため、ブロッ
ク端子位置は、ボトムアップ設計に比べ、配線の迂回が
生じることが少ない。
１、２の位置と接続関係６から決定されるため、ブロッ
ク端子位置は、ボトムアップ設計に比べ、配線の迂回が
生じることが少ない。
【００１５】仮ブロック端子位置を決めた後、図１３に
示すように、ブロック１、２のブロック端子間の配線１
８を行ない（ステップ４０４）、上位階層レイアウトの
設計を完了する。
示すように、ブロック１、２のブロック端子間の配線１
８を行ない（ステップ４０４）、上位階層レイアウトの
設計を完了する。
【００１６】ブロック内部は、内部のセルを、ブロック
端子１２、１３との接続関係および他のセルとの接続関
係を考慮して配置し（ステップ４０５）、内部セル間の
配線およびブロック端子とセルの間の配線１７、１９を
行われ（ステップ４０７）、チップ全体のレイアウト設
計が完了する。
端子１２、１３との接続関係および他のセルとの接続関
係を考慮して配置し（ステップ４０５）、内部セル間の
配線およびブロック端子とセルの間の配線１７、１９を
行われ（ステップ４０７）、チップ全体のレイアウト設
計が完了する。
【００１７】ここで、ブロック内部の配置の際には、ブ
ロック内部セル間の接続関係も参照して配置が行なわれ
るので、図１４に示すように、ブロック端子と接続を持
つものが必ずしもその近くに配置されるとはかぎらず、
離れた位置に配置されることも多い。
ロック内部セル間の接続関係も参照して配置が行なわれ
るので、図１４に示すように、ブロック端子と接続を持
つものが必ずしもその近くに配置されるとはかぎらず、
離れた位置に配置されることも多い。
【００１８】このため、図１３に示すように、ブロック
端子とセル間の配線１７、１９およびブロック端子間配
線１８が最適であっても、セル７、８間の配線としては
迂回配線となり余分に配線領域を消費し、チップサイズ
が増大することがある。
端子とセル間の配線１７、１９およびブロック端子間配
線１８が最適であっても、セル７、８間の配線としては
迂回配線となり余分に配線領域を消費し、チップサイズ
が増大することがある。
【００１９】そこで、ブロック端子位置を最適化するこ
とが行なわれる（例えば特開平７−１４７３２４号公報
参照）。上記特開平７−１４７３２４号公報には、従来
法によってフロアプランと自動配置配線処理を実行後、
全てのセル位置に対して暫定配線処理を実行し、その結
果からブロック上の端子位置を決め直し、再度各ブロッ
クに対して自動配線処理を実行するようにし、迂回配線
を削減する自動配置配線処理方法が提案されている。図
１１では、ブロックレイアウトにおけるステップ４０
６、階層展開（ステップ４０８）、仮配線（ステップ４
０９）が端子位置最適化の処理を構成している。
とが行なわれる（例えば特開平７−１４７３２４号公報
参照）。上記特開平７−１４７３２４号公報には、従来
法によってフロアプランと自動配置配線処理を実行後、
全てのセル位置に対して暫定配線処理を実行し、その結
果からブロック上の端子位置を決め直し、再度各ブロッ
クに対して自動配線処理を実行するようにし、迂回配線
を削減する自動配置配線処理方法が提案されている。図
１１では、ブロックレイアウトにおけるステップ４０
６、階層展開（ステップ４０８）、仮配線（ステップ４
０９）が端子位置最適化の処理を構成している。
【００２０】図１６は、従来のブロック端子位置最適化
を行うツールのシステム構成を示すブロック図である。
端子位置を最適化するため、ブロック内部の配置を行な
った後に、図１６を参照すると、階層展開処理部３３
が、上位階層データベース３６と各ブロック内データベ
ースを展開し、図１５に示すように、全てのセルを、１
階層に展開したデータ（階層展開後データベース）３４
を生成し、このデータに対し、仮配線処理部３５が仮配
線を行なって、配線経路９を求め、ブロック端子１２、
１３を削除し、展開前のブロック枠１０、１１と、仮配
線経路９との交点を求め、その位置に、新しくブロック
端子１４、１５を生成することにより、ブロック端子位
置を最適化し、迂回配線１６が生じることを避ける。
を行うツールのシステム構成を示すブロック図である。
端子位置を最適化するため、ブロック内部の配置を行な
った後に、図１６を参照すると、階層展開処理部３３
が、上位階層データベース３６と各ブロック内データベ
ースを展開し、図１５に示すように、全てのセルを、１
階層に展開したデータ（階層展開後データベース）３４
を生成し、このデータに対し、仮配線処理部３５が仮配
線を行なって、配線経路９を求め、ブロック端子１２、
１３を削除し、展開前のブロック枠１０、１１と、仮配
線経路９との交点を求め、その位置に、新しくブロック
端子１４、１５を生成することにより、ブロック端子位
置を最適化し、迂回配線１６が生じることを避ける。
【００２１】しかしながら、この従来の方法では、ブロ
ック端子位置決めの際に、ブロック内部の情報を展開す
るので、階層展開後データベース３４が上位階層データ
ベース３６と各ブロック内データベース３７の全データ
を保持することにより、ツールの使用メモリ量が増大す
る。
ック端子位置決めの際に、ブロック内部の情報を展開す
るので、階層展開後データベース３４が上位階層データ
ベース３６と各ブロック内データベース３７の全データ
を保持することにより、ツールの使用メモリ量が増大す
る。
【００２２】階層レイアウト設計が行なわれる大規模デ
ータに対しては、ツールの使用メモリ量が計算機システ
ムの制限を超えてしまい階層展開が不可能なこともあ
る。
ータに対しては、ツールの使用メモリ量が計算機システ
ムの制限を超えてしまい階層展開が不可能なこともあ
る。
【００２３】
【発明が解決しようとする課題】上記したように、従来
の階層レイアウト設計方法では、ボトムアップ設計の場
合、ブロック端子位置の最適化が行えず、チップサイズ
が増大する、という問題点がある。
の階層レイアウト設計方法では、ボトムアップ設計の場
合、ブロック端子位置の最適化が行えず、チップサイズ
が増大する、という問題点がある。
【００２４】一方、トップダウン設計の場合、ブロック
端子位置の最適化を行い、チップサイズの縮小を行なう
ためには、ブロック内部の全データを展開（階層展開）
しなければならず、ツールが使用するメモリ量が増大す
る、という問題点を有している。
端子位置の最適化を行い、チップサイズの縮小を行なう
ためには、ブロック内部の全データを展開（階層展開）
しなければならず、ツールが使用するメモリ量が増大す
る、という問題点を有している。
【００２５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、階層レイアウト
設計において、階層ブロック内部のセルのうち外部のセ
ルと接続のあるもののみを抽出しブロック端子決定処理
を行なうことにより、ツールのメモリ消費量を抑えて、
迂回配線の生じないブロック端子位置を最適に決定する
ことを可能とした階層レイアウト設計方法および装置を
提供することにある。
てなされたものであって、その目的は、階層レイアウト
設計において、階層ブロック内部のセルのうち外部のセ
ルと接続のあるもののみを抽出しブロック端子決定処理
を行なうことにより、ツールのメモリ消費量を抑えて、
迂回配線の生じないブロック端子位置を最適に決定する
ことを可能とした階層レイアウト設計方法および装置を
提供することにある。
【００２６】
【課題を解決するための手段】前記目的を達成する本発
明の階層レイアウト設計方法はデータを階層に分割し各
々の階層について自動配置配線を行う階層レイアウト設
計方法において、階層ブロック内部の自動配置を行なっ
た後、ブロック外部と接続関係のあるセルを抽出したモ
デルを作成し、前記モデルの上位階層での位置および接
続関係からブロックの端子位置を決定する、ことを特徴
とする。
明の階層レイアウト設計方法はデータを階層に分割し各
々の階層について自動配置配線を行う階層レイアウト設
計方法において、階層ブロック内部の自動配置を行なっ
た後、ブロック外部と接続関係のあるセルを抽出したモ
デルを作成し、前記モデルの上位階層での位置および接
続関係からブロックの端子位置を決定する、ことを特徴
とする。
【００２７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の階層化レイアウト設計方法は、そ
の好ましい実施の形態において、トップダウン方法にお
いて、ブロック内部の自動配置までを行なった後、ブロ
ック端子位置の最適化のために、ブロック内部からブロ
ック外部への接続関係を持つセルを抽出したモデルを作
成し（図１のステップ１０６）、作成したモデルを上位
階層に展開したデータを作成し（図１のステップ１０
８）、前のブロック端子を削除し、仮配線を行ない（図
１のステップ１０９）、その結果の仮配線経路とブロッ
ク枠との交点に位置に最適化したブロック端子を作成
し、ブロック端子間の配線を上位階層で行ない、前記ブ
ロック端子とブロック内部セルの配線を各ブロックにつ
いて行なう、ことにより迂回配線を生じない結果を得る
ようにしたものである。
に説明する。本発明の階層化レイアウト設計方法は、そ
の好ましい実施の形態において、トップダウン方法にお
いて、ブロック内部の自動配置までを行なった後、ブロ
ック端子位置の最適化のために、ブロック内部からブロ
ック外部への接続関係を持つセルを抽出したモデルを作
成し（図１のステップ１０６）、作成したモデルを上位
階層に展開したデータを作成し（図１のステップ１０
８）、前のブロック端子を削除し、仮配線を行ない（図
１のステップ１０９）、その結果の仮配線経路とブロッ
ク枠との交点に位置に最適化したブロック端子を作成
し、ブロック端子間の配線を上位階層で行ない、前記ブ
ロック端子とブロック内部セルの配線を各ブロックにつ
いて行なう、ことにより迂回配線を生じない結果を得る
ようにしたものである。
【００２８】またボトムアップ方法においても、ブロッ
ク内部の自動配置までを行なった後、ブロック端子位置
の最適化のために、ブロック内部からブロック外部への
接続関係を持つセルを抽出したモデルを作成し（図５の
ステップ２０３）、前記モデルを上位階層に展開したデ
ータを作成し（図５のステップ２０７）、仮配線を行な
い（図５のステップ２０８）、その結果の仮配線経路と
ブロック枠との交点に位置にブロック端子を作成し（図
５のステップ２０９）、このブロック端子とブロック内
部セルの配線を行い（図５のステップ２０４）、ブロッ
ク端子間の配線を上位階層で行ない（図５のステップ２
０６）、迂回配線を生じない結果を得るようにしたもの
である。
ク内部の自動配置までを行なった後、ブロック端子位置
の最適化のために、ブロック内部からブロック外部への
接続関係を持つセルを抽出したモデルを作成し（図５の
ステップ２０３）、前記モデルを上位階層に展開したデ
ータを作成し（図５のステップ２０７）、仮配線を行な
い（図５のステップ２０８）、その結果の仮配線経路と
ブロック枠との交点に位置にブロック端子を作成し（図
５のステップ２０９）、このブロック端子とブロック内
部セルの配線を行い（図５のステップ２０４）、ブロッ
ク端子間の配線を上位階層で行ない（図５のステップ２
０６）、迂回配線を生じない結果を得るようにしたもの
である。
【００２９】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００３０】［実施例１］図１は、本発明の一実施例の
処理フローを示す図である。図２は、本発明の一実施例
の構成を示すブロック図である。図３は、本発明の一実
施例のモデル作成を説明するための模式図である。また
図４は、本発明の一実施例における端子位置決めを説明
するための図である。
処理フローを示す図である。図２は、本発明の一実施例
の構成を示すブロック図である。図３は、本発明の一実
施例のモデル作成を説明するための模式図である。また
図４は、本発明の一実施例における端子位置決めを説明
するための図である。
【００３１】図２を参照すると、本実施例は、図１６に
示した構成に、モデル抽出処理部２９を新たに備え、階
層展開処理部３３及び階層展開データベース３４の代わ
りにモデル展開処理部３０及びモデル展開データベース
３１を備えたものである。
示した構成に、モデル抽出処理部２９を新たに備え、階
層展開処理部３３及び階層展開データベース３４の代わ
りにモデル展開処理部３０及びモデル展開データベース
３１を備えたものである。
【００３２】本実施例においては、図１１に示した従来
のトップダウン設計手法と同様に、ブロック内部の自動
配置までを行なう。すなわち、図１を参照して、ブロッ
クの面積、形状の見積もりと配置を行ない（ステップ１
０１、１０２）、ブロックの位置と接続関係から仮ブロ
ック端子の位置を決める（ステップ１０３）、仮ブロッ
ク端子位置を決めた後、ブロックのブロック端子間の配
線を行ない（ステップ１０４）、上位階層レイアウトの
設計を完了する。一方、ブロック内部は、内部のセル
を、ブロック端子との接続関係および他のセルとの接続
関係を考慮して配置し（ステップ１０５）、図１４に示
すような結果を得る。
のトップダウン設計手法と同様に、ブロック内部の自動
配置までを行なう。すなわち、図１を参照して、ブロッ
クの面積、形状の見積もりと配置を行ない（ステップ１
０１、１０２）、ブロックの位置と接続関係から仮ブロ
ック端子の位置を決める（ステップ１０３）、仮ブロッ
ク端子位置を決めた後、ブロックのブロック端子間の配
線を行ない（ステップ１０４）、上位階層レイアウトの
設計を完了する。一方、ブロック内部は、内部のセル
を、ブロック端子との接続関係および他のセルとの接続
関係を考慮して配置し（ステップ１０５）、図１４に示
すような結果を得る。
【００３３】その後、ブロック内データベース２８から
モデル抽出処理部２９が、図３に示すように、ブロック
内部からブロック外部への接続関係６を持つセル７、８
を抽出したモデルを作成する（ステップ１０６）。
モデル抽出処理部２９が、図３に示すように、ブロック
内部からブロック外部への接続関係６を持つセル７、８
を抽出したモデルを作成する（ステップ１０６）。
【００３４】接続関係が、ブロック内部で閉じているも
のについては、ブロック外部へ接続するためのブロック
端子位置への影響はないので、抽出の必要はない。
のについては、ブロック外部へ接続するためのブロック
端子位置への影響はないので、抽出の必要はない。
【００３５】通常、ブロック外部へ接続関係を持つセル
はブロック内部で接続関係の閉じたものに比べ少ないの
で、このモデルは、元のブロック内データにくらべメモ
リ使用量が少ない。
はブロック内部で接続関係の閉じたものに比べ少ないの
で、このモデルは、元のブロック内データにくらべメモ
リ使用量が少ない。
【００３６】モデル展開処理部３０が、図４に示すよう
に、このモデルを、上位階層に展開したデータ（モデル
展開後データベース）３１を作成し（ステップ１０
８）、前のブロック端子１２、１３を削除し、仮配線処
理部３２が、仮配線を行ない（ステップ１０９）、その
結果の仮配線経路９と、ブロック枠１０、１１との交点
に位置に、最適化したブロック端子１４、１５を作成す
る。
に、このモデルを、上位階層に展開したデータ（モデル
展開後データベース）３１を作成し（ステップ１０
８）、前のブロック端子１２、１３を削除し、仮配線処
理部３２が、仮配線を行ない（ステップ１０９）、その
結果の仮配線経路９と、ブロック枠１０、１１との交点
に位置に、最適化したブロック端子１４、１５を作成す
る。
【００３７】このブロック端子１４、１５間の配線を上
位階層で行ない、ブロック端子１４、１５と、ブロック
内部セルの配線を各ブロックについて行ない、迂回配線
１６を生じない結果を得る。
位階層で行ない、ブロック端子１４、１５と、ブロック
内部セルの配線を各ブロックについて行ない、迂回配線
１６を生じない結果を得る。
【００３８】ブロック端子位置の最適化の際に、ブロッ
ク外部への接続関係を持つセルのみを抽出して行うの
で、ブロック内の全データを展開するという上記従来技
術のトップダウン設計に比べ、ツールの使用メモリを少
なく抑えることができるという利点を有する。
ク外部への接続関係を持つセルのみを抽出して行うの
で、ブロック内の全データを展開するという上記従来技
術のトップダウン設計に比べ、ツールの使用メモリを少
なく抑えることができるという利点を有する。
【００３９】［実施例２］図５は、本発明の第２の実施
例の処理フローを示す図である。図６は、本発明の第２
の実施例における端子位置決めを模式的に説明するため
の図である。
例の処理フローを示す図である。図６は、本発明の第２
の実施例における端子位置決めを模式的に説明するため
の図である。
【００４０】図５に処理フローを示したように、本実施
例においては、従来のボトムアップ設計手法（図８参
照）と、同様に、ブロック面積見積（ステップ２０１）
と、内部セルの自動配置を行ない（ステップ２０２）、
例えば図９に示した結果を得る。
例においては、従来のボトムアップ設計手法（図８参
照）と、同様に、ブロック面積見積（ステップ２０１）
と、内部セルの自動配置を行ない（ステップ２０２）、
例えば図９に示した結果を得る。
【００４１】各ブロックについてブロック外部への接続
関係を持つセルを抽出したモデルを作成する（ステップ
２０３）。
関係を持つセルを抽出したモデルを作成する（ステップ
２０３）。
【００４２】このモデルの内部データを、図６に示すよ
うに、上位階層に展開したデータを作成し（ステップ２
０７）、仮配線を行う（ステップ２０８）。
うに、上位階層に展開したデータを作成し（ステップ２
０７）、仮配線を行う（ステップ２０８）。
【００４３】そして仮配線経路９と、上位階層における
ブロックの枠１０、１１との交点を求め、元のブロック
のその位置に、ブロック端子１２、１３を生成する（ス
テップ２０９）。
ブロックの枠１０、１１との交点を求め、元のブロック
のその位置に、ブロック端子１２、１３を生成する（ス
テップ２０９）。
【００４４】このブロック端子１２、１３とブロック内
部セルの配線を行い（ステップ２０４）、ブロック内部
を設計し、上位階層でブロック端子１２、１３間の配線
を行なう（ステップ２０６）。
部セルの配線を行い（ステップ２０４）、ブロック内部
を設計し、上位階層でブロック端子１２、１３間の配線
を行なう（ステップ２０６）。
【００４５】従来のボトムアップ設計でのブロック端子
２６、２７に比べ、ブロック端子１２、１３は、上位階
層のブロック間の接続を考慮して決定されているので、
迂回配線が生じることを避けることができるという利点
がある。
２６、２７に比べ、ブロック端子１２、１３は、上位階
層のブロック間の接続を考慮して決定されているので、
迂回配線が生じることを避けることができるという利点
がある。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ブロック端子の位置決定を、ブロック内部から必要な情
報のみを抽出したモデルと、その上位階層での位置およ
び接続関係に基づいて行うようにしたことにより、端子
位置を最適化し、迂回配線を避け、チップサイズを縮減
することができる、という効果を奏する。
ブロック端子の位置決定を、ブロック内部から必要な情
報のみを抽出したモデルと、その上位階層での位置およ
び接続関係に基づいて行うようにしたことにより、端子
位置を最適化し、迂回配線を避け、チップサイズを縮減
することができる、という効果を奏する。
【００４７】また、本発明によれば、ブロック内部の全
データを展開することなく、端子位置の最適化が行える
ことから、レイアウトツールの使用メモリの増大を抑止
低減することができる、という効果を奏する。
データを展開することなく、端子位置の最適化が行える
ことから、レイアウトツールの使用メモリの増大を抑止
低減することができる、という効果を奏する。
【図１】本発明の第１の実施例の処理フローを示す図で
ある。
ある。
【図２】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図３】本発明の第１の実施例におけるモデル作成を説
明するための図である。
明するための図である。
【図４】本発明の第１の実施例における端子位置決めを
説明するための図である。
説明するための図である。
【図５】本発明の第２の実施例の処理フローを示す図で
ある。
ある。
【図６】本発明の第２の実施例における端子位置決めを
説明するための図である。
説明するための図である。
【図７】階層レイアウト設計の概念図である。
【図８】従来の階層レイアウト設計のボトムアップ法の
処理フローを示す図である。
処理フローを示す図である。
【図９】ボトムアップ時のブロック端子位置決めを説明
するための図である。
するための図である。
【図１０】ボトムアップ時のレイアウト結果の一例を示
す図である。
す図である。
【図１１】従来の階層レイアウト設計のトップダウン法
の処理フローを示す図である。
の処理フローを示す図である。
【図１２】トップダウン時のブロック端子位置決めを説
明するための図である。
明するための図である。
【図１３】トップダウン時のレイアウト結果の一例を示
す図である。
す図である。
【図１４】ブロック内自動配置後の状態を説明するため
の図である。
の図である。
【図１５】トップダウン時のブロック端子位置最適化を
説明するための図である。
説明するための図である。
【図１６】従来のブロック端子位置最適化を行うツール
の構成を示すブロック図である。
の構成を示すブロック図である。
１、２、３ ブロック ４、５ 仮ブロック端子 ６ ブロック１、２間の接続関係 ７、８ ブロック外部と接続を持つブロック内部セル ９ 仮配線経路 １０、１１ ブロック枠 １２、１３ ブロック端子 １４、１５ 最適化されたブロック端子 １６ 迂回配線 １７、１９ ブロック内配線 １８ ブロック間配線 ２０、２１、２２ ブロック内部セル群 ２３ 仮配線経路 ２４、２５ 抽出モデル ２６、２７ 従来手法によるブロック端子 ２８、３７ ブロック内データベース ２９ モデル抽出処理部 ３０ モデル展開処理部 ３１ モデル展開後データベース ３２、３５ 仮配線処理部 ３３ 階層展開処理部 ３４ 階層展開後データベース ３６ 上位階層データベース
Claims (4)
- 【請求項１】データを階層に分割し各々の階層について
自動配置配線を行う階層レイアウト設計方法において、 階層ブロック内部の自動配置を行なった後、ブロック外
部と接続関係のあるセルを抽出したモデルを作成し、 前記モデルの上位階層での位置および接続関係からブロ
ックの端子位置を決定する、ことを特徴とする階層レイ
アウト設計方法。 - 【請求項２】データを階層に分割し各々の階層について
自動配置配線を行う階層レイアウト設計装置において、 階層ブロック内部の自動配置を行なった後のデータベー
スからブロック外部と接続関係のあるセルを抽出したモ
デルを作成する手段と、 前記モデルの上位階層での位置および接続関係からブロ
ックの端子位置を決定する手段と、 を有することを特徴とする階層レイアウト設計装置。 - 【請求項３】データを階層に分割し各々の階層について
自動配置配線を行う階層レイアウト設計方法において、 （ａ）ブロック内部の自動配置までを行なった後、ブロ
ック端子位置の最適化のために、ブロック内部からブロ
ック外部への接続関係を持つセルを抽出したモデルを作
成し、 （ｂ）前記モデルを上位階層に展開したデータを作成
し、 （ｃ）仮配線を行ない仮配線経路とブロック枠との交点
に位置にブロック端子を作成し、 （ｄ）前記ブロック端子間の配線を上位階層で行ない、 （ｅ）前記ブロック端子とブロック内部セルの配線を各
ブロックで行う、 ことを特徴とする階層レイアウト設計方法。 - 【請求項４】ブロック内部の自動配置までを行なった後
において、 （ａ）ブロック端子位置の最適化のために、ブロック内
部からブロック外部への接続関係を持つセルを抽出した
モデルを作成する処理、 （ｂ）前記モデルを上位階層に展開したデータを作成す
る処理、 （ｃ）仮配線を行ないその結果の仮配線経路とブロック
枠との交点に位置にブロック端子を作成する処理、 （ｄ）前記ブロック端子間の配線を上位階層で行なう処
理、 （ｅ）前記ブロック端子とブロック内部セルの配線を各
ブロックで行う処理、 の上記各処理をコンピュータで実行させるプログラムを
記録した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9157972A JP2910730B2 (ja) | 1997-05-30 | 1997-05-30 | 階層レイアウト設計方法および階層レイアウト設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9157972A JP2910730B2 (ja) | 1997-05-30 | 1997-05-30 | 階層レイアウト設計方法および階層レイアウト設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335473A true JPH10335473A (ja) | 1998-12-18 |
| JP2910730B2 JP2910730B2 (ja) | 1999-06-23 |
Family
ID=15661463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9157972A Expired - Fee Related JP2910730B2 (ja) | 1997-05-30 | 1997-05-30 | 階層レイアウト設計方法および階層レイアウト設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910730B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591408B1 (en) | 1999-09-30 | 2003-07-08 | Nec Electronics Corporation | Apparatus and method for designing semiconductor circuit, and recording medium |
| JP2014026406A (ja) * | 2012-07-26 | 2014-02-06 | International Business Maschines Corporation | Ｉｃ基板上にセルを配置して配線を最適化した論理回路の設計を支援する方法、該方法を用いて論理回路の設計を支援する装置及び該装置で実行することが可能なコンピュータプログラム |
-
1997
- 1997-05-30 JP JP9157972A patent/JP2910730B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591408B1 (en) | 1999-09-30 | 2003-07-08 | Nec Electronics Corporation | Apparatus and method for designing semiconductor circuit, and recording medium |
| JP2014026406A (ja) * | 2012-07-26 | 2014-02-06 | International Business Maschines Corporation | Ｉｃ基板上にセルを配置して配線を最適化した論理回路の設計を支援する方法、該方法を用いて論理回路の設計を支援する装置及び該装置で実行することが可能なコンピュータプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2910730B2 (ja) | 1999-06-23 |
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