RU132297U1 - Автоматизированная система проектирования электронных устройств - Google Patents

Abstract

Система проектирования электронных устройств на печатных платах, содержащая: блок разработки и моделирования программируемых вентильных матриц (FPGA)/ПЛИС, который осуществляет разработку и анализ аппаратной модели проектируемого устройства, для этого производится верификация аппаратной модели с использованием готовых тестовых векторов и осуществляется сравнение результатов аппаратной и системной модели, отличающаяся тем, что дополнительно содержит: блок проектирования схем и топологии печатных плат, который взаимосвязан с блоком теплового анализа печатных плат, блоком анализа целостности сигналов, блоком конструкторской документации и электронным архивом, блоком проектирования устройств ВЧ/СВЧ, блоком интеграции ПЛИС/ASIC; блоком проектирования механических конструкций электронного устройства и блоком аналогового, цифрового и смешанного моделирования, который взаимосвязан с блоком разработки и верификации системной модели проектируемого электронного устройства, который взаимосвязан с блоком разработки и моделирования программируемых вентильных матриц ПЛИС, который соответственно взаимосвязан с упомянутым блоком проектирования схем и топологии печатных плат и блоком интеграции ПЛИС/специализированных больших интегральных схем (ASIC), а также блоком аналогового, цифрового и смешанного моделирования, при этом блок разработки и верификации системной модели проектируемого устройства осуществляет создание функциональной модели устройства, его верификацию и разделение функциональной модели на операционные и управляющие блоки; блок проектирования устройств высоких (ВЧ) и сверхвысоких частот (

Description

Область техники

Полезная модель относится к производству и проектированию сложных электротехнических изделий на основе печатных плат, в частности, на основе маршрута проектирования печатных плат Expedition PCB, вокруг которого формируется единая среда проектирования от моделирования до верификации с учетом результатов трассировки и особенностей производства.

Уровень техники

Из уровня техники известны различные устройства для моделирования электронных приборов, например, полезная модель RU 71203 U1 опуб. 27.02.2008 МПК H05K 1/00, которая используется при моделировании и исследовании электронных приборов, элементов и схем по технологии «виртуальных приборов», например, в программной среде Lab VIEW. Наиболее близким аналогом по назначению и технической сущности к предложенной полезной модели является комплексная система автоматизированного проектирования (САПР) радиоэлектронных средств Altium Designer - А.Е.Сабунин, Altium Designer. Новые решения в проектировании электронных устройств, Солон-Пресс, Москва, 2009, которая позволяет реализовывать проекты электронных средств на уровне схемы или программного кода с передачей информации проектировщику программируемых логических интегральных схем (ПЛИС). Особенностью Altium Designer является проектная структура, сквозная целостность ведения разработки на разных уровнях проектирования и весь необходимый инструментарий для разработки, редактирования и отладки проектов на базе электрических схем и ПЛИС. Редактор схем позволяет вводить многоиерархические и многоканальные схемы любой сложности, а также проводить смешанное цифро-аналоговое моделирование. Библиотеки программы содержат более 90 тысяч готовых компонентов, у многих из которых имеются модели посадочных мест, SPICE и IBIS-модели, а также 3D модели и такие моделей можно создать внутренними средствами программы.

Краткое изложение сущности

Предложенная полезная модель позволяет устранить недостатки уровня техники, и задачей на ее разработку является собственно создание эффективной системы проектирования электронных устройств на предприятии, при этом полезная модель направлена на достижение нового технического результата - расширение функциональных возможностей и сокращение временных и вычислительных ресурсов на проектирование и производство таких устройств.

Указанный технический результат достигается тем, что предложена система проектирования электронных устройств на печатных платах, содержащая: компьютерные рабочие станции, взаимосвязанные и объединенные между собой через локальную вычислительную сеть (ЛВС) предприятия, при этом система содержит взаимосвязанные между собой следующие блоки: блок разработки и моделирования программируемых вентильных матриц (EРGА)/ПЛИС, осуществляющий разработку и анализ аппаратной модели проектируемого электронного устройства, для этого производится верификация аппаратной модели с использованием готовых тестовых векторов и осуществляется сравнение результатов аппаратной и системной модели, отличающаяся тем, что дополнительно содержит: блок разработки и верификации системной модели проектируемого электронного устройства, осуществляющий создание функциональной модели устройства, его верификацию, а также разделение функциональной модели на операционные и управляющие блоки; блок проектирования устройств высоких (ВЧ) и сверхвысоких частот (СВЧ) осуществляющий разработку и анализ ВЧ/СВЧ полосковых устройств, печатных плат и смешанных цифро-аналоговых блоков проектируемого электронного устройства с последующим совместным моделированием в среде проектирования ВЧ/СВЧ устройств, контрольным измерением параметров устройства и построением принципиальной электрической схемы и топологии устройства; блок конструкторской документации и электронный архив, осуществляющий подготовку конструкторской документации для проектируемого электронного устройства; блок проектирования схем и топологии печатных плат, осуществляющий разработку схем и трассировки печатных плат неограниченной сложности, моделирование и верификацию системы на уровне узлов и операционных, управляющих блоков проектируемого электронного устройства с учетом средств анализа целостности сигналов и моделирования электрических и физических параметров печатных плат и формирование конструкторской документации и данных для передачи на производство; блок интеграции ПЛИС/специализированных заказных больших интегральных схем (ASIC), осуществляющий интеграцию маршрута проектирования ПЛИС с маршрутами проектирования печатных плат, для автоматического отслеживания изменений ПЛИС, принципиальной схемы и топологии печатной платы; блок проектирования механических конструкций проектируемого электронного устройства, осуществляющий компоновку узлов и операционных, управляющих блоков проектируемого электронного устройства; блок аналогового, цифрового и смешанного моделирования, осуществляющий оценку результатов проектирования до получения прототипа проектируемого электронного устройства; блок теплового анализа печатных плат, осуществляющий моделирование тепловых процессов на печатных платах проектируемого электронного устройства; блок анализа целостности сигналов, осуществляющий анализ целостности сигналов, перекрестных помех и электромагнитной совместимости проектируемого электронного устройства.

Эти и другие аспекты предложенной полезной модели системы проектирования сложных электронных устройств станут очевидными и будут объяснены со ссылками на чертежи и варианты осуществления, описанные в дальнейшем.

Краткое описание представленных чертежей

На фиг.1 показана общая блок-схема системы проектирования

На фиг.1 а показана функциональная схема системы проектирования РЭУ

На фиг.2 показана схема маршрута проектирования на системном уровне.

На фиг.3 показана схема маршрута проектирования программируемых логических интегральных схем (ПЛИС).

На фиг.4 показана схема основных этапов разработки ПЛИС.

На фиг.5 показана схема размещения и трассировки в Quartus II.

На фиг.6 показана схема маршрута проектирования схем и топологии печатных плат.

На фиг.7 показана схема маршрута схемотехнического проектирования на основе систем автоматизированного проектирования (САПР) ВЧ/СВЧ.

На фиг.8 показана схема совместного моделирования устройств ВЧ/СВЧ на основе САПР.

Подробное описание

Указанный технический результат достигается тем, что автоматизированная система проектирования электронных устройств (Базовый центр системного проектирования), содержит: блок проектирования схем и топологии печатных плат, который взаимосвязан с блоком теплового анализа печатных плат, блоком анализа целостности сигналов, блоком конструкторской документации и электронным архивом, блоком проектирования устройств ВЧ/СВЧ, блоком интеграции Expedition и ПЛИС/ASIC; блоком проектирования механических конструкций электронного устройства и блоком аналогового, цифрового и смешанного моделирования, который взаимосвязан с блоком разработки и верификации системной модели проектируемого электронного устройства, который взаимосвязан с блоком разработки и моделирования программируемых вентильных матриц ПЛИС, который соответственно взаимосвязан с упомянутым блоком проектирования схем и топологии печатных плат и блоком интеграции Expedition и ПЛИС/ASIC, а также блоком аналогового, цифрового и смешанного моделирования.

При этом блок разработки и моделирования программируемых вентильных матриц (FРGА)/ПЛИС осуществляет разработку и анализ аппаратной модели проектируемого электронного устройства, для этого производится верификация аппаратной модели с использованием готовых тестовых векторов и осуществляется сравнение результатов аппаратной и системной модели; блок разработки и верификации системной модели проектируемого электронного устройства осуществляет создание функциональной модели устройства, его верификацию, а также разделение функциональной модели на операционные и управляющие блоки; блок проектирования устройств ВЧ/СВЧ осуществляет разработку и анализ ВЧ/СВЧ полосковых устройств, печатных плат и смешанных цифро-аналоговых блоков проектируемого электронного устройства на основе 2,5-мерного и/или полного трехмерного электромагнитного моделирования с целью определения влияния разнообразных паразитных эффектов на параметры схемы, электромагнитной совместимости между различными узлами схемы, разработку параметризованных трехмерных моделей проектируемого электронного устройства с последующим совместным моделированием в среде проектирования ВЧ/СВЧ устройств, контрольным измерением параметров устройства на их соответствие техническому заданию (ТЗ) с результатом построения принципиальной электрической схемы и топологии устройства; блок конструкторской документации и электронного архива осуществляет подготовку конструкторской документации для проектируемого электронного устройства и содержит: схемный и топологический редакторы системы проектирования для выпуска документации на проектируемое электронное устройство в соответствии с нормами и правилами единой системой конструкторской документации (ЕСКД) на основе хранимых в электронном архиве графических примитивов, повторяющихся в документации, и шаблонов документов, а также, как вариант, может содержать информацию о структуре, вариантах конфигурации изделия и компонентов, информацию о технологии изготовления изделий и их компонентов собственного производства, электронные образы различных конструкторских документов, данные об организационной структуре предприятия и полномочиях проектировщиков, данные о процессе разработки: статусах, присвоенных результатам работы, проведенных изменениях в различных единицах для выдачи их вышеуказанным блокам; блок проектирования схем и топологии печатных плат осуществляет: разработку схем и трассировки печатных плат неограниченной сложности, моделирование и верификацию системы на уровне узлов и операционных, управляющих блоков проектируемого электронного устройства с учетом средств анализа целостности сигналов и моделирования электрических и физических параметров печатных плат, и разработку конструкторской документации и различных данных (технологических и др.) для передачи на производство; блок интеграции топологического редактора Expedition и ПЛИС/ASIC осуществляет интеграцию маршрута проектирования ПЛИС с маршрутами проектирования печатных плат, что позволяет автоматически отслеживать все изменения ПЛИС, принципиальной схемы и топологии печатной платы, вызванные переназначением выводов, по правилам, заданным разработчиком ПЛИС и производителем кристалла; блок проектирования механических конструкций проектируемого электронного устройства осуществляет компоновку узлов и операционных, управляющих блоков проектируемого электронного устройства с помощью программ двухмерного и трехмерного твердотельного проектирования; блок аналогового, цифрового и смешанного моделирование, осуществляет оценку результатов проектирования до получения прототипа электронного устройства; блок теплового анализа печатных плат осуществляет моделирование тепловых процессов на печатных платах проектируемого электронного устройства; блок анализа целостности сигналов осуществляет анализ целостности сигналов, перекрестных помех и электромагнитной совместимости проектируемого электронного устройства.

Таким образом, все отличительные от прототипа признаки полезной модели направлены на получение технического результата - расширение функциональных возможностей системы проектирования электронных устройств и сокращение временных и вычислительных ресурсов на проектирование таких изделий.

Указанные блоки и система могут быть реализованы с использованием персональных компьютеров (ПК) и/или серверов (компьютера или иного запрограммированного вычислительного средства), объединенных через ЛВС предприятия на основе технологии «клиент-сервер», взаимодействие между которыми осуществляется через различные протоколы обмена данными. Система может быть реализована как программная среда, установленная на ПК проектировщиков. Как вариант, система может быть реализована путем инсталляции на отдельный WEB-сервер предприятия, который может быть территориально разделен от ПК проектировщиков, но имеют доступ в общую локальную сети или сеть Internet.

Общие сведения о базовом центре системного проектирования.

Маршрут проектирования, показанный на фиг.1 и 1а, охватывает несколько современных направлений проектирования систем. Ядром маршрута проектирования является подсистема/блок проектирования печатных плат Expedition PCB, вокруг которой формируется единая среда проектирования, от моделирования до верификации, с учетом результатов трассировки и особенностей производства. Ввиду того, что современные электронные системы становятся все более сложными, процесс проектирования печатной платы требует участия не только инженера - конструктора, но и всех участников проектирования и изготовления современной техники - от разработчика до производителя. Поэтому при проектировании современной печатной платы следует учитывать следующие факторы: использование в системах цифровых узлов на базе программируемых логических интегральных схем; рост скоростей распространения сигналов, и, как следствие, возрастание влияния физических параметров трасс и печатных плат на работоспособность систем; аналоговое, цифровое и смешанное моделирование, позволяющее оценить результаты проектирования до получения первого прототипа, и тем самым сократить итерации и сроки проектирования; многократное повторение схемных и топологических решений (или незначительная модификация) из системы в систему; поддержка жизненного цикла изделия, обеспечивающая возможность оперативного доступа к информации, ее визуализации, использования и корректировки.

Оценка потребностей и факторов, описанных выше, позволяет создать комплексный сквозной цикл проектирования на предприятии, состоящий из нескольких основных маршрутов проектирования, интегрированных между собой: маршрут проектирования на системном уровне; маршрут проектирования ПЛИС, включающий средства разработки, отладки и моделирования цифровых устройств на языке проектирования описания аппаратуры интегральных схем (VHDL); маршрут проектирования схем и топологии печатных плат, позволяющий разрабатывать схемы и трассировать печатные платы неограниченной сложности с учетом особенностей современного проектирования (использование средств анализа целостности сигналов и моделирования электрических и физических параметров печатных плат); маршрут проектирования СВЧ; маршрут проектирования механических конструкций и узлов. Маршрут проектирования на предприятии не является замкнутым в решении перечисленных задач, поэтому процесс обмена данными между различными системами проектирования предприятия является наиболее значимым, это и обмен данными проектирования с конструкторами, занимающимися компоновкой аппаратуры с помощью программ двухмерного и трехмерного твердотельного проектирования, и тепловой анализ процессов, протекающих на печатной плате, и средства подготовки производства печатных плат, и средства выпуска текстовой документации.

Представленный маршрут проектирования систем учитывает следующие цели: высокий технический уровень сегодня и в перспективе, интеграция со смежными средствами проектирования предприятия, поддержка заимствования проектов, выполненных в других системах проектирования, централизация управления проектными данными (библиотеки, стандарты, нормы и правила), выполнение конструкторской документации в соответствии с ЕСКД.

Блок разработки и верификации системной модели изделия осуществляет создание функциональной модели будущего устройства, его верификацию, а также разделение функциональной модели на блоки. Входными данными для разработки является ТЗ на разработку, математическая модель и ее функциональное поведение. В процессе разработки оцениваются трудоемкость создания модели, характеристики будущей системы, создаются тестовые вектора для моделирования изделия, а также выбираются готовые сложно-функциональные (СФ) модели, необходимые для создания конечного изделия. Результатом работы должна быть системная модель устройства и набор тестовых векторов для верификации данного устройства, которые являются эталоном для аппаратной реализации изделия и его дальнейшей верификации.

Блок разработки и моделирования ПЛИС осуществляет разработку и анализ аппаратной модели изделия. Входными данными для разработки являются модель системного уровня, тестовые вектора системной модели, а также набор готовых библиотек СФ-моделей. СФ-модели позволяют сократить время на проектирование изделия, обеспечивают прозрачность разработки проекта в целом, а также возможность для миграции проекта на любое семейство ПЛИС производителя. В процессе разработки создается аппаратная модель изделия по системной модели, происходит верификация аппаратной модели с использованием готовых тестовых векторов и осуществляется сравнение результатов аппаратной и системной моделей. Результатом работы должна быть аппаратная модель, готовая для реализации на любом производителе ПЛИС.

Блок проектирования приборов ВЧ/СВЧ осуществляет разработку и анализ ВЧ/СВЧ полосковых устройств, печатных плат и смешанных цифро-аналоговых узлов/блоков и устройств. Разрабатываемые устройства, помимо приемо-передающей аппаратуры и модулей управления, включают в себя весь спектр активных и пассивных устройств СВЧ, таких как: фильтры, делители, направленные ответвители, аттенюаторы, фазовращатели, антенны, волноводы, смесители, усилители, генераторы и другие. Проектирование устройств СВЧ также включает в себя 2,5-мерное и полное трехмерное электромагнитное моделирование с целью определения влияния разнообразных паразитных эффектов на параметры схемы, электромагнитной совместимости между различными узлами схемы, разработку параметризованных трехмерных моделей устройств с последующим совместным моделированием в среде проектирования ВЧ/СВЧ устройств. При этом имеются проблемы, связанные с проектированием и анализом ВЧ/СВЧ устройств, а именно: соответствие параметров разрабатываемых устройств параметрам, указанным ТЗ, увеличение процента выхода годных приборов, уменьшение времени проектирования. Подобные проблемы объясняются следующими факторами: отсутствие возможности совместного моделирования устройств в средствах проектирования ВЧ/СВЧ устройств и печатных плат и средствах электромагнитного моделирования, отсутствие корректных моделей элементов, используемых в проектировании, отсутствие возможности одновременного моделирования ВЧ/СВЧ устройств и средств передачи коротковолнового электромагнитного излучения.

В процессе проектирования разрабатывается принципиальная схема и топология устройств, а также производится контроль выполнения правил проектирования и требований технического задания. Результатом работы является построение принципиальной электрической схемы и топологии устройства, а также подготовка комплекта, соответствующей конструкторской документации. Проводят контрольное измерение параметров опытных образцов устройств, полученных в результате проектирования, на их соответствие ТЗ. Блок проектирования печатных плат разрабатывает принципиальные электрические схемы, топологию печатной платы, выполняет моделирование и верификацию системы на уровне узлов и блоков, разрабатывает конструкторскую документацию и готовит данные для передачи на производство. Каждое направление работы системы характеризуется требованиями к исходным данным, проектным процедурам и методам контроля.

Маршрут проектирования на системном уровне.

За последние несколько лет радиоэлектронные устройства (РЭУ) совмещают несколько разных устройств в одном, которое позволяет выполнять одновременно несколько функций. Такой функционал привел к увеличению требований на сложность проекта и проектных показателях. Для того, чтобы начать проектирование изделия, на этапе разработки ТЗ необходимо оценить и определить огромное количество показателей, удовлетворяющих исходным требованиям, например: состав будущей системы; тактовая частота работы системы; количество портов ввода/вывода; потребляемая мощность; разрядность отдельно взятых блоков, при этом самая главная проблема, стоящая перед производителями изделий - быстрое устаревание продукта с момента его выхода на рынок и необходимо быть полностью уверенным, что система, которую предприятие начинает проектировать, поступит на рынок как можно раньше, чтобы максимизировать доходы от проекта. Учитывая все эти факторы, на текущий момент существует методология проектирования изделия на системном уровне, которая может ускорить процесс проектирование систем, а также сократить количество ошибок и итераций перепроектирования. Данная методология охватывает разработку, отладку и верификацию программной и аппаратной частей на поведенческом (функциональном) уровне.

Поведенческое (функциональное) проектирование и верификация занимает все более важное место в общем маршруте проектирования. Если раньше под проектированием понималась разработка проекта на уровне регистровых передач (и далее переход на вентильный уровень средствами логического синтеза), а верификация проводилась средствами логического моделирования, то сейчас верификация начинается на поведенческом уровне, на стадии разработки общей спецификации проекта.

На фиг.2 показаны общие этапы маршрута проектирования на системном уровне. Основными требованиями, предъявляемыми к составу средств функционального проектирования и верификации, являются: анализ архитектуры, производительности и других системных параметров проектируемых систем; проектирование аппаратно-программных систем, то есть, возможность совместной разработки и верификации аппаратуры и встроенного программного обеспечения; проектирование систем с использованием СФ-блоков, то есть использование моделей СФ-блоков при разработке аппаратуры и программного обеспечения; единая среда проектирования, от системного уровня до уровня регистровых передач и вентильного уровня с поддержкой языков C/C++/SystemC и языков описания аппаратуры Verilog/VHDL; наличие библиотек и высокоуровневых конструкций для функциональных блоков и коммуникационных каналов, включая таблицы связности; средства управления данными и документирования проектов.

На поведенческом уровне составляются модели будущих операционных и управляющих блоков, получают функциональные схемы ПЛИС, производят моделирование и верификацию на поведенческом уровне и уровне языка регистровых передач (RTL). Важным аспектом данного уровня является наиболее полное и качественное покрытие функционала будущей системы. Входными данными является ТЗ на разработку, в котором описывается назначение и работа системы, подбираются математические алгоритмы для ее реализации, а также описывается структура будущих тестовых воздействий для верификации изделия. В результате, разработчик получает оптимизированную функциональную модель будущей системы, в которой могут использоваться сторонние СФ-блоки или собственные СФ-блоки предприятия, а также тестовые вектора, которые в дальнейшем будут использоваться при тестировании аппаратной модели изделия.

В качестве программно-аппаратных средств САПР для системного уровня проектирования могут использоваться следующие: Signal Processing Designer - среда проектирования для разработки и моделирования электронных систем на архитектурном уровне, предназначенная для проектирования СБИС, применяемых в сетевых устройствах, системах беспроводной связи, мультимедиа и т.д., обеспечивающая алгоритмическую разработку, проектирование фильтров, генерации С кода, совместное проектирование программной и аппаратной частей СБИС и поддерживающая форматы C++, языка описания аппаратуры (HDL), ISS и Matlab. Signal Processing Designer HDS - расширение системы архитектурного проектирования библиотеками, средствами моделирования и анализа для разработки СБИС на поведенческом уровне и уровне RTL. Обеспечивает прямой интерфейс к средствам логического и поведенческого синтеза путем генерации поведенческого HDL кода или кода уровня регистровых передач (RTL) для проведения алгоритмического и архитектурного проектирование СБИС в единой среде. Signal Processing Designer COMLIB -дополнительная библиотека функций с плавающей точкой, включающая такие элементы как модуляторы, демодуляторы, модели каналов беспроводной связи, элементы для моделирования RF сигнала и радарных систем.

Маршрут проектирования программируемых логических интегральных схем. Новое поколение ПЛИС ведущих производителей (Xilinx, Altera и других) позволяет реализовать полноценную систему на программируемом кристалле. В состав ПЛИС включаются встроенные процессорные ядра (Power PC в Virtex II Pro Xilinx и NIOS в Stratix Altera), специализированные арифметические блоки для DSP приложений, высокоскоростные последовательные интерфейсы, блоки памяти различной конфигурации и назначения. Соответственно, возрастают и требования к средствам проектирования таких кристаллов. В процессе проектирования ПЛИС предприятие сталкивается с такими задачами как: миграция существующих проектов на новые версии САПР и кристаллы ПЛИС, освоение новых методологий разработки изделий, что приводит к длительному циклу разработки, отладки и тестирования и, в итоге, ведет к удорожанию готовых изделий.

На фиг.1 показан маршрут проектирования программируемых логических интегральных схем. Отличительная особенность предлагаемого маршрута проектирования ПЛИС - независимость от конкретного производителя, что позволяет проектировать системы, основанные на комбинации ПЛИС различных производителей, оптимально используя преимущества каждой из них. В случае необходимости перехода на другую технологию или другой тип кристаллов систему достаточно легко перепроектировать. Все это невозможно при использовании средств проектирования, предлагаемых изготовителями ПЛИС, которые работают только со своими кристаллами. Маршрут проектирования включает несколько основных направлений: средства создания системной модели проекта, средства создания проектов на уровне RTL, выбор имеющихся СФ-моделей при разработке проекта, средства функционального моделирования и отладки проектов, средства логического и физического синтеза, средства интеграции маршрута проектирования ПЛИС и печатных плат. Модули, при необходимости, могут использоваться автономно или в других маршрутах проектирования (например, смешанное моделирование), так как основным форматом передачи данных между модулями на этой стадии проектирования являются RTL описания на VHDL, Verilog, EDIF или их комбинации.

Использование открытых СФ-моделей.

Каждое средство поставщика САПР для проектирования ПЛИС позволяет использовать аппаратные СФ-блоки, входящие в состав САПР ПЛИС и помогающие сократить время разработки. Недостатком такого подхода является закрытость библиотечных элементов (предприятие не владеет исходными текстами блоков, а, значит, и исходными текстами своего проекта), поэтому тенденцией развития современного маршрута проектирования ПЛИС является использование открытых библиотечных моделей СФ-блоков, за счет чего предприятие может иметь «прозрачные» проекты, реализуемые на различных семействах ПЛИС. Использование готовых блоков обеспечивает разработчику возможность не тратить время и средства на разработку и верификацию, поскольку наличие готовых унифицированных наборов СФ-блоков позволяет разработчикам собирать системы "из кубиков". Причем "собирать" на системном уровне, уровне функционального описания, проводя анализ и глобальную оптимизацию всей системы в целом. Интегрируя в проекте готовые IP-блоки от сторонних разработчиков и блоки, разрабатываемые собственными проектными группами, можно обеспечить необходимый компромисс между стоимостью и сроками создания конечного изделия. Для сокращения сроков проектирования требуются недорогие и надежные библиотеки IP-блоков. Открытые библиотеки IP блоков представляют собой набор фундаментальных блоков для проектирования и верификации, включая компоненты памяти, трактов обработки данных, шин расширенной архитектуры для микроконтроллеров (АМВА), микроконтроллеров, контроллеров со структурой встроенного самотестирования (BIST), а также IP-блоков для верификации различных стандартов шин (PCI, PCI-X, USB, Ethernet) и различных компонентов, доступных через программу Start IP и IP блоки моделей процессоров. В результате, разработчики получают возможность использовать готовые СФ-модели, что позволяет сократить время на разработку конечной системы и повысить качество проекта, а также реализовывать проект для различных семейств ПЛИС без модификации исходного проекта.

Средства создания проектов на уровне RTL.

Создание проекта на уровне RTL и выполнение функции "центра управления" проектными данными и всем процессом проектирования осуществляется в редакторе проектов HDL Author. Кроме стандартного текстового редактора для работы с языками VHDL, Verilog, SystemC и т.д. HDL Author поддерживает такие способы представления проекта, как блок-диаграмма, блок-схема, конечный автомат, таблица истинности, таблица связности блоков, которые помогают разработчикам вводить проект в том виде, в котором они привыкли работать; При работе с иерархическими проектами верхний уровень, например, может быть представлен в виде блок-схемы, а самый нижний - в виде текстового HDL. Возможность выбора представления проекта обеспечивает большое преимущество, поскольку пользователю для первоначального описания проекта достаточно знать только основы языка, а профессиональный пользователь может включить специфические языковые конструкции в графическое описание, и тогда создание таких рутинных строк HDL текста, как заголовки, ветвления, циклы осуществит программа. После завершения разработки исходного представления проекта происходит проверка синтаксиса и генерация HDL описания. Процессом генерации можно управлять, например, для части проекта, представленной в виде конечных автоматов, можно выбирать способ кодировки конечного автомата, делать его синхронным или асинхронным, определять реакцию на сигнал сброса и многое другое. Тесная интеграция с этапами моделирования и синтеза позволяет экспериментировать с настройками, почти мгновенно получая результаты, и, в итоге, быстро получать оптимальные варианты. Важное преимущество HDL Author - поддержка режима коллективной работы с использованием внешних или собственных блоков, а также механизма управления, хранения и распределения прав доступа к библиотекам блоков. Система управления версиями контролирует все обновления в библиотеках и проектах. При использовании внешнего блока программа и средство визуализации сформируют графическое представление исходного кода, которое поможет инженеру, не обладающему детальными знаниями о блоке, быстрее разобраться в принципах его работы. HDL Author поддерживает выпуск проектной документации.

Средства функционального моделирование и отладки проектов.

Средства функционального моделирования и отладки проекта являются неотъемлемой частью разработки изделия. Данные средства, в первую очередь, необходимы для выполнения моделирования и отладки проектов, описанных на VHDL, Verilog, в формате обмена данными для электронной автоматизации проектирования (EDIF) или их комбинации, а также систем, описанных на поведенческих языках C/C++, SystemC, Matlab, что позволяет использовать их для верификации проекта на всем цикле разработки, от системного уровня до уровня RTL. Помимо режима пакетной обработки средства моделирования предоставляют такие отладочные возможности, как построчное моделирование, анализ потоков данных, анализ полноты покрытия и эффективности кода. В рамках маршрута проектирования из средств моделирования можно мгновенно перейти к исходному описанию в HDL Author к любой моделируемой строки, выполнить повторную загрузку и компиляцию измененного проекта без потери текущих настроек моделирования, включить функцию анимации, позволяющую наглядно отображать процесс моделирования. Работа с включенным режимом анализа полноты покрытия дает возможность оценить эффективность описания проекта, определить узкие места, избыточную логику и т.д. В наглядном виде доступна информация о частоте выполнения строк HDL текста.

Средства логического и физического синтеза.

Современные ПЛИС дают возможность разрабатывать схемы большего объема, высокой сложности и быстродействия, позволяя создавать целые системы, используя только ПЛИС-технологию. Типичным примером подобной системы может служить множество микроконтроллеров, составляющих набор системной логики материнской платы. Для описания проектов используется уровень описания RTL - регистровых передач, на языках аппаратуры Verilog/VHDL. Данное описание на HDL языках в целом технологически независимо, хотя до разработки RTL-кода необходимо принимать во внимание последующую реализацию, если речь идет о проектировании системы на кристалле. Поэтому логический синтез является ключевым и универсальным инструментом при проектировании цифровых систем и их реализации в виде ПЛИС, физических прототипов как на основе ПЛИС (макетов), так и виртуальных прототипов кристаллов.

Независимость от конкретного производителя ПЛИС и возможность повторного использования спроектированных модулей в любом элементном базисе является ключевым моментом при разработке комплексных систем. Более того, ведущие компании всегда улучшают свои алгоритмы для синтеза схем на ПЛИС, что позволяет достигать наилучших результатов по сравнению с традиционными средствами синтеза САПР ПЛИС.

Логический синтез выполняется с помощью сторонних средств САПР, не зависящих от производителей ПЛИС. Данные пакеты поддерживают все семейства ПЛИС ведущих производителей, что позволяет оптимально подобрать подходящее семейство ПЛИС для реализации проекта. Преимущество сторонних САПР ПЛИС заключается в алгоритмах логического и физического синтеза, которые позволяют достичь наилучших результатов по сравнению со стандартными средствами логического синтеза поставщиков ПЛИС. Оптимальный алгоритм синтеза выбирается автоматически на основе анализа входного RTL описания, или в сложных ситуациях можно использовать ручные настройки. Механизм синтеза хорошо адаптирован к использованию крупных блоков. Использование механизма временного анализа позволяет контролировать временные ограничения логических и синхросигналов непосредственно в процессе синтеза, что уменьшает количество итераций размещения и трассировки. Функция инкрементального синтеза позволяет проводить иерархическое разбиение на отдельные блоки с последующим раздельным синтезом каждого из блоков и финальной сборкой проекта на завершающем этапе. Такой подход в случае необходимости внесения изменений позволяет пересинтезировать только измененный блок, что, во-первых, экономит время синтеза, а во-вторых, сохраняет оптимальные конфигурации других блоков, достигнутые на этапе первоначального синтеза. Список соединений синтезированного устройства сохраняется в формате EDIF и передается в программу размещения и трассировки производителя ПЛИС, например, Quartus II компании Altera, вместе с файлом ограничений на проект, в формате поставщика ПЛИС. После размещения, трассировки, можно провести повторное моделирование с учетом реальных значений задержек библиотечных элементов, величины нагрузки и длины трасс.

Для ПЛИС, 50-70% общей величины задержки приходится на межсоединения. В этих условиях на этапе синтеза недостаточно оптимизировать логическую схему, необходимо учитывать реальные физические параметры размещения. База данных средств САПР содержит детальные сведения о физической структуре каждой конкретной серии ПЛИС, а также правилах размещения и трассировки. Смысл физического синтеза - оптимизация схемы с учетом реальных задержек, полученных по результатам работы размещения и трассировки. Более того, выполнение размещения и трассировки выполняется на лету, без использования средств производителя САПР ПЛИС, что сокращает общее время на получение конечного результата. Если автоматической оптимизации недостаточно, можно воспользоваться интерактивной средой редактирования, позволяющей выполнять размещение в инкрементном режиме и оперативно отслеживать влияние вносимых изменений. Такой подход позволяет быстро (часто, за одну итерацию) получить требуемый результат, не прибегая к модификации исходного HDL кода (на фиг.4 показаны этапы разработки ПЛИС).

Средства разработки физической топологии ПЛИС (Quartus II).

Финальный этап разработки ПЛИС - размещение, трассировка и формальная верификация ПЛИС перед получением файла Bitstream для загрузки в ПЛИС. Для данного этапа необходимо средство САПР Altera Quartus II, в которой будет произведено финальное размещение и трассировка схемы, с учетом ограничений на проект. Входными данными для Quartus II является HDL код проекта (на фиг.5 показаны этапы размещения и трассировки в Quartus II), полученный на этапе логического синтеза, и файл ограничений на проект, описывающий временные ограничения и задержки на межсоединениях. Результатом должен быть выходной файл, формата Bitstream, который впоследствии будет использоваться для программирования ПЛИС. В процессе разработки изделия в среде Quartus II разработчики могут использовать внутренние библиотечные СФ-блоки - BDF (Block Design Format). Данные СФ-блоки позволяют сократить конечное время на разработку изделия, но при переходе к независимьм средствам проектирования ПЛИС перед разработчиками возникает целый ряд проблем, связанных с использованием данных компонентов: поддержка новых семейств производителя ПЛИС осуществляется для новых версий программного обеспечения, что не позволяет использовать старые версии с новыми семействами ПЛИС; использование BDF компонентов приводит к непрозрачной разработке всего проекта и невозможности корректной генерации HDL модели для данных компонентов. Однако, не из всех BDF компонентов существует возможность создания HDL описания (описание проекта на аппаратных языках Verilog/VHDL) из-за семантических ограничений Quartus II; от версии к версии меняются количество BDF компонентов, а также названия компонентов, что затрудняет перенос проекта на более позднюю версию САПР Quartus II. Разработчикам приходится изменять (адаптировать) проект под новую версию САПР Quartus II; с использованием новых версий Quartus II, разработчикам приходится осваивать новое средство САПР, т.к. от версии к версии графическая среда разработки проекта меняется, а также меняется набор функций, необходимых для разработки изделия.

В качестве программно-аппаратных средств САПР для проектирования ПЛИС могут использоваться следующие: Design Ware - библиотека IP блоков логических устройств, ЕСС, CRC, FIFO и т.д. для использования в процессе синтеза. Повышает качество синтеза за счет использования оптимальных конструкций и конфигураций компонентов. HDL Author - IDE для разработки проектов на языках HDL, имеет интеграцию с ModelSim. ModelSim SE - средство смешанного моделирования проекта, а также наборов расширенных функций для анализа и отладки системы. Имеет поддержку языков System Verilog, SystemC, PSL, SVA и OVL. Synplify Pro / Precision RTL Plus -пакет логического синтеза для ПЛИС. Позволяет выполнить логический синтез проекта на ПЛИС, имеет встроенную поддержку средства моделирования VCS и библиотеки СФ-блоков Design Ware. Quartus II - пакет для разработки проектов на ПЛИС компании Altera (включает в себя средства логического, физического синтеза, а также размещения логических элементов на кристалле. Имеет возможность верификации проекта, используя различные средства моделирования и анализ цепей питания).

Средства интеграции маршрута проектирования ПЛИС и печатных плат (IO Designer).

Предыдущие модули являются средствами разработки цифровых устройств, а IO Designer является средством интеграции маршрута проектирования ПЛИС с маршрутами проектирования печатных плат, что позволяет автоматически отслеживать все изменения ПЛИС, принципиальной схемы и топологии печатной платы, вызванные переназначением выводов. При совместном проектировании печатных плат и ПЛИС это типичная ситуация, а отслеживать изменение принципиальной схемы вручную крайне неэффективно и, к тому же, может привести к ошибкам. Модуль интеграции позволяет участникам проектирования одинаково «видеть» проект и в реальном времени определять необходимость внесения изменений и их направление, а также выполнять обмен выводами всем участникам проектирования, по правилам, заданным разработчиком ПЛИС и производителем кристалла. IO Designer обладает средствами автоматизированного создания условных графических изображений ПЛИС, что сокращает трудоемкость операции создания компонентов ПЛИС. Интеграция данных цифрового проектирования и печатных плат выполняется в нескольких форматах: HDL (VHDL, Verilog и их комбинации), Place and Route Constraints files (Xilinx - usf, Altera - acf, csf, qsf). Place and Route pin report files (Xilinx - pad, csv, Altera - pin, fit). Интеграция маршрута проектирования ПЛИС и печатных плат сокращает количество ошибок, связанных с синхронизацией данных проектирования ПЛИС и печатной платы, оптимизировать трассировку печатных плат, а также сократить время передачи информации от одного профильного подразделения к другому.

Маршрут проектирования схем и топологии печатных плат.

Маршрут проектирования схем и топологии печатных плат включает четыре основных направления (фиг.6 - маршрут проектирования схем и топологии печатных плат): проектирование схем (DxDesigner), обладающее средствами создания схем в соответствии с ЕСКД и возможностями иерархического проектирования, проектирование топологии печатных плат (Expedition PCB), позволяющее трассировать печатные платы неограниченной сложности в автоматическом и интерактивном режимах, проектирование и управление библиотекой радиоэлементов (Library Manager), обеспечивающее создание, хранение и управление библиотеками элементов (условные графические изображения, топологические посадочные места, упаковочная информация, шаблоны и IBIS модели), анализ целостности сигналов и электромагнитной совместимости (HyperLynx), учитывающий тенденции развития электронной техники в области роста скоростей распространения сигналов, и современные средства анализа целостности сигналов (предтопологические и посттопологические). Для повышения эффективности работы инженеров и качества разрабатываемых изделий в маршруте представлены несколько дополнительных модулей: средство создания многократно используемых блоков и повторного их использования в проектах (Design Reuse), средство создания многовариантных проектов на одной печатной плате (Variant Manager). Преимущество маршрута - использование единой центральной базы данных проекта и системы создания и управления центральной библиотекой радиоэлементов. Проектирование в таком контексте обеспечивает полное соответствие проектных данных и контролирует проводимые изменения на каждом этапе проектирования. Соответствие электрической схемы, топологии и используемых библиотек элементов отслеживается системой в автоматическом режиме и позволяет избежать ошибок при проектировании, а также добиться единого представления проекта для всех участников. Кроме того, проектирование печатной платы в маршруте основано на соблюдении и контроле в реальном времени ограничений, сформулированных на различных этапах проектирования (результаты моделирования, физические ограничения топологии, электрические ограничения на параметры сигналов и т.д.). Ограничения могут быть заданы различными участниками проектирования, от разработчика до конструктора, но должны быть доступны всем.

Проектирование электрических схем (DxDesigner).

DxDesigner представляет собой "центральный пульт" управления проектом в маршруте проектирования и обеспечивает доступ к полному дереву проекта, включая все проектные данные. Отличительная особенность DxDesigner в том, что он реализует принцип подчиненности всего процесса проектирования конкретному проекту. Это позволяет каждому специалисту работать в специально адаптированном к его требованиям окружении, располагая при этом возможностью доступа ко всему дереву проекта. При этом каждый из них, установив специальный режим, может сделать рабочую версию своего блока "виртуально независимой" от других членов группы разработчиков. Закончив верификацию своего блока, он делает его доступным всем участникам процесса проектирования. DxDesigner позволяет оформлять электрические схемы в соответствии с действующими нормами ЕСКД. Графические возможности схемотехнического редактора не основное преимущество проектирования, куда более важным преимуществом редактора является его интеграция с маршрутом проектирования, которая может быть организована в реальном времени (когда участники проекта работают в едином файловом пространстве) или как распределенная (данные проектов находятся на различных файловых ресурсах). Использование средств интеграции в различных комбинациях открывает инженеру-разработчику следующие возможности: автоматическое проведение изменений из схемы в топологию и обратно, позволяющее на любом этапе проектирования иметь доступ к актуальной информации по проекту независимо от того, кто из участников сделал изменения, интеграция с центральной библиотекой радиоэлементов, позволяющая выполнять поиск компонентов по различным критериям для размещения на схеме и контроль использования библиотеки. Проверка соответствия компонентов, представленных на схеме, компонентам в центральной библиотеке становится полезной при автоматизированном контроле схем (правила выполнения компонента контролируется на этапе создания библиотеки, вследствие чего сокращается объем проверок электрических схем), вводе электрических, физических ограничений и контроле их выполнения с использованием редактора ограничений (Constraint Editor System). Ввод ограничений на этапе разработки электрической схемы позволяет сформировать электрические и физические ограничения проекта и проконтролировать их после завершения работы над топологией печатной платы. Такие ограничения могут быть заданы разработчиком для определенных сигналов и элементов схемы, а также на основе результатов моделирования.

Проектирование топологии печатных плат (Expedition PCB).

Expedition PCB - ядро маршрута проектирования печатных плат. Топологический редактор обладает современными средствами автоматической и интерактивной трассировки, что позволяет существенно сократить сроки проектирования печатных плат без потери качества. Соблюдение электрических и физических ограничений, контролируемое в реальном времени - залог успешного и качественного выполнения проекта. За счет использования редактора Constraint Editor System система проектирования выполняет параллельный контроль ограничений - конструктору и разработчику всегда доступна информация по ограничениям проекта и возможность ее корректировки по результатам проектирования.

Интеграция топологического редактора с центральной библиотекой радиоэлементов позволяет контролировать используемые компоненты в проекте и обновлять их в случае несоответствия данных в библиотеке и проекте. Выполнение такого контроля сокращает количество ошибок конструирования, связанных с использованием топологических посадочных мест с неверной геометрией. Топологический редактор Expedition PCB обладает следующими функциональными возможностями: мгновенное переключение из автоматического режима в ручной и обратно; автоматический контроль геометрических правил для простых и высокочастотных трасс; диагональная трассировка (по направлениям, кратным 45°); автоматическое сглаживание трасс для уменьшения числа сегментов и устранения острых углов; автоматическая раздвижка трасс и межслойных переходов, препятствующих проведению трассы, при полном сохранении связности трассировки; динамическая заливка областей (автоматически контролируется соблюдение зазоров вокруг трасс, межслойных переходов и контактных площадок, что позволяет оставлять режим заливки включенным при выполнении интерактивной и автоматической трассировки); поддержка определения локальных правил проектирования внутри областей произвольной формы и для отдельных слоев, что особенно актуально при трассировке в области размещения многовыводных корпусов типа BGA; трассировка шин (в том числе, под углом 45°), в состав которых могут входить дифференциальные пары; динамический контроль и индикация возникающих при трассировке нарушений правил проектирования; возможность модификации правил с перетрассировкой в реальном времени; для высокоскоростных трасс - возможность задания правил (импеданс, задержка распространения, длина) как для отдельной цепи, так и для группы межсоединений, образующих путь распространения сигнала; динамическая коррекция высокоскоростных трасс в ручном и автоматическом режиме, необходимая для автоматической "перенастройки" трасс в случае выхода какого-либо параметра за границы заданного диапазона; средства трассировки дифференциальных пар (как на одном, так и в соседних слоях), обеспечивающие совместное проведение и модификацию трасс с учетом правил параллелизма и заданного расстояния между трассами. Используя Expedition PCB, обеспечивается мощный инструмент проектирования, интегрированный в общий маршрут проектирования предприятия.

Проектирование и управление библиотекой радиоэлементов (Library Manager). В настоящее время большое значение уделяется вопросам централизации и управления библиотечными данными, используемыми в системах проектирования. Многопользовательское проектирование без решения указанных вопросов становится затруднительным, а порой и невозможным из-за разрозненности библиотек, созданных различными исполнителями. Средства создания и управления центральной библиотекой радиоэлементов менеджера библиотек (Library Manager) совместно с проведением организационных мероприятий по регламенту проектирования позволяют преодолеть эти ограничения. В состав модуля Library Manager входят несколько подсистем, отвечающих за определенное направление разработки библиотечных данных: Symbol Editor - средство создания символов компонентов (условные графические изображения); Cell Editor - средство создания топологических посадочных мест компонентов. Редактор обладает возможностью создания посадочных мест с помощью мастера, позволяющего определять геометрию посадочного места по шаблонам параметров для всех стандартных типов корпусов (SOIC, TSOP, BGA), что позволяет упростить процедуру создания посадочного места. Редактор стеков контактных площадок, входящий в состав Library Manager, предназначен для создания и управления геометрией, параметрами и именами площадок, отверстий и стеков контактных площадок; Part Editor - средство создания компонентов. Редактор компонентов позволяет определить соответствие условного графического изображения и топологического посадочного места, включая информацию по эквивалентности выводов и их типу. Редактором поддерживается создание однородных, неоднородных, многосекционных компонентов, заполнение и назначение различных атрибутов компонента; Layout Templates - средство создания шаблонов печатных плат. Шаблон - документ, на основе которого может быть создан новый проект, поэтому определение в шаблоне различных данных, повторяющихся в проектировании, позволяет сократить количество операций по настройке и оформлению нового проекта. В шаблоне, созданном средствами Layout Templates, могут содержаться различные данные - назначение стека слоев и данных формирования GERBER, элементы оформления сборочного чертежа или чертежа печатной платы, электрические или физические правила трассировки и т.д.; IBIS Models - средство разработки и хранения IBIS моделей выводов компонентов; Reusable Blocks - средство создания и редактирования многократно используемых блоков (повторяющихся из проекта в проект схемных и топологических решений). Многократно используемые блоки можно создавать на основе существующих проектов, ускорив, тем самым, первичное наполнение библиотеки блоками. Использование блоков в новых проектах позволяет сократить трудоемкость проектирования за счет сокращения операций проектирования.

Анализ целостности сигналов и электромагнитной совместимости (HyperLinx).

Средства анализа целостности сигналов, перекрестных помех и электромагнитной совместимости, представленные в маршруте (фиг.6), позволяют достичь нового качественного уровня разработки, позволяющего сократить количество итераций проектирования современных печатных узлов. Такой уровень может быть достигнут благодаря средствам моделирования, выполняющим предтопологический (HyperLynx LineSim) и посттопологический анализ сигналов (HyperLynx BoardSim).

С помощью LineSim, еще до этапа создания топологии, можно оценить формы сигнала и перекрестных помех, чтобы заранее задать существенные геометрические и электрические ограничения, выбрать наиболее подходящую топологию цепей с множеством нагрузок, определить оптимальное число слоев, материал диэлектрика, оптимальное быстродействие источников, номиналы согласующих сопротивлений и т.д. Моделирование выполняется на основе IBIS моделей выводов микросхем. Учитываются электрические характеристики разъемов, модели пассивных элементов, характеристики передающих линий.

Подсистема BoardSim предназначена для моделирования сигналов после размещения и трассировки. Она обеспечивает точный расчет моделей импеданса и формы сигнала для всех сегментов цепи. По результатам анализа оптимизируются номиналы согласующих сопротивлений, при необходимости, вводятся согласующие элементы. Возможны эксперименты с конфигурацией слоев в интерактивном режиме, расчет минимальной и максимальной задержки для каждой цепи, расчет максимально допустимых величин положительного и отрицательного выбросов сигнала в каждой точке цепи, а также предварительный анализ возможных областей электромагнитного излучения, превышающего заданные допустимые значения. Анализ взаимных наводок цепей с индуктивной и емкостной связью учитывает не только геометрические параметры топологии, но и электрические параметры цепи, в том числе, модели переходных отверстий. Для дифференциальных пар разработаны специализированные методики анализа. Пакет может формировать отчет о превышениях амплитуды наводок над заданными пороговыми значениями по всей плате, а также проводить ускоренный интерактивный анализ отдельных проводников, представляющих наихудший случай с точки зрения взаимных наводок. HyperLynx реализован как независимая программа и может работать практически со всеми системами проектирования печатных плат (например, с PCAD, Allegro PCB, Altium Designer). Он способен анализировать целостность сигналов в рамках объекта, состоящего из нескольких печатных плат, даже если они разработаны в системах проектирования разных поставщиков. Встроенная библиотека пакета может включать более 7000 моделей выводов интегральных схем, контактов разъемов, ферритовых элементов и т.п.

Моделирование тепловых процессов на печатных платах (Hyper Linx Thermal).

Моделирование тепловых процессов на печатных платах становится неотъемлемой частью проектирования печатных плат. В маршруте проектирования средства теплового анализа представлены программой Hyper Linx Thermal. Интеграция маршрута проектирования печатных плат и теплового анализа выполняется с помощью формата IDF, что позволяет использовать программу с различными системами проектирования (PCAD, Expedition и т.д.). Вся информация о компонентах, используемых модулем, хранится в двух специализированных библиотеках: Working Library - создается с помощью интерфейса импорта из системы проектирования и содержит компоненты разработанной печатной платы. Master Library - содержит 2500 полностью определенных, готовых к применению компонентов. Компоненты могут быть без труда перенесены из Working Library в Master Library с помощью средств ввода типа "мышь". Характеристики платы и внешней среды являются важными и неотъемлемыми частями теплового анализа. Пакет Hyper Linx Thermal позволяет без труда моделировать рассеяние тепла через специальные теплоотводы, проводящие контактные площадки и элементы крепления с учетом естественной и принудительной вентиляции, изменения атмосферного давления и силы тяжести. Система не накладывает никаких ограничений на размеры и форму печатных плат, а также на число и расположение элементов на них.

Средства повышения продуктивности и качества работы инженеров.

Кроме функциональности системы проектирования в предметной области необходимо учитывать функциональность системы, обеспечивающую повышение эффективности и продуктивности работы инженеров предприятия, за счет сокращения рутинных операций, использования средств автоматизированной разработки документов, данных и исключения дублирования информации в проекте. В маршруте проектирования (фиг.6) представлены несколько средств повышения продуктивности инженеров, перечень которых может быть дополнен в процессе освоения маршрута проектирования.

Многократное использование результатов проектирования (Design Reuse).

Современное проектирование печатных плат в значительной степени базируется на многократном использовании блоков, включающих в себя схемную и топологическую составляющие. Такой подход в проектировании позволяет использовать предыдущие разработки в новых проектах и сокращает количество ошибок и сроки проектирования. В маршруте проектирования указанную функцию выполняют модуль Design Reuse (входит в состав менеджера библиотек), позволяющий использовать блоки в проектах (в схемном и топологическом редакторе) и модуль создания и редактирования блоков Reusable Blocks, позволяющий создавать и хранить блоки в центральной библиотеке. Хранение и управление данными многократно используемых блоков в центральной библиотеке обеспечивает доступ к блокам и удобство использования всем участникам проектирования.

Многовариантное проектирование (Variant Manager).

Также в разработках используется вариантное проектирование, позволяющее создавать исполнения изделия (когда в изделии есть значительная общая часть, присутствующая во всех исполнениях и переменные данные). Варианты проекта могут создаваться на этапах, когда разработчик проекта закладывает в электрическую схему максимально возможные функции изделия, а после проведения настройки и испытаний определяется с конечным составом изделия. Variant Manager позволяет создать неограниченное количество вариантов изделия как в схеме, так и на печатной плате. При этом формирование вариантов выполняется из одного источника - базового проекта (схемы или топологии), обеспечивая тем самым аутентичность данных вариантов и базовой части проекта. Использование Variant Manager позволяет сократить количество ошибок при разработке исполнений изделий, а также автоматизировать оформление документации на изделие (например, автоматически сформировать сборочный чертеж исполнения изделия с элементами, отсутствующими в исполнении).

Средства подготовки конструкторской документации и производства.

Схемный и топологический редакторы системы проектирования являются самодостаточными для выпуска документации на изделие в соответствии с нормами и правилами ЕСКД и позволяют оформлять документацию, не прибегая к другим средствам. Графические возможности редакторов схем и топологии позволяют создавать графические объекты произвольной степени сложности. Важным моментом при создании документации является возможность использования графических примитивов, повторяющихся в документации, и шаблонов документов. Используя такой механизм можно разместить на схеме необходимый формат документа с основной надписью, технические требования на сборочный чертеж или сечение печатной платы, показывающее стек и порядок слоев и т.д. Создание документов на основе шаблонов позволяет сократить сроки выпуска документации в несколько раз за счет хранения в шаблоне различных данных - форматки листов, типовые формы сборочных чертежей или чертежей печатной платы, назначение слоев. Центральная библиотека обеспечивает хранение шаблонов и графических примитивов, позволяя размещать их в документах в различной комбинации.

В качестве программно-аппаратных средств САПР проектирования печатных плат могут использоваться следующие: DxDesigner ExpPCB Bnd SW - редактор принципиальных схем для маршрутов Expedition с расширенными возможностями плюс среда проектирования, включающая управление библиотеками и проектными файлами, повторное использование блоков, параметрический выбор компонентов из базы данных предприятия, редактирование таблиц соединений, выпуск проектной документации в pdf-формате. Поддержка CES (Constraint Editor System) - сквозная система управления и редактирования ограничений. DxDesigner 111 Bnd SW - упрощенная версия схемотехнического редактора, включает средства аналогового моделирования HyperLynx Analog. ATP RF Design Op SW - модуль интеграции между Expedition и СВЧ САПР (Agilent, CST). DxD RF Design Op SW - модуль интеграции между DxDesigner и СВЧ САПР (Agilent, CST). HyperLynx SI GHz Bnd SW - модуль анализа целостности сигналов в схеме и печатной плате, включая перекрестные наводки, выбросы, звон, задержку распространения и т.п.Работает в диапазоне до 10 GHz. HyperLynx Thermal Ар SW - модуль теплового анализа, поддерживает интеграцию со всеми средствами топологического проектирования (PCAD, Allegro, Zuken и т.д.) Expedition PCB Pinnacle Ар SW - полный интерактивный редактор топологии печатных плат Expedition PCB с автотрассировщиком без ограничения числа слоев плюс опции High-Speed (трассировка высокоскоростных цепей), DFM (опции трассировки для раздвижки трасс и расстановки контрольных точек тестирования), Manufacturing Toolbox (подготовка технологических файлов для изготовления платы в форматах Mitron (GenCAD), C-Link (CAE Technologies), FabMaster), IDF Interface (трансляция проектных данных (чтение/запись) в САПР механики) Expedition PCB Ascent Ар SW - полный интерактивный редактор топологии печатных плат Expedition PCB без автотрассировщика. ECAD-MCAD Collaborator Op SW - модуль интеграции с САПР механического проектирования РгоЕ, поддержка коллективной работы, синхронизация изменений, хранение истории изменений. Variant Mgr Bnd SW - среда для управления процессом проектирования при использовании нескольких вариантов проекта (исполнений). I/O Designer Ар SW - модуль интеграции между Expedition/PADS и FPGA/ASIC с расширенными возможностями. Library Manager Ар SW - редактор и управление библиотеками компонентов. Exp Design Reuse Op SW - система поддержки повторного использования блоков проекта печатной платы на уровне принципиальной схемы и топологии для Expedition PCB.

Проектирование СВЧ. Проектирование полосковых ВЧ/СВЧ устройств.

Процесс проектирования полосковых устройств СВЧ можно разделить на этапы схемотехнического и топологического проектирования, физической верификации на соответствие правилам проектирования, а также моделирование и анализ параметров и характеристик в течение всего цикла проектирования. В процессе физической верификации производится проверка соответствия топологии требованиям и правилам проектирования конкретного технологического процесса. При обнаружении дефектов схемы или топологии производится их анализ и коррекция. Если все требования удовлетворены, то разработанная топология передается на проектирование и изготовление соответствующего комплекта фотошаблонов. Целью схемотехнического проектирования является разработка принципиальной электрической схемы устройства. Постоянно, в процессе разработки осуществляется моделирование и анализ параметров схемы, что позволяет контролировать выполнение требований технического задания. Первым этапом проектирования является разработка принципиальной электрической схемы устройства на основании требований, полученных на системном уровне или определенных техническим заданием. Первым этапом проектирования является разработка принципиальной электрической схемы устройства в базисе и на основании требований, полученных на системном уровне или определенных техническим заданием. На фиг.7 показан базовый маршрут разработки принципиальной схемы с использованием средств САПР ВЧ/СВЧ. Разработка принципиальной схемы ведется с использованием схемотехнического редактора. Данные моделирования передаются в модуль визуализации и анализа данных, моделирование производится с помощью средств моделирования, входящих в САПР ВЧ/СВЧ, и на основании разработанной принципиальной схемы выполняется проектирование топологии, с учетом паразитных параметров и правил конкретного технологического процесса.

В качестве программно-аппаратных средств САПР Agilent EEsof для проектирования, моделирования и анализа аналоговых схем могут использоваться следующие: ADS Core -предоставляет основные возможности для разработки ВЧ/СВЧ схем: редактор схем, быстрый линейный анализ любых пассивных схем, разработка малосигнальных активных схем, используемых в ВЧ/СВЧ устройствах, беспроводных системах связи, моделирование линейных параметров, таких как: S, Z, Y, Н-параметры, импеданс схемы, коэффициент отражения, шум, потери, коэффициент усиления, задержку и др. Harmonic Balance Elemen - средство моделирования методом гармонического баланса нелинейных схем и систем. Основные возможности: моделирование нелинейных систем в частотной области, анализ фазового шума, анализ нагрузок и источников, интерактивные мастера и руководства для разработки, моделирования и расчета распространенных топологий мощных усилителей, смесителей, гетеродинов, средство разработки аналоговых моделей для создания специализированных нелинейных поведенческих моделей. Circuit Envelope Element - моделирование схем и систем, работающих от модулируемых и нестационарных источников. Обычно используется для моделирования нелинейных устройств новейших 3G/4G стандартов связи (LTE, WiMAX). В этом методе используются реалистичные сигналы, содержащие в себе модулированные несущие сигналов для более точного моделирования спецификаций беспроводной связи, таких как EVM (амплитуда вектора ошибок), ACPR (ослабление мощности по соседнему каналу), BER (частота двоичных ошибок). Transient Convolution Element - средство моделирования во временной области, которое включает в себя IBIS модели ввода/вывода, проверку целостности сигнала, широкополосное и высокочастотное SPICE-моделирование. Позволяет использовать не только модели дискретных элементов, но и распределенные проводящие линии, модели S-параметров, электромагнитные модели, которые незаменимы при моделировании высокоскоростных линий передач в печатных платах, а также позволяет комбинировать модели различных типов (системного, схемного и электромагнитного) в одном процессе моделирования. Layout Element - среда проектирования топологий, предназначенная для разработки ВЧ схем, и включает транслятор топологий для DXF, Gerber, IGES и GDS-TT форматов. Momentum G2 Element - средство 2.5-мерного электромагнитного анализа, используемое для анализа пассивных схем, и включает в себя модули для визуализации распределения токов в проводниках, оптимизации схем и аналитического моделирования.

Электромагнитное моделирование.

Проектирование устройств СВЧ включает в себя 2,5-мерное и полное трехмерное электромагнитное моделирование с целью определения влияния разнообразных паразитных эффектов на параметры схемы, электромагнитной совместимости между различными узлами схемы, разработки трехмерных моделей устройств с последующим совместным проектированием в среде проектирования ВЧ/СВЧ устройств. Маршрут проектирования устройств СВЧ включает в себя этап электромагнитного моделирования, упрощенный совместный маршрут проектирования выглядит следующим образом: создание моделей S-параметров компонентов с помощью электромагнитного моделирования, разработка принципиальной схемы устройства, разработка топологии на основе схемы, расчет электромагнитной совместимости, исправление выявленных проблем.

Для решения подобных задач предлагается использовать средства моделирования, включающие в себя: графическую среду проектирования, которая позволяет создавать и импортировать произвольные трехмерные структуры из других САПР в распространенных форматах IGES, STEP, Pro/E, VDA FS, DXF и др; импортировать объекты в САПР СВЧ для совместного моделирования трехмерных структур и устройств ВЧ/СВЧ; Средство 2,5 мерного моделирования и анализа пассивных структур методом моментов (МоМ), которое позволяет с большой точностью и небольшими временными затратами проводить расчет пассивных многослойных планарных структур; средство моделирования и анализа трехмерных пассивных структур произвольной формы в частотной области методом конечных элементов (FEM), которое благодаря возможности разбивать расчетные объекты сеткой из тетраэдров, позволяет с высокой точностью рассчитывать структуры даже очень сложной формы, что недоступно при использовании других методик расчета; средство моделирования и анализа объектов во временной области на основе метода конечных разностей (FDTD), являющееся альтернативой методу конечных элементов. В отличие от метода конечных элементов использует разбиение объектов сеткой, состоящей из параллелепипедов, что положительно сказывается на скорости расчета, но при этом снижается точность. Благодаря простоте и возможности объединять в расчете большое количество нелинейных устройств и материалов, применим для проектирования антенн, СВЧ схем, био/электромагнитных эффектов и др. По сравнению с FEM методика FDTD лучше подходит для устройств, размеры которых велики по сравнению с длиной волны. Схема совместного моделирования устройств ВЧ/СВЧ с использованием САПР.

САПР Agilent EEsof ADS предоставляет возможность электромагнитного анализа проектируемых схем/элементов с помощью описанных методик, интегрируемых в топологический редактор ADS Layout (Momentum и FEM). Дополнительные возможности по созданию, импорту и моделированию трехмерных объектов произвольной формы предоставляет САПР Agilent EEsof EMPro. Полная интеграция программных сред ADS и ЕМРrо позволяет импортировать в проект ADS элементы, созданные и смоделированные с помощью средств САПР ЕМРrо.

В качестве программно-аппаратных средств САПР Agilent EEsof для электромагнитного моделирования могут использоваться следующие: ЕМРrо Core Element -среда проектирования, позволяющая создавать и импортировать произвольные трехмерные структуры. Agilent FEM Simulator Element - средство проектирования, которое позволяет проводить полное 3D электромагнитное моделирование пассивных структур произвольной формы в частотной области. В основе расчета структур лежит метод конечных элементов. Может быть интегрировано в среду проектирования как ADS, так и ЕМРrо, что позволяет использовать одну среду расчетов. Agilent FDTD Simulator Element - средство моделирования, входящее в среду проектирования ЕМРrо, основанное на методе конечных разностей во временной области (FDTD), которое является альтернативой методу конечных элементов в частотной области (FEM). Благодаря простоте, надежности и возможности объединять в расчетах большое количество нелинейных устройств и материалов, применим для проектирования антенн, СВЧ схем, био/электромагнитных эффектов и др. По сравнению с FEM, FDTD может эффективно использоваться для устройств, размеры которых велики по сравнению с длиной волны. FDTD GT Acceleration Element - дополнение к FDTD, которое позволяет использовать для расчетов дополнительные мощности графической карты, например NVIDIA Tesia или аналогичных.

Полезная модель может быть осуществлена посредством аппаратных средств, содержащих несколько отличных элементов, или посредством запрограммированного процессора/компьютера, для этого используемые средства, модули и блоки выполнены, преимущественно, в виде запрограммированного процессора/компьютера. Также, перечисленные средства/модули или несколько из этих средств могут быть воплощены одним и тем же элементом аппаратных или программных средств и, наоборот, могут быть объединены и выполнены как одно устройство. Так, автоматизированная система проектирования электронных устройств может быть осуществлена с использованием персональных компьютеров (ПК) и/или серверов (компьютера или иного запрограммированного вычислительного средства), объединенных через ЛВС предприятия на основе технологии «клиент-сервер», взаимодействие между которыми осуществляется через различные протоколы обмена данными. Система может быть реализована как программная среда, полностью установленная на ПК проектировщиков. Как вариант, система может быть реализована путем инсталляции на отдельный WEB-сервер предприятия, который может быть территориально отделен от ПК проектировщиков, но имеет доступ в общую локальную сети или сеть Internet.

На фиг.9 показан пример ПК проектировщика, содержащий: коммуникационную шину, с которой соединены: центральный процессор (ЦП), такой как микропроцессор; постоянное запоминающее устройство (ПЗУ), которая содержит требуемый пакет программ; оперативное запоминающее устройство (ОЗУ), содержащее регистры, выполненные с возможностью записи переменных и параметров, создаваемых и изменяемых во время выполнения вышеуказанных программ; коммуникационный интерфейс, соединенный с распределенной сетью предприятия, например сетью Интернет или Ethernet, при этом интерфейс выполнен с возможностью передачи и приема данных; экран, позволяющий просматривать данные и/или служить графическим интерфейсом для проектировщика/разработчика, который может взаимодействовать с программами в соответствии с вышеуказанными операциями, реализуемыми предложенной полезной моделью при помощи клавиатуры или любого другого средства ввода, например, типа "мыш", оптический карандаш, сенсорный экран; жесткий диск, который может содержать программы и/или данные, в частности, обработанные или предназначенные для обработки в соответствии с вышеуказанными операциями; дисковод (CD/DVD привод, устройство считывания карт памяти или др.) с возможностью считывания/записи данных для обработки и/или обработанных данных. Исполнимый код программ, позволяющий осуществлять процесс в соответствии с вышеуказанными операциями, реализуемыми предложенной полезной моделью, может быть записан на жестком диске или в постоянной памяти или может быть получен при помощи сети связи через коммуникационный интерфейс. ЦП управляет исполнением команд или частей кода программного обеспечения программы или программ в соответствии вышеуказанными операциями, реализуемыми предложенной полезной моделью, при этом команды записаны на жестком диске или в ПЗУ. Средство моделирования работает следующим образом. После автономного ввода исходных данных, необходимых для функционирования алгоритмов моделирования, проводят выбор состава исходных данных и оцениваемых показателей, выбор интервала времени оценивания и выбор способов представления результатов исследования характеристик процессов, протекающих в узлах, блоках и элементах РЭА. Как вариант, в автоматическом режиме средство моделирования формирует обобщенный показатель, характеризующий оценку возможностей анализируемых РЭА, отображает результаты моделирования процессов, протекающих в структурных элементах и узлах РЭА.

Как пример реализации предлагаемой системы проектирования электронных устройств, необходимо в качестве средств программно-аппаратной реализации иметь персональную ЭВМ в составе: системный блок (процессор Intel Core Duo с тактовой частотой не ниже 2500 МГц; ОЗУ с объемом не менее 4 Гбайт; накопитель на жестком магнитном диске с объемом свободного пространства не менее 500 Гбайт); видеоадаптер с аппаратной поддержкой OpenGL, сетевая карта (коммуникационный интрефейс); экран (ЖК монитор); стандартная клавиатура; манипулятор типа "мышь", операционная система Windows XP и выше с интегрированной OpenGL; набор исполняемых файлов *.ехе; набор файлов динамически подключаемых библиотек *.dll; файлы БД *.db, *.mb; электронные векторные карты World.map; классификатор Znac.rsc; текстуры для трехмерного моделирования Earth.bmp, sky.bmp; файлы базы данных KA.db. KA.mb и др.

Вышеупомянутые варианты осуществления полезной модели не являются исчерпывающими и приведены только с целью пояснения полезной модели и подтверждения ее промышленной применимости. Специалисты в данной области техники способны создавать альтернативные варианты ее осуществления без отрыва от объема формулы, но в пределах сущности полезной модели, отраженной в описании.

Claims (1)

1. Система проектирования электронных устройств на печатных платах, содержащая: блок разработки и моделирования программируемых вентильных матриц (FPGA)/ПЛИС, который осуществляет разработку и анализ аппаратной модели проектируемого устройства, для этого производится верификация аппаратной модели с использованием готовых тестовых векторов и осуществляется сравнение результатов аппаратной и системной модели, отличающаяся тем, что дополнительно содержит: блок проектирования схем и топологии печатных плат, который взаимосвязан с блоком теплового анализа печатных плат, блоком анализа целостности сигналов, блоком конструкторской документации и электронным архивом, блоком проектирования устройств ВЧ/СВЧ, блоком интеграции ПЛИС/ASIC; блоком проектирования механических конструкций электронного устройства и блоком аналогового, цифрового и смешанного моделирования, который взаимосвязан с блоком разработки и верификации системной модели проектируемого электронного устройства, который взаимосвязан с блоком разработки и моделирования программируемых вентильных матриц ПЛИС, который соответственно взаимосвязан с упомянутым блоком проектирования схем и топологии печатных плат и блоком интеграции ПЛИС/специализированных больших интегральных схем (ASIC), а также блоком аналогового, цифрового и смешанного моделирования, при этом блок разработки и верификации системной модели проектируемого устройства осуществляет создание функциональной модели устройства, его верификацию и разделение функциональной модели на операционные и управляющие блоки; блок проектирования устройств высоких (ВЧ) и сверхвысоких частот (СВЧ) осуществляет разработку и анализ ВЧ/СВЧ полосковых устройств, печатных плат и смешанных цифроаналоговых блоков проектируемого устройства с последующим совместным моделированием в среде проектирования ВЧ/СВЧ устройств, контрольным измерением параметров устройства и построением принципиальной электрической схемы и топологии устройства; блок конструкторской документации и электронный архив осуществляет подготовку конструкторской документации для проектируемого устройства; блок проектирования схем и топологии печатных плат осуществляет разработку схем и трассировки печатных плат неограниченной сложности, моделирование и верификацию системы на уровне узлов и операционных, управляющих блоков проектируемого устройства с учетом средств анализа целостности сигналов и моделирования электрических и физических параметров печатных плат и формирование конструкторской документации и данных для передачи на производство; блок интеграции ПЛИС/ASIC осуществляет интеграцию маршрута проектирования ПЛИС с маршрутами проектирования печатных плат для автоматического отслеживания изменений ПЛИС, принципиальной схемы и топологии печатной платы; блок аналогового, цифрового и смешанного моделирования осуществляет оценку результатов проектирования до получения прототипа проектируемого устройства, блок теплового анализа печатных плат осуществляет моделирование тепловых процессов на печатных платах проектируемого устройства; блок анализа целостности сигналов осуществляет анализ целостности сигналов, перекрестных помех и электромагнитной совместимости проектируемого устройства; блок проектирования механических конструкций проектируемого устройства осуществляет компоновку узлов, операционных и управляющих блоков проектируемого устройства.

   

Images