JP3898976B2 - プリント配線基板の選択装置及び選択方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プリント配線基板の選択装置及び選択方法に関し、より詳しくは、使用する目的に対して最適なプリント配線基板を選択することができる、プリント配線基板の選択装置及び選択方法に関する。
【０００２】
【従来の技術】
プリント配線基板には、基板形成技術や、基板選択の基準によって区分された複数の種類のプリント配線基板がある。これら複数のプリント配線基板は、それぞれ実現可能な配線密度が異なる。これら複数のプリント配線基板の中から、最適なプリント配線基板を選択するために、様々な装置、及び方法が用いられている。
【０００３】
例えば、本発明の発明者が出願した、特願平１１−１９４６１１（プリント配線基板の設計装置及び設計方法）においては、基板に配線できる総配線長と、基板に配線すべき総配線長との割合を求め、この割合に基づいて最適な基板を選択している。
【０００４】
上記出願の発明は、搭載する部品の情報や、搭載する部品の配置情報を前提としている。特に、部品の配置情報を利用して、基板に配線すべき総配線長を求め、最終的に使用するプリント配線基板を選択している。上記出願の発明は、プリント配線基板の部品を搭載する位置がすでに決定している場合には、非常に有効な装置及び方法である。
【０００５】
しかしながら、プリント配線基板の部品を搭載する位置を決定するには、回路設計を行う必要があり、すでに多くの工程数を費やすことになる。使用するプリント配線基板の決定を、実際の部品の配置を開始する前に行うことにはメリットが多い。例えば、選択コストの見積、選択に係る工程数の見積、ボードサイズの決定等に大きく寄与する。
【０００６】
回路設計を行う前に、使用するプリント配線基板を決定する技術は、従来から存在する。これらの従来技術は、回路に使用する部品の全体のピン数とプリント配線基板の面積との比率よりプリント配線基板を決定すること、及び搭載する部品の面積とプリント配線基板の面積との比率よりプリント配線基板を決定することである。しかし、これらの従来技術は非常に大まかな結果しか得ることができない。
【０００７】
【発明が解決しようとする課題】
本発明は、部品の配置を行う前の段階で、プリント配線基板を使用する目的ごと（例えば、ノートブックパソコンに使用するプリント配線基板、デジタルビデオカメラに使用するプリント配線基板）の基板情報、搭載する部品の情報、及びプリント配線基板の外径サイズから、使用する目的に最適なプリント配線基板を選択することにある。
【０００８】
【課題を解決するための手段】
本発明は、使用する目的に最適なプリント配線基板の選択を行うプリント配線基板の選択装置であって、使用する目的ごとに異なるプリント配線基板の情報を記憶する、基板情報記憶手段と、前記プリント配線基板に搭載する部品の情報を記憶する、部品情報記憶手段と、前記部品情報記憶手段により記憶された、プリント配線基板に搭載する部品の総ピン数から、総信号ピン数、総電源ピン数、総不使用ピン数を求める、ピン数演算手段と、前記ピン数演算手段により得られた総信号ピン数を用いて、各信号ピン間接続の総数を求める、信号間接続数演算手段と、前記ピン数演算手段により得られた総電源ピン数を用いて、プリント配線基板の電源層への接続の総数を求める、電源接続数演算手段と、前記信号間接続数演算手段により得られた各信号ピン間接続の総数と、前記基板情報記憶手段により記憶された基板情報に基づいて、前記プリント配線基板における最短総配線長を求める、最短総配線長演算手段と、前記信号間接続数演算手段により得られた各信号ピン間接続の総数、前記電源接続数演算手段により得られた電源層への接続の総数、及び前記基板情報記憶手段により記憶された基板情報を用いて、前記プリント配線基板における最大総配線長を求める、最大総配線長演算手段と、前記最短総配線長演算手段で得られた最短総配線長に対する、最大総配線長演算手段で得られた最大総配線長の割合である指標を求める、指標演算手段を含む。
【０００９】
本発明は、使用する目的に最適なプリント配線基板の選択を行うプリント配線基板の選択方法であって、使用する目的ごとに異なるプリント配線基板の情報を記憶するステップと、前記プリント配線基板に搭載する部品の情報を記憶するステップと、前記部品情報を記憶するステップにより記憶された、プリント配線基板に搭載する部品の総ピン数から、総信号ピン数、総電源ピン数、総不使用ピン数を求めるステップと、前記ピン数を求めるステップにより得られた総信号ピン数を用いて、各信号ピン間接続の総数を求めるステップと、前記ピン数を求めるステップにより得られた総電源ピン数を用いて、プリント配線基板の電源層への接続の総数を求めるステップと、前記各信号ピン間接続の総数を求めるステップにより得られた各信号ピン間接続の総数と、前記基板情報を記憶するステップにより記憶された基板情報に基づいて、前記プリント配線基板における最短総配線長を求めるステップと、前記各信号ピン間接続の総数を求めるステップにより得られた各信号ピン間接続の総数、前記電源層への接続の総数を求めるステップにより得られた電源層への接続の総数、及び前記基板情報を記憶するステップにより記憶された基板情報を用いて、前記プリント配線基板における最大総配線長を求めるステップと、前記最短総配線長を求めるステップで得られた最短総配線長に対する、最大総配線長を求めるステップで得られた最大総配線長の割合である指標を求めるステップを含む。
【００１０】
【発明の実施の形態】
本発明の実施の形態を、図を用いて説明する。図１は、本発明におけるプリント配線基板の選択装置１０の基本構成である。本発明のプリント配線基板の選択装置１０は、情報を入力する入力部１２、情報を記憶する記憶部１６、記憶部１６に記憶されている情報を用いて演算を行う演算部１４、主に演算結果を表示する表示部２０、及び、入力部１２、記憶部１６、演算部１４、表示部２０を制御する制御部１８で構成されている。
【００１１】
本発明におけるプリント配線基板の選択装置１０は、上記の基本構成において、使用する目的ごとに異なるプリント配線基板３０の情報を記憶する、基板情報記憶手段４０と、プリント配線基板３０に搭載する部品の情報を記憶する、部品情報記憶手段４２と、部品情報記憶手段４２により記憶された、プリント配線基板３０に搭載する部品の総ピン数から、総信号ピン数、総電源ピン数、総不使用ピン数を求める、ピン数演算手段４４と、ピン数演算手段４４により得られた総信号ピン数を用いて、各信号ピン間接続の総数を求める、信号間接続数演算手段４６と、ピン数演算手段４４により得られた総電源ピン数を用いて、プリント配線基板３０の電源層への接続の総数を求める、電源接続数演算手段４８と、信号間接続数演算手段４６により得られた各信号ピン間接続の総数と、基板情報記憶手段４０により記憶された基板情報に基づいて、プリント配線基板３０における最短総配線長を求める、最短総配線長演算手段５０と、信号間接続数演算手段４６により得られた各信号ピン間接続の総数、電源接続数演算手段４８により得られた電源層への接続の総数、及び基板情報記憶手段４０により記憶された基板情報を用いて、プリント配線基板３０における最大総配線長を求める、最大総配線長演算手段５２と、最短総配線長演算手段５０で得られた最短総配線長に対する、最大総配線長演算手段５２で得られた最大総配線長の割合である指標を求める、指標演算手段５４により実現している。本発明におけるピンとは、プリント配線基板３０に搭載される部品における、リード、端子又は電極のことを示す。
【００１２】
基板情報記憶手段４０は、入力部１２を用いて基板３０に関する情報を入力し、記憶部１６に記憶させることで実現している。基板３０に関する情報とは、後述するように、使用する目的ごとに異なる、基板３０の外形寸法、Ｘ方向の有効長、Ｙ方向の有効長、及び第４の関数、ビア数、グリット等の情報である。ここで使用する目的とは、プリント配線基板３０を使用する装置（例えば、ノートブックパソコン、デジタルカメラ等）のことを示す。
【００１３】
部品情報記憶手段４２は、入力部１２を用いて、プリント配線基板に搭載する部品に関する情報を入力し、記憶部１６に記憶させることで実現している。部品に関する情報とは、後述するように、使用する目的ごとに異なる、複数の部品それぞれごとの、総ピン数、総ピン数に対する信号ピン数、電源ピン数、及び不使用ピン数の割合、第１の関数、第２の関数、第３の関数等の情報である。
【００１４】
ピン数演算手段４４は、演算部１４が、総信号ピン数、及び総電源ピン数を求めることで実現している。記憶部１６に、プリント配線基板３０に搭載する部品ごとの総ピン数が記憶されている。また、記憶部１６に、この各総ピン数に対する、信号ピン数、電源ピン数、及び不使用ピン数の割合が記憶されている。演算部１４が、総ピン数に対する、信号ピン数、及び電源ピン数の割合を用いて、総信号ピン数、及び総電源ピン数を求めている。
【００１５】
また、ピン数演算手段４４は、プリント配線基板３０に搭載する複数の部品それぞれごとに、総ピン数に対する、信号ピン数、電源ピン数、及び不使用ピン数の割合を、プリント配線基板３０を使用する目的ごとに予測する手段を含む。
【００１６】
信号間接続数演算手段４６は、演算部１４が、プリント配線基板３０に搭載されるそれぞれの部品における、各信号ピン間の接続の総数を求めることで実現している。記憶部１６に、使用する目的ごとに異なる第１の関数が記憶されている。ピン数演算手段４４により得られた総信号ピン数と、第１の関数を用いて、各信号ピン間の接続の総数を求めている。
【００１７】
電源接続数演算手段４８は、演算部１４が、プリント配線基板３０に搭載されるそれぞれの部品における、電源層への接続の総数を求めることで実現している。記憶部１６に、使用する目的ごとに異なる第２、及び第３の関数が記憶されている。ピン数演算手段４４により得られた総信号ピン数と、第２及び第３の関数を用いて、プリント配線基板３０の電源層への接続の総数を求めている。
【００１８】
最短総配線長演算手段５０は、演算部１４が、プリント配線基板３０における最短総配線長を求めることで実現している。記憶部１６に、使用する目的ごとに異なる、基板３０の外形寸法、Ｘ方向有効長、Ｙ方向有効長、及び第４の関数が記憶されている。この基板３０の外形寸法、Ｘ方向有効長、Ｙ方向有効長、第４の関数、各信号ピン間接続の総数を用いて、プリント配線基板３０における最短総配線長を求めている。
【００１９】
最大総配線長演算手段５２は、演算部１４が、プリント配線基板３０における最大総配線長を求めることで実現している。記憶部１６に、プリント配線基板３０のグレードごとに異なるビア数の情報が記憶されている。また、記憶部１６に、プリント配線基板３０の外形寸法の情報、グリットの情報等が記憶されている。ビア数の情報等から配線不可能面積を算出している。プリント配線基板３０の外形寸法等から、配線可能面積を算出している。配線可能面積、配線不可能面積、グリットの情報を用いて、プリント配線基板３０に配線可能な最大総配線長を求めている。このグリットの説明をする。プリント配線基板３０上に配線を引く場合に、等間隔の直交する基準線を基板３０上に設け、この基準線上に配線を引く。この基準線のことをグリットと呼ぶ。
【００２０】
指標演算手段５４は、演算部１４が、指標を求めることで実現している。この指標は、以下に示す、式（１）により求めている。
【００２１】
【数１】
【００２２】
また、本発明によるプリント配線基板の選択装置１０は、上記の構成に加えて、使用する目的に最適な指標を記憶する、最適指標記憶手段５６と、指標演算手段５４より求められた指標を記憶する、指標記憶手段５８と、最適指標記憶手段５６に記憶された最適指標と、指標記憶手段５８に記憶された指標とを比較する、指標比較手段６０とにより構成される。
【００２３】
最適指標記憶手段５６は、入力部１２を用いて、使用する目的に最適な指標の情報を入力し、記憶部１６に記憶させることで実現している。
【００２４】
指標記憶手段５８は、指標演算手段５４によって得られた指標の値を、記憶部１６に記憶させることで実現している。
【００２５】
指標比較手段６０は、演算部１４が、記憶部１６に記憶されている、最適指標の値と、指標の値とを比較することで実現している。
【００２６】
また本発明は、基板情報記憶手段４０により記憶された、第４の関数における分散値を用いて、使用する目的ごとに、最適なプリント配線基板３０を選択する手段を含む。
【００２７】
以上が、本発明によるプリント配線基板の選択装置１０の構成である。以下、本発明によるプリント配線基板の選択方法を、本プリント配線基板の選択装置１０の作用、及び効果と共に説明する。
【００２８】
本発明は、使用する目的に最適なプリント配線基板３０を得ることを課題としている。本実施の形態においては、ノートブックパソコンに使用する、プリント配線基板を選択することを例に挙げて説明する。使用する目的は、ノートブックパソコンに限定されない。ハードディスクコントロール、ＰＣＭＣＩＡ、デジタルビデオカメラ、ベースステーション等に使用するプリント配線基板の選択にも適用可能である。
【００２９】
本発明のプリント配線基板の選択方法は、図２に示すように、使用する目的ごとに異なるプリント配線基板３０の情報を記憶するステップ（Ｓ１）と、
前記プリント配線基板３０に搭載する部品の情報を記憶するステップ（Ｓ２）と、
前記部品情報を記憶するステップにより記憶された、プリント配線基板３０に搭載する部品の総ピン数から、総信号ピン数、総電源ピン数、総不使用ピン数を求めるステップ（Ｓ３）と、
前記ピン数を求めるステップにより得られた総信号ピン数を用いて、各信号ピン間接続の総数を求めるステップ（Ｓ４）と、
前記ピン数を求めるステップにより得られた総電源ピン数を用いて、プリント配線基板３０の電源層への接続の総数を求めるステップ（Ｓ５）と、
前記各信号ピン間接続の総数を求めるステップにより得られた各信号ピン間接続の総数と、前記基板情報を記憶するステップにより記憶された基板情報に基づいて、前記プリント配線基板３０における最短総配線長を求めるステップ（Ｓ６）と、
前記各信号ピン間接続の総数を求めるステップにより得られた各信号ピン間接続の総数、前記電源層への接続の総数を求めるステップにより得られた電源層への接続の総数、及び前記基板の情報を記憶するステップにより記憶された基板情報を用いて、前記プリント配線基板３０における最大総配線長を求めるステップ（Ｓ７）と、
前記最短総配線長を求めるステップで得られた最短総配線長に対する、最大総配線長を求めるステップで得られた最大総配線長の割合である指標を求めるステップ（Ｓ８）により実現している。
【００３０】
さらに本発明による、プリント配線基板の選択方法は、使用する目的に最適な指標を記憶するステップ（Ｓ９）と，
指標演算手段５４より求められた指標を記憶するステップ（Ｓ１０）と、
使用する目的に最適な指標を記憶するステップにより記憶された最適指標と、指標を記憶するステップにより記憶された指標とを比較するステップ（Ｓ１１）により実現している。
【００３１】
概略を説明する。ステップ１（Ｓ１）及びステップ２（Ｓ２）によって、必要な情報を記憶する。ステップ３（Ｓ３）からステップ５（Ｓ５）の行程でステップ６（Ｓ６）において必要な数値を求める。ステップ８（Ｓ８）で、ステップ６（Ｓ６）で得られた数値に対するステップ７（Ｓ７）で得られた数値の割合である、指標を求める。ステップ１１（Ｓ１１）で指標と最適指標を比較することで、目的とするプリント配線基板３０を選択している。
【００３２】
プリント配線基板３０は、基板３０の種類に応じて実現可能な配線密度が異なる。実現可能な配線密度に応じて、基板にグレードが設定されている。以下、「プリント配線基板３０を選択する」ということは、「プリント配線基板３０のグレードを選択する」ということを示すものとする。
【００３３】
ステップ１（Ｓ１）は、基板情報記憶手段４０で実現している。プリント配線基板３０を選択する際には、予めプリント配線基板３０の外形寸法は決定されている。この決定されたプリント配線基板３０の外形寸法が、基板情報として記憶部１６に記憶されている。基板情報は、図３に示すように、目的とするプリント配線基板３０のＸ方向の長さＬｘ、プリント配線基板３０のＹ方向の長さＬｙ、プリント配線基板３０のＸ方向の有効長Ｌｅｘ、プリント配線基板３０のＹ方向の有効長Ｌｅｙ、プリント基板実面積が記憶されている。この基板３０のＸ方向の有効長Ｌｅｘとは、基板３０において、実際に配線が可能な部分のＸ方向の長さを示す。
【００３４】
この基板３０のＸ方向の有効長Ｌｅｘ、基板３０のＹ方向の有効長Ｌｅｙは、式（２）、式（３）、式（４）により求めている。ここで、ｋは使用する目的ごとに異なる関数である。
【００３５】
【数２】
【００３６】
基板情報には、表１に示される第４の関数が記憶されている。この第４の関数は、基板３０のＸ方向、及びＹ方向における、最短配線長を求める際に使用する。具体的には、ノートブックパソコンにおける、Ｘ方向の有効長（Ｌｅｘ）に対する、Ｘ方向の最短配線長の割合の平均、Ｙ方向の有効長（Ｌｅｙ）に対するＹ方向の最短配線長の割合の平均、Ｘ方向の平均の分散値、Ｙ方向の平均の分散値である。この数値は、使用する目的ごとに異なる。
【００３７】
このＸ方向の有効長（Ｌｅｘ）に対する、Ｘ方向の最短配線長の割合の平均を用いる理由を説明する。このＸ方向の有効長に対する、Ｘ方向の最短配線長の割合は、プリント配線基板３０を使用する目的ごとに、ある程度数値がきまっている。ノートブックパソコンに用いるプリント配線基板を例に挙げると、Ｘ方向の最短配線長の平均は、Ｘ方向の有効長に対して、０．３倍の長さになる。このように、Ｘ方向の最短配線長を予測するために、Ｘ方向の最短配線長の割合の平均を用いる。また、このＸ方向の最短配線長の割合の平均には分散値がある。この分散値をＸ方向の平均の分散値と表現している。これらの平均値、分散値は、過去に設計したプリント配線基板の情報により求めることができる。
【００３８】
【表１】
【００３９】
基板情報には、表２に示されるビア数の情報が記憶されている。具体的には、基板３０のグレードごとに、ＰＴＨビア数、マイクロ・ビア数が定義づけられている。このＰＴＨビア数、マイクロ・ビア数は、過去に設計したプリント配線基板の情報により求めることができる。
【００４０】
【表２】
【００４１】
基板情報記憶手段４０に記憶されている複数の数値（表１の数値、表２の数値、及び関数）は、使用する目的ごとにある特定の相関関係があることを発明者が導き出し、特定したものである。
【００４２】
ステップ２（Ｓ２）は、部品情報記憶手段４２で実現している。部品情報は、表３に示すように、ノートブックパソコンに搭載される部品それぞれごとに、全ピン数、全ピン数に対する信号ピン数の割合、全ピン数に対する電源ピン数の割合、全ピン数に対する使用しないピン数の割合が記憶されている。ここで、電源ピン数は、グランドピン数と供給ピン数の和である。この電源ピン数における、グランドピン数と供給ピン数との比率は、それぞれの部品ごとに異なる。グランドピンとは、接地に使用するピンを示す。供給ピンとは、電源を供給するピンを示す。全ピン数とは、搭載される部品ごとのピンの全数を示す。
【００４３】
【表３】
【００４４】
部品情報には、第１の関数が記憶されている。第１の関数とは、使用する目的ごとに異なる数値で、搭載されるすべての部品の総信号ピン数に対する、信号接続数の総数の割合を示す数値である。ノートブックパソコンは、０．５である。例えば、部品がＱＦＰ（Quad Flat Package）の２００ピンである場合には、全ピン数に対する全信号ピン数は７０％（１４０ピン）である。また、信号接続数の全数は、１４０ピンの５０％（７０ピン）である。以後「総数」とはプリント配線基板３０に搭載される全部品におけるトータルの数を示す。「全数」とは、プリント配線基板３０に搭載される部品それぞれごとの数を示す。
【００４５】
部品情報には、第２の関数が記憶されている。第２の関数とは、使用する目的ごとに異なる数値で、総グランドピン数に対する総グランド接続数の割合を示す数値である。ノートブックパソコンは、１．５である。この総グランドピン数とは、部品ごとに決まっている、接地（グランド）に用いるピンの総数を意味する。総グランド接続数とは、実際に使用するグランドのピンの総数を意味する。例えば、部品がＱＦＰの２００ピンである場合には、電源ピン数における、グランドピン数と供給ピン数との比率は１対１である。よって、グランドピン数と供給ピン数は同数であることから、電源ピン数における、グランドピン数の割合は半分の１０％となる。全ピン数（２００ピン）に対するグランドピン数は１０％（２０ピン）である。また、グランド接続数の全数は、グランドピン数の１５０％（３０ピン）である。
【００４６】
部品情報には、第３の関数が記憶されている。第３の関数とは、使用する目的ごとに異なる数値で、総供給ピン数に対する総供給接続数の割合を示す数値である。ノートブックパソコンは、１．２である。この総供給ピン数とは、部品ごとに決まっている、電源の供給に用いるピンの総数を意味する。総供給接続数とは、実際に電源の供給に用いるピンの総数を意味する。例えば、部品がＱＦＰの２００ピンである場合には、全ピン数に対する供給ピン数は１０％（２０ピン）である。また、供給接続数の全数は、供給ピン数の１２０％（２４ピン）である。
【００４７】
部品情報記憶手段４２に記憶されている複数の数値（表３の数値、及び関数）は、使用する目的ごとにある特定の相関関係があることを発明者が導き出し、特定したものである。
【００４８】
ステップ３（Ｓ３）は、ピン数演算手段４４で実現している。表３を用いて、プリント配線基板３０に搭載される部品ごとの総ピン数に、表３に示される割合を掛け合わせることにより、信号ピン数、及び電源ピン数を求めている。例えば、ＱＦＰ（Quad Flat Package）２００ピン以上の場合では、信号ピン数は７０％、電源ピン数は２０％である。全ピン数が２００ピンの場合には、信号ピン数は１４０ピン、電源ピン数は４０ピンとなる。プリント配線基板３０に搭載するすべての部品に対して、信号ピン数、電源ピン数を求める。得られた信号ピン数の総和を求めることにより、総信号ピン数を求める。得られた電源ピン数の総和を求めることにより、総電源ピン数を求めることができる。
【００４９】
ステップ４（Ｓ４）は、信号間接続数演算手段４６で実現している。ステップ３（Ｓ３）で求められた部品ごとの総信号ピン数に第１の関数である０．５を掛け合わせて、総和を求めることで、各信号ピン間接続の総数を求めることができる。
【００５０】
ステップ５（Ｓ５）は、電源接続数演算手段４８で実現している。ステップ３（Ｓ３）で求められた各部品ごとの総電源ピン数を、各部品ごとに異なる比率で、総グランドピン数と総供給ピン数に分割する。
【００５１】
各部品ごとのグランドピン数に第２の関数である１．５を掛け合わせ、総和を求めることで、総グランド接続数を求める。同様に、各部品ごとの供給ピン数に第３の関数である１．２を掛け合わせ、総和を求めることで、総供給接続数を求める。この総グランド接続数と総供給接続数との和を求めることにより、プリント配線基板３０の電源層への接続の総数を求めることができる。
【００５２】
ステップ６（Ｓ６）は、最短総配線長演算手段５０で実現している。Ｘ方向の有効長（Ｌｅｘ）に、表１で示される第４の関数である０．３を掛け合わせ、Ｘ方向の最短配線長を求める。Ｘ方向の最短配線長に、Ｘ方向のグリッドの本数を掛け合わせてＸ方向の最短総配線長を求める。同様に、Ｙ方向の有効長（Ｌｅｘ）に、表１で示される第４の関数である０．３を掛け合わせ、Ｙ方向の最短配線長を求める。Ｙ方向の最短配線長に、Ｙ方向のグリッドの本数を掛け合わせてＹ方向の最短総配線長を求める。Ｘ方向の最短総配線長とＹ方向の最短総配線長の和を求めることで、プリント配線基板３０における最短総配線長を求めることができる。
【００５３】
ステップ７（Ｓ７）は、最大総配線長演算手段５２で実現している。ステップ７（Ｓ７）で求める最大総配線長は、（５）式によって求めることができる。
【００５４】
【数３】
【００５５】
また、基板３０の配線可能面積は、（６）式によって求めることができる。
【００５６】
【数４】
【００５７】
ここで基板３０の面積は、（７）式によって求めることができる。
【００５８】
【数５】
【００５９】
（６）式の配線不可能面積は、基板外縁部、組み立て用ホール、導電パッド、ピンホール、ビア・ホール等の配線不可能な部分の面積の合計である。基板外縁部、組み立て用ホールの面積は、基板情報から求めることができる。導電パッド、ピンホールの面積は、部品情報から求めることができる。表２により、ビア・ホール数がわかると、ビア・ホールの面積は求めることができる。これらのホールの面積は、そのホールのランドの面積を含んでいる。
【００６０】
表２において、グレード「ＳＬＣ（１＋１ ｏｎ ４Ｓ２Ｐ）」（ここで、ＳＬＣ：Surface Laminar Circuit:ＩＢＭ社）は、両側に１層ずつのビルド・アップ層をもち、ベースの基板に４Ｓ２Ｐ（４信号層及び２電源層）のＦＲ４（ガラス布エポキシ材）を用いたプリント配線基板３０である。ビア・ホール数は、ＰＴＨ(Plated
Through Hole)ビア数と、マイクロ・ビア数との和として求める。マイクロ・ビアを形成する「ＦＶ１／ＢＶ１」はＦＲ４基板上に形成する１層目のビルド・アップ層を表し、「ＦＶ２／ＢＶ２」は、その上の２層目のビルド・アップ層を表す。
【００６１】
表２に示す、基板３０のグレードと、ステップ４（Ｓ４）で得られた各信号ピン間接続の総数、ステップ５（Ｓ５）で得られた電源層への接続の総数を用いることで、ビア・ホール数を求めることができる。ビア・ホールの面積は基板３０のグレードで決まっている。ビア・ホール数からビア・ホールの総面積を求めることで、配線不可能面積を求めることができる。
【００６２】
配線不可能面積が求まることで、（６）式で基板３０の配線可能面積を求めることができる。配線可能面積が求まることで、（５）式で最大総配線長を求めることができる。ここで、グリット間隔は、基板情報として記憶部１６に記憶されている情報を用いる。
【００６３】
ステップ８（Ｓ８）は、指標演算手段５４で実現している。指標は、（１）式で求めることができる。つまり、ステップ６（Ｓ６）で得られた最短総配線長に対する、ステップ７（Ｓ７）で得られた最大総配線長の割合を求めることで、指標を求めることができる。
【００６４】
ステップ９（Ｓ９）は、最適指標記憶手段５６で実現している。この指標の最適値は、プリント配線基板３０を使用する目的により異なる。ノートブックパソコンに使用するプリント配線基板３０の指標の最適値は、４．２５から４．７５の間である。この数値は発明者が鋭意研究の結果、導き出された数値である。
【００６５】
ステップ１０（Ｓ１０）は、指標記憶手段５８で実現している。ステップ８（Ｓ８）で得られた指標を記憶している。
【００６６】
ステップ１１（Ｓ１１）は、指標比較手段６０で実現している。ステップ９（Ｓ９）で記憶された最適指標と、ステップ１０（Ｓ１０）で記憶された指標を比較することで、プリント配線基板３０のグレードを選択している。各グレードのプリント配線基板３０に対して、それぞれ、ステップ１からステップ８を実行して、指標を求める。その各指標と最適指標を比較し、最適指標の範囲外になるグレードの基板を選択対象から除外する。残ったグレードの基板の中から、使用する目的に最適なプリント配線基板３０のグレードを決定する。例えば、回路設計の自由度が低いかわりに、コストが安い基板を求めるならば、グレードの低い基板を選択する。コストが高いかわりに、回路設計の自由度が高い基板を求めるならば、グレードの高い基板を選択する。
【００６７】
このように、指標と最適指標を比較することにより、プリント配線基板のグレードをある程度絞り込むことができる。その絞り込んだグレードの基板の中から、使用する目的に適した基板を選択する。これにより使用する目的に最適なプリント配線基板３０を選択することができる。
【００６８】
以上、本発明に係るプリント配線基板の選択装置１０及び選択方法について、図面に基づいて説明したが、本発明は、図示した例示に限定されるものではない。本発明は、その趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【００６９】
本実施の形態において、ピン数演算手段４４は、部品情報記憶手段４２に予め記憶されている、総ピン数に対する、信号ピン数、電源ピン数、及び不使用ピン数の割合を使用している。しかし、この信号ピン数、電源ピン数、及び不使用ピン数の割合の情報は、プリント配線基板３０を使用する目的ごとに、予測することも可能である。これは、使用する目的ごとに、搭載される部品ごとの信号ピン数、電源ピン数、及び不使用ピン数の割合が、一定の関係を有するからである。
【００７０】
本実施の形態において、プリント配線基板３０の選択を行う目安に、基板のグレードごとのコストを用いている。コストに限定されず、基板情報記憶手段４０に記憶されている、第４の関数の分散値を目安にプリント配線基板３０の選択を行うことも可能である。これは、指標を演算する際に使用した、最短配線長の平均のばらつき具合を参照することで、得られた指標の信頼性を推定することができる。この指標の信頼性を参考にしながら、プリント配線基板３０の選択を行うことも可能だからである。
【００７１】
【発明の効果】
本発明によるプリント配線基板の選択装置および選択方法によって、部品の配置を行う前の段階で、プリント配線基板を使用する目的ごとの基板情報、搭載する部品の情報、及びプリント配線基板の外径サイズから、使用する目的に最適なプリント配線基板を選択することができる。
【図面の簡単な説明】
【図１】本発明に係るプリント配線基板の選択装置の基本構成を示す構成図である。
【図２】本発明に係るプリント配線基板の選択装置及び選択方法のフローチャートである。
【図３】本実施の形態における、プリント配線基板の平面図である。
【符号の説明】
１０：プリント配線基板の選択装置
１２：入力部
１４：演算部
１６：記憶部
１８：制御部
２０：表示部
３０：プリント配線基板
４０：基板情報記憶手段
４２：部品情報記憶手段
４４：ピン数演算手段
４６：信号間接続数演算手段
４８：電源接続数演算手段
５０：最短総配線長演算手段
５２：最大総配線長演算手段
５４：指標演算手段
５６：最適指標記憶手段
５８：指標記憶手段
６０：指標比較手段
【発明の属する技術分野】
本発明は、プリント配線基板の選択装置及び選択方法に関し、より詳しくは、使用する目的に対して最適なプリント配線基板を選択することができる、プリント配線基板の選択装置及び選択方法に関する。
【０００２】
【従来の技術】
プリント配線基板には、基板形成技術や、基板選択の基準によって区分された複数の種類のプリント配線基板がある。これら複数のプリント配線基板は、それぞれ実現可能な配線密度が異なる。これら複数のプリント配線基板の中から、最適なプリント配線基板を選択するために、様々な装置、及び方法が用いられている。
【０００３】
例えば、本発明の発明者が出願した、特願平１１−１９４６１１（プリント配線基板の設計装置及び設計方法）においては、基板に配線できる総配線長と、基板に配線すべき総配線長との割合を求め、この割合に基づいて最適な基板を選択している。
【０００４】
上記出願の発明は、搭載する部品の情報や、搭載する部品の配置情報を前提としている。特に、部品の配置情報を利用して、基板に配線すべき総配線長を求め、最終的に使用するプリント配線基板を選択している。上記出願の発明は、プリント配線基板の部品を搭載する位置がすでに決定している場合には、非常に有効な装置及び方法である。
【０００５】
しかしながら、プリント配線基板の部品を搭載する位置を決定するには、回路設計を行う必要があり、すでに多くの工程数を費やすことになる。使用するプリント配線基板の決定を、実際の部品の配置を開始する前に行うことにはメリットが多い。例えば、選択コストの見積、選択に係る工程数の見積、ボードサイズの決定等に大きく寄与する。
【０００６】
回路設計を行う前に、使用するプリント配線基板を決定する技術は、従来から存在する。これらの従来技術は、回路に使用する部品の全体のピン数とプリント配線基板の面積との比率よりプリント配線基板を決定すること、及び搭載する部品の面積とプリント配線基板の面積との比率よりプリント配線基板を決定することである。しかし、これらの従来技術は非常に大まかな結果しか得ることができない。
【０００７】
【発明が解決しようとする課題】
本発明は、部品の配置を行う前の段階で、プリント配線基板を使用する目的ごと（例えば、ノートブックパソコンに使用するプリント配線基板、デジタルビデオカメラに使用するプリント配線基板）の基板情報、搭載する部品の情報、及びプリント配線基板の外径サイズから、使用する目的に最適なプリント配線基板を選択することにある。
【０００８】
【課題を解決するための手段】
本発明は、使用する目的に最適なプリント配線基板の選択を行うプリント配線基板の選択装置であって、使用する目的ごとに異なるプリント配線基板の情報を記憶する、基板情報記憶手段と、前記プリント配線基板に搭載する部品の情報を記憶する、部品情報記憶手段と、前記部品情報記憶手段により記憶された、プリント配線基板に搭載する部品の総ピン数から、総信号ピン数、総電源ピン数、総不使用ピン数を求める、ピン数演算手段と、前記ピン数演算手段により得られた総信号ピン数を用いて、各信号ピン間接続の総数を求める、信号間接続数演算手段と、前記ピン数演算手段により得られた総電源ピン数を用いて、プリント配線基板の電源層への接続の総数を求める、電源接続数演算手段と、前記信号間接続数演算手段により得られた各信号ピン間接続の総数と、前記基板情報記憶手段により記憶された基板情報に基づいて、前記プリント配線基板における最短総配線長を求める、最短総配線長演算手段と、前記信号間接続数演算手段により得られた各信号ピン間接続の総数、前記電源接続数演算手段により得られた電源層への接続の総数、及び前記基板情報記憶手段により記憶された基板情報を用いて、前記プリント配線基板における最大総配線長を求める、最大総配線長演算手段と、前記最短総配線長演算手段で得られた最短総配線長に対する、最大総配線長演算手段で得られた最大総配線長の割合である指標を求める、指標演算手段を含む。
【０００９】
本発明は、使用する目的に最適なプリント配線基板の選択を行うプリント配線基板の選択方法であって、使用する目的ごとに異なるプリント配線基板の情報を記憶するステップと、前記プリント配線基板に搭載する部品の情報を記憶するステップと、前記部品情報を記憶するステップにより記憶された、プリント配線基板に搭載する部品の総ピン数から、総信号ピン数、総電源ピン数、総不使用ピン数を求めるステップと、前記ピン数を求めるステップにより得られた総信号ピン数を用いて、各信号ピン間接続の総数を求めるステップと、前記ピン数を求めるステップにより得られた総電源ピン数を用いて、プリント配線基板の電源層への接続の総数を求めるステップと、前記各信号ピン間接続の総数を求めるステップにより得られた各信号ピン間接続の総数と、前記基板情報を記憶するステップにより記憶された基板情報に基づいて、前記プリント配線基板における最短総配線長を求めるステップと、前記各信号ピン間接続の総数を求めるステップにより得られた各信号ピン間接続の総数、前記電源層への接続の総数を求めるステップにより得られた電源層への接続の総数、及び前記基板情報を記憶するステップにより記憶された基板情報を用いて、前記プリント配線基板における最大総配線長を求めるステップと、前記最短総配線長を求めるステップで得られた最短総配線長に対する、最大総配線長を求めるステップで得られた最大総配線長の割合である指標を求めるステップを含む。
【００１０】
【発明の実施の形態】
本発明の実施の形態を、図を用いて説明する。図１は、本発明におけるプリント配線基板の選択装置１０の基本構成である。本発明のプリント配線基板の選択装置１０は、情報を入力する入力部１２、情報を記憶する記憶部１６、記憶部１６に記憶されている情報を用いて演算を行う演算部１４、主に演算結果を表示する表示部２０、及び、入力部１２、記憶部１６、演算部１４、表示部２０を制御する制御部１８で構成されている。
【００１１】
本発明におけるプリント配線基板の選択装置１０は、上記の基本構成において、使用する目的ごとに異なるプリント配線基板３０の情報を記憶する、基板情報記憶手段４０と、プリント配線基板３０に搭載する部品の情報を記憶する、部品情報記憶手段４２と、部品情報記憶手段４２により記憶された、プリント配線基板３０に搭載する部品の総ピン数から、総信号ピン数、総電源ピン数、総不使用ピン数を求める、ピン数演算手段４４と、ピン数演算手段４４により得られた総信号ピン数を用いて、各信号ピン間接続の総数を求める、信号間接続数演算手段４６と、ピン数演算手段４４により得られた総電源ピン数を用いて、プリント配線基板３０の電源層への接続の総数を求める、電源接続数演算手段４８と、信号間接続数演算手段４６により得られた各信号ピン間接続の総数と、基板情報記憶手段４０により記憶された基板情報に基づいて、プリント配線基板３０における最短総配線長を求める、最短総配線長演算手段５０と、信号間接続数演算手段４６により得られた各信号ピン間接続の総数、電源接続数演算手段４８により得られた電源層への接続の総数、及び基板情報記憶手段４０により記憶された基板情報を用いて、プリント配線基板３０における最大総配線長を求める、最大総配線長演算手段５２と、最短総配線長演算手段５０で得られた最短総配線長に対する、最大総配線長演算手段５２で得られた最大総配線長の割合である指標を求める、指標演算手段５４により実現している。本発明におけるピンとは、プリント配線基板３０に搭載される部品における、リード、端子又は電極のことを示す。
【００１２】
基板情報記憶手段４０は、入力部１２を用いて基板３０に関する情報を入力し、記憶部１６に記憶させることで実現している。基板３０に関する情報とは、後述するように、使用する目的ごとに異なる、基板３０の外形寸法、Ｘ方向の有効長、Ｙ方向の有効長、及び第４の関数、ビア数、グリット等の情報である。ここで使用する目的とは、プリント配線基板３０を使用する装置（例えば、ノートブックパソコン、デジタルカメラ等）のことを示す。
【００１３】
部品情報記憶手段４２は、入力部１２を用いて、プリント配線基板に搭載する部品に関する情報を入力し、記憶部１６に記憶させることで実現している。部品に関する情報とは、後述するように、使用する目的ごとに異なる、複数の部品それぞれごとの、総ピン数、総ピン数に対する信号ピン数、電源ピン数、及び不使用ピン数の割合、第１の関数、第２の関数、第３の関数等の情報である。
【００１４】
ピン数演算手段４４は、演算部１４が、総信号ピン数、及び総電源ピン数を求めることで実現している。記憶部１６に、プリント配線基板３０に搭載する部品ごとの総ピン数が記憶されている。また、記憶部１６に、この各総ピン数に対する、信号ピン数、電源ピン数、及び不使用ピン数の割合が記憶されている。演算部１４が、総ピン数に対する、信号ピン数、及び電源ピン数の割合を用いて、総信号ピン数、及び総電源ピン数を求めている。
【００１５】
また、ピン数演算手段４４は、プリント配線基板３０に搭載する複数の部品それぞれごとに、総ピン数に対する、信号ピン数、電源ピン数、及び不使用ピン数の割合を、プリント配線基板３０を使用する目的ごとに予測する手段を含む。
【００１６】
信号間接続数演算手段４６は、演算部１４が、プリント配線基板３０に搭載されるそれぞれの部品における、各信号ピン間の接続の総数を求めることで実現している。記憶部１６に、使用する目的ごとに異なる第１の関数が記憶されている。ピン数演算手段４４により得られた総信号ピン数と、第１の関数を用いて、各信号ピン間の接続の総数を求めている。
【００１７】
電源接続数演算手段４８は、演算部１４が、プリント配線基板３０に搭載されるそれぞれの部品における、電源層への接続の総数を求めることで実現している。記憶部１６に、使用する目的ごとに異なる第２、及び第３の関数が記憶されている。ピン数演算手段４４により得られた総信号ピン数と、第２及び第３の関数を用いて、プリント配線基板３０の電源層への接続の総数を求めている。
【００１８】
最短総配線長演算手段５０は、演算部１４が、プリント配線基板３０における最短総配線長を求めることで実現している。記憶部１６に、使用する目的ごとに異なる、基板３０の外形寸法、Ｘ方向有効長、Ｙ方向有効長、及び第４の関数が記憶されている。この基板３０の外形寸法、Ｘ方向有効長、Ｙ方向有効長、第４の関数、各信号ピン間接続の総数を用いて、プリント配線基板３０における最短総配線長を求めている。
【００１９】
最大総配線長演算手段５２は、演算部１４が、プリント配線基板３０における最大総配線長を求めることで実現している。記憶部１６に、プリント配線基板３０のグレードごとに異なるビア数の情報が記憶されている。また、記憶部１６に、プリント配線基板３０の外形寸法の情報、グリットの情報等が記憶されている。ビア数の情報等から配線不可能面積を算出している。プリント配線基板３０の外形寸法等から、配線可能面積を算出している。配線可能面積、配線不可能面積、グリットの情報を用いて、プリント配線基板３０に配線可能な最大総配線長を求めている。このグリットの説明をする。プリント配線基板３０上に配線を引く場合に、等間隔の直交する基準線を基板３０上に設け、この基準線上に配線を引く。この基準線のことをグリットと呼ぶ。
【００２０】
指標演算手段５４は、演算部１４が、指標を求めることで実現している。この指標は、以下に示す、式（１）により求めている。
【００２１】
【数１】
また、本発明によるプリント配線基板の選択装置１０は、上記の構成に加えて、使用する目的に最適な指標を記憶する、最適指標記憶手段５６と、指標演算手段５４より求められた指標を記憶する、指標記憶手段５８と、最適指標記憶手段５６に記憶された最適指標と、指標記憶手段５８に記憶された指標とを比較する、指標比較手段６０とにより構成される。
【００２３】
最適指標記憶手段５６は、入力部１２を用いて、使用する目的に最適な指標の情報を入力し、記憶部１６に記憶させることで実現している。
【００２４】
指標記憶手段５８は、指標演算手段５４によって得られた指標の値を、記憶部１６に記憶させることで実現している。
【００２５】
指標比較手段６０は、演算部１４が、記憶部１６に記憶されている、最適指標の値と、指標の値とを比較することで実現している。
【００２６】
また本発明は、基板情報記憶手段４０により記憶された、第４の関数における分散値を用いて、使用する目的ごとに、最適なプリント配線基板３０を選択する手段を含む。
【００２７】
以上が、本発明によるプリント配線基板の選択装置１０の構成である。以下、本発明によるプリント配線基板の選択方法を、本プリント配線基板の選択装置１０の作用、及び効果と共に説明する。
【００２８】
本発明は、使用する目的に最適なプリント配線基板３０を得ることを課題としている。本実施の形態においては、ノートブックパソコンに使用する、プリント配線基板を選択することを例に挙げて説明する。使用する目的は、ノートブックパソコンに限定されない。ハードディスクコントロール、ＰＣＭＣＩＡ、デジタルビデオカメラ、ベースステーション等に使用するプリント配線基板の選択にも適用可能である。
【００２９】
本発明のプリント配線基板の選択方法は、図２に示すように、使用する目的ごとに異なるプリント配線基板３０の情報を記憶するステップ（Ｓ１）と、
前記プリント配線基板３０に搭載する部品の情報を記憶するステップ（Ｓ２）と、
前記部品情報を記憶するステップにより記憶された、プリント配線基板３０に搭載する部品の総ピン数から、総信号ピン数、総電源ピン数、総不使用ピン数を求めるステップ（Ｓ３）と、
前記ピン数を求めるステップにより得られた総信号ピン数を用いて、各信号ピン間接続の総数を求めるステップ（Ｓ４）と、
前記ピン数を求めるステップにより得られた総電源ピン数を用いて、プリント配線基板３０の電源層への接続の総数を求めるステップ（Ｓ５）と、
前記各信号ピン間接続の総数を求めるステップにより得られた各信号ピン間接続の総数と、前記基板情報を記憶するステップにより記憶された基板情報に基づいて、前記プリント配線基板３０における最短総配線長を求めるステップ（Ｓ６）と、
前記各信号ピン間接続の総数を求めるステップにより得られた各信号ピン間接続の総数、前記電源層への接続の総数を求めるステップにより得られた電源層への接続の総数、及び前記基板の情報を記憶するステップにより記憶された基板情報を用いて、前記プリント配線基板３０における最大総配線長を求めるステップ（Ｓ７）と、
前記最短総配線長を求めるステップで得られた最短総配線長に対する、最大総配線長を求めるステップで得られた最大総配線長の割合である指標を求めるステップ（Ｓ８）により実現している。
【００３０】
さらに本発明による、プリント配線基板の選択方法は、使用する目的に最適な指標を記憶するステップ（Ｓ９）と，
指標演算手段５４より求められた指標を記憶するステップ（Ｓ１０）と、
使用する目的に最適な指標を記憶するステップにより記憶された最適指標と、指標を記憶するステップにより記憶された指標とを比較するステップ（Ｓ１１）により実現している。
【００３１】
概略を説明する。ステップ１（Ｓ１）及びステップ２（Ｓ２）によって、必要な情報を記憶する。ステップ３（Ｓ３）からステップ５（Ｓ５）の行程でステップ６（Ｓ６）において必要な数値を求める。ステップ８（Ｓ８）で、ステップ６（Ｓ６）で得られた数値に対するステップ７（Ｓ７）で得られた数値の割合である、指標を求める。ステップ１１（Ｓ１１）で指標と最適指標を比較することで、目的とするプリント配線基板３０を選択している。
【００３２】
プリント配線基板３０は、基板３０の種類に応じて実現可能な配線密度が異なる。実現可能な配線密度に応じて、基板にグレードが設定されている。以下、「プリント配線基板３０を選択する」ということは、「プリント配線基板３０のグレードを選択する」ということを示すものとする。
【００３３】
ステップ１（Ｓ１）は、基板情報記憶手段４０で実現している。プリント配線基板３０を選択する際には、予めプリント配線基板３０の外形寸法は決定されている。この決定されたプリント配線基板３０の外形寸法が、基板情報として記憶部１６に記憶されている。基板情報は、図３に示すように、目的とするプリント配線基板３０のＸ方向の長さＬｘ、プリント配線基板３０のＹ方向の長さＬｙ、プリント配線基板３０のＸ方向の有効長Ｌｅｘ、プリント配線基板３０のＹ方向の有効長Ｌｅｙ、プリント基板実面積が記憶されている。この基板３０のＸ方向の有効長Ｌｅｘとは、基板３０において、実際に配線が可能な部分のＸ方向の長さを示す。
【００３４】
この基板３０のＸ方向の有効長Ｌｅｘ、基板３０のＹ方向の有効長Ｌｅｙは、式（２）、式（３）、式（４）により求めている。ここで、ｋは使用する目的ごとに異なる関数である。
【００３５】
【数２】
基板情報には、表１に示される第４の関数が記憶されている。この第４の関数は、基板３０のＸ方向、及びＹ方向における、最短配線長を求める際に使用する。具体的には、ノートブックパソコンにおける、Ｘ方向の有効長（Ｌｅｘ）に対する、Ｘ方向の最短配線長の割合の平均、Ｙ方向の有効長（Ｌｅｙ）に対するＹ方向の最短配線長の割合の平均、Ｘ方向の平均の分散値、Ｙ方向の平均の分散値である。この数値は、使用する目的ごとに異なる。
【００３７】
このＸ方向の有効長（Ｌｅｘ）に対する、Ｘ方向の最短配線長の割合の平均を用いる理由を説明する。このＸ方向の有効長に対する、Ｘ方向の最短配線長の割合は、プリント配線基板３０を使用する目的ごとに、ある程度数値がきまっている。ノートブックパソコンに用いるプリント配線基板を例に挙げると、Ｘ方向の最短配線長の平均は、Ｘ方向の有効長に対して、０．３倍の長さになる。このように、Ｘ方向の最短配線長を予測するために、Ｘ方向の最短配線長の割合の平均を用いる。また、このＸ方向の最短配線長の割合の平均には分散値がある。この分散値をＸ方向の平均の分散値と表現している。これらの平均値、分散値は、過去に設計したプリント配線基板の情報により求めることができる。
【００３８】
【表１】
基板情報には、表２に示されるビア数の情報が記憶されている。具体的には、基板３０のグレードごとに、ＰＴＨビア数、マイクロ・ビア数が定義づけられている。このＰＴＨビア数、マイクロ・ビア数は、過去に設計したプリント配線基板の情報により求めることができる。
【００４０】
【表２】
基板情報記憶手段４０に記憶されている複数の数値（表１の数値、表２の数値、及び関数）は、使用する目的ごとにある特定の相関関係があることを発明者が導き出し、特定したものである。
【００４２】
ステップ２（Ｓ２）は、部品情報記憶手段４２で実現している。部品情報は、表３に示すように、ノートブックパソコンに搭載される部品それぞれごとに、全ピン数、全ピン数に対する信号ピン数の割合、全ピン数に対する電源ピン数の割合、全ピン数に対する使用しないピン数の割合が記憶されている。ここで、電源ピン数は、グランドピン数と供給ピン数の和である。この電源ピン数における、グランドピン数と供給ピン数との比率は、それぞれの部品ごとに異なる。グランドピンとは、接地に使用するピンを示す。供給ピンとは、電源を供給するピンを示す。全ピン数とは、搭載される部品ごとのピンの全数を示す。
【００４３】
【表３】
部品情報には、第１の関数が記憶されている。第１の関数とは、使用する目的ごとに異なる数値で、搭載されるすべての部品の総信号ピン数に対する、信号接続数の総数の割合を示す数値である。ノートブックパソコンは、０．５である。例えば、部品がＱＦＰ（Quad Flat Package）の２００ピンである場合には、全ピン数に対する全信号ピン数は７０％（１４０ピン）である。また、信号接続数の全数は、１４０ピンの５０％（７０ピン）である。以後「総数」とはプリント配線基板３０に搭載される全部品におけるトータルの数を示す。「全数」とは、プリント配線基板３０に搭載される部品それぞれごとの数を示す。
【００４５】
部品情報には、第２の関数が記憶されている。第２の関数とは、使用する目的ごとに異なる数値で、総グランドピン数に対する総グランド接続数の割合を示す数値である。ノートブックパソコンは、１．５である。この総グランドピン数とは、部品ごとに決まっている、接地（グランド）に用いるピンの総数を意味する。総グランド接続数とは、実際に使用するグランドのピンの総数を意味する。例えば、部品がＱＦＰの２００ピンである場合には、電源ピン数における、グランドピン数と供給ピン数との比率は１対１である。よって、グランドピン数と供給ピン数は同数であることから、電源ピン数における、グランドピン数の割合は半分の１０％となる。全ピン数（２００ピン）に対するグランドピン数は１０％（２０ピン）である。また、グランド接続数の全数は、グランドピン数の１５０％（３０ピン）である。
【００４６】
部品情報には、第３の関数が記憶されている。第３の関数とは、使用する目的ごとに異なる数値で、総供給ピン数に対する総供給接続数の割合を示す数値である。ノートブックパソコンは、１．２である。この総供給ピン数とは、部品ごとに決まっている、電源の供給に用いるピンの総数を意味する。総供給接続数とは、実際に電源の供給に用いるピンの総数を意味する。例えば、部品がＱＦＰの２００ピンである場合には、全ピン数に対する供給ピン数は１０％（２０ピン）である。また、供給接続数の全数は、供給ピン数の１２０％（２４ピン）である。
【００４７】
部品情報記憶手段４２に記憶されている複数の数値（表３の数値、及び関数）は、使用する目的ごとにある特定の相関関係があることを発明者が導き出し、特定したものである。
【００４８】
ステップ３（Ｓ３）は、ピン数演算手段４４で実現している。表３を用いて、プリント配線基板３０に搭載される部品ごとの総ピン数に、表３に示される割合を掛け合わせることにより、信号ピン数、及び電源ピン数を求めている。例えば、ＱＦＰ（Quad Flat Package）２００ピン以上の場合では、信号ピン数は７０％、電源ピン数は２０％である。全ピン数が２００ピンの場合には、信号ピン数は１４０ピン、電源ピン数は４０ピンとなる。プリント配線基板３０に搭載するすべての部品に対して、信号ピン数、電源ピン数を求める。得られた信号ピン数の総和を求めることにより、総信号ピン数を求める。得られた電源ピン数の総和を求めることにより、総電源ピン数を求めることができる。
【００４９】
ステップ４（Ｓ４）は、信号間接続数演算手段４６で実現している。ステップ３（Ｓ３）で求められた部品ごとの総信号ピン数に第１の関数である０．５を掛け合わせて、総和を求めることで、各信号ピン間接続の総数を求めることができる。
【００５０】
ステップ５（Ｓ５）は、電源接続数演算手段４８で実現している。ステップ３（Ｓ３）で求められた各部品ごとの総電源ピン数を、各部品ごとに異なる比率で、総グランドピン数と総供給ピン数に分割する。
【００５１】
各部品ごとのグランドピン数に第２の関数である１．５を掛け合わせ、総和を求めることで、総グランド接続数を求める。同様に、各部品ごとの供給ピン数に第３の関数である１．２を掛け合わせ、総和を求めることで、総供給接続数を求める。この総グランド接続数と総供給接続数との和を求めることにより、プリント配線基板３０の電源層への接続の総数を求めることができる。
【００５２】
ステップ６（Ｓ６）は、最短総配線長演算手段５０で実現している。Ｘ方向の有効長（Ｌｅｘ）に、表１で示される第４の関数である０．３を掛け合わせ、Ｘ方向の最短配線長を求める。Ｘ方向の最短配線長に、Ｘ方向のグリッドの本数を掛け合わせてＸ方向の最短総配線長を求める。同様に、Ｙ方向の有効長（Ｌｅｘ）に、表１で示される第４の関数である０．３を掛け合わせ、Ｙ方向の最短配線長を求める。Ｙ方向の最短配線長に、Ｙ方向のグリッドの本数を掛け合わせてＹ方向の最短総配線長を求める。Ｘ方向の最短総配線長とＹ方向の最短総配線長の和を求めることで、プリント配線基板３０における最短総配線長を求めることができる。
【００５３】
ステップ７（Ｓ７）は、最大総配線長演算手段５２で実現している。ステップ７（Ｓ７）で求める最大総配線長は、（５）式によって求めることができる。
【００５４】
【数３】
また、基板３０の配線可能面積は、（６）式によって求めることができる。
【００５６】
【数４】
ここで基板３０の面積は、（７）式によって求めることができる。
【００５８】
【数５】
（６）式の配線不可能面積は、基板外縁部、組み立て用ホール、導電パッド、ピンホール、ビア・ホール等の配線不可能な部分の面積の合計である。基板外縁部、組み立て用ホールの面積は、基板情報から求めることができる。導電パッド、ピンホールの面積は、部品情報から求めることができる。表２により、ビア・ホール数がわかると、ビア・ホールの面積は求めることができる。これらのホールの面積は、そのホールのランドの面積を含んでいる。
【００６０】
表２において、グレード「ＳＬＣ（１＋１ ｏｎ ４Ｓ２Ｐ）」（ここで、ＳＬＣ：Surface Laminar Circuit:ＩＢＭ社）は、両側に１層ずつのビルド・アップ層をもち、ベースの基板に４Ｓ２Ｐ（４信号層及び２電源層）のＦＲ４（ガラス布エポキシ材）を用いたプリント配線基板３０である。ビア・ホール数は、ＰＴＨ(Plated
Through Hole)ビア数と、マイクロ・ビア数との和として求める。マイクロ・ビアを形成する「ＦＶ１／ＢＶ１」はＦＲ４基板上に形成する１層目のビルド・アップ層を表し、「ＦＶ２／ＢＶ２」は、その上の２層目のビルド・アップ層を表す。
【００６１】
表２に示す、基板３０のグレードと、ステップ４（Ｓ４）で得られた各信号ピン間接続の総数、ステップ５（Ｓ５）で得られた電源層への接続の総数を用いることで、ビア・ホール数を求めることができる。ビア・ホールの面積は基板３０のグレードで決まっている。ビア・ホール数からビア・ホールの総面積を求めることで、配線不可能面積を求めることができる。
【００６２】
配線不可能面積が求まることで、（６）式で基板３０の配線可能面積を求めることができる。配線可能面積が求まることで、（５）式で最大総配線長を求めることができる。ここで、グリット間隔は、基板情報として記憶部１６に記憶されている情報を用いる。
【００６３】
ステップ８（Ｓ８）は、指標演算手段５４で実現している。指標は、（１）式で求めることができる。つまり、ステップ６（Ｓ６）で得られた最短総配線長に対する、ステップ７（Ｓ７）で得られた最大総配線長の割合を求めることで、指標を求めることができる。
【００６４】
ステップ９（Ｓ９）は、最適指標記憶手段５６で実現している。この指標の最適値は、プリント配線基板３０を使用する目的により異なる。ノートブックパソコンに使用するプリント配線基板３０の指標の最適値は、４．２５から４．７５の間である。この数値は発明者が鋭意研究の結果、導き出された数値である。
【００６５】
ステップ１０（Ｓ１０）は、指標記憶手段５８で実現している。ステップ８（Ｓ８）で得られた指標を記憶している。
【００６６】
ステップ１１（Ｓ１１）は、指標比較手段６０で実現している。ステップ９（Ｓ９）で記憶された最適指標と、ステップ１０（Ｓ１０）で記憶された指標を比較することで、プリント配線基板３０のグレードを選択している。各グレードのプリント配線基板３０に対して、それぞれ、ステップ１からステップ８を実行して、指標を求める。その各指標と最適指標を比較し、最適指標の範囲外になるグレードの基板を選択対象から除外する。残ったグレードの基板の中から、使用する目的に最適なプリント配線基板３０のグレードを決定する。例えば、回路設計の自由度が低いかわりに、コストが安い基板を求めるならば、グレードの低い基板を選択する。コストが高いかわりに、回路設計の自由度が高い基板を求めるならば、グレードの高い基板を選択する。
【００６７】
このように、指標と最適指標を比較することにより、プリント配線基板のグレードをある程度絞り込むことができる。その絞り込んだグレードの基板の中から、使用する目的に適した基板を選択する。これにより使用する目的に最適なプリント配線基板３０を選択することができる。
【００６８】
以上、本発明に係るプリント配線基板の選択装置１０及び選択方法について、図面に基づいて説明したが、本発明は、図示した例示に限定されるものではない。本発明は、その趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施できるものである。
【００６９】
本実施の形態において、ピン数演算手段４４は、部品情報記憶手段４２に予め記憶されている、総ピン数に対する、信号ピン数、電源ピン数、及び不使用ピン数の割合を使用している。しかし、この信号ピン数、電源ピン数、及び不使用ピン数の割合の情報は、プリント配線基板３０を使用する目的ごとに、予測することも可能である。これは、使用する目的ごとに、搭載される部品ごとの信号ピン数、電源ピン数、及び不使用ピン数の割合が、一定の関係を有するからである。
【００７０】
本実施の形態において、プリント配線基板３０の選択を行う目安に、基板のグレードごとのコストを用いている。コストに限定されず、基板情報記憶手段４０に記憶されている、第４の関数の分散値を目安にプリント配線基板３０の選択を行うことも可能である。これは、指標を演算する際に使用した、最短配線長の平均のばらつき具合を参照することで、得られた指標の信頼性を推定することができる。この指標の信頼性を参考にしながら、プリント配線基板３０の選択を行うことも可能だからである。
【００７１】
【発明の効果】
本発明によるプリント配線基板の選択装置および選択方法によって、部品の配置を行う前の段階で、プリント配線基板を使用する目的ごとの基板情報、搭載する部品の情報、及びプリント配線基板の外径サイズから、使用する目的に最適なプリント配線基板を選択することができる。
【図面の簡単な説明】
【図１】本発明に係るプリント配線基板の選択装置の基本構成を示す構成図である。
【図２】本発明に係るプリント配線基板の選択装置及び選択方法のフローチャートである。
【図３】本実施の形態における、プリント配線基板の平面図である。
【符号の説明】
１０：プリント配線基板の選択装置
１２：入力部
１４：演算部
１６：記憶部
１８：制御部
２０：表示部
３０：プリント配線基板
４０：基板情報記憶手段
４２：部品情報記憶手段
４４：ピン数演算手段
４６：信号間接続数演算手段
４８：電源接続数演算手段
５０：最短総配線長演算手段
５２：最大総配線長演算手段
５４：指標演算手段
５６：最適指標記憶手段
５８：指標記憶手段
６０：指標比較手段
Claims (8)
- 使用する目的に最適なプリント配線基板の選択を行うプリント配線基板の選択装置であって、
複数のプリント配線基板の情報を記憶する、基板情報記憶手段と、
前記プリント配線基板に搭載する部品の情報を記憶する、部品情報記憶手段と、
前記部品情報記憶手段により記憶された、前記プリント配線基板に搭載する部品の総ピン数から、総信号ピン数と総電源ピン数を求める、ピン数演算手段と、
前記総信号ピン数に第１の関数を掛け合わせて総和を求めることで、各信号ピン間接続の総数を求める、信号間接続数演算手段と、
前記総電源ピン数を各部品ごとに異なる比率で総グランドピン数と総供給ピン数に分割し、各部品ごとのグランドピン数に第２の関数を掛け合わせ総和を求めることで、総グランド接続数を求め、同様に、各部品ごとの供給ピン数に第３の関数を掛け合わせ総和を求めることで、総供給接続数を求め、該総グランド接続数と該総供給接続数との和を求めることにより、前記プリント配線基板の電源層への接続の総数を求める、電源接続数演算手段と、
前記各信号ピン間接続の総数と、前記基板情報中Ｘ方向の有効長、Ｙ方向の有効長、及び第４の関数の情報とに基づいて、前記プリント配線基板における最短総配線長を求める、最短総配線長演算手段と、
前記各信号ピン間接続の総数、前記電源層への接続の総数、及び前記基板情報を用いて、前記プリント配線基板における最大総配線長を求める、最大総配線長演算手段と、
前記最短総配線長に対する、前記最大総配線長の割合である指標を求める、指標演算手段と、
を含む、プリント配線基板の選択装置。 - 使用する目的に最適な指標を記憶する、最適指標記憶手段と、
前記指標演算手段により求められた指標を記憶する、指標記憶手段と、
前記最適指標と、前記指標記憶手段に記憶された指標とを比較する、指標比較手段と、
を含む、請求項１に記載のプリント配線基板の選択装置。 - 前記ピン数演算手段が、
前記部品情報記憶手段に記憶された、使用する目的ごとに異なる、複数の部品それぞれごとの総ピン数と、当該総ピン数に対する、信号ピン数と電源ピン数の割合を用いて、総信号ピン数、及び総電源ピン数を求める手段を含む、請求項２に記載のプリント配線基板の選択装置。 - 前記ピン数演算手段が、
前記プリント配線基板に搭載する複数の部品それぞれごとに、総ピン数に対する、信号ピン数と電源ピン数の割合を、使用する目的ごとに予測する手段を含む、請求項２に記載のプリント配線基板の選択装置。 - 前記信号間接続数演算手段が、
前記ピン数演算手段により得られた総信号ピン数と、
前記部品情報記憶手段により記憶された、使用する目的ごとに異なる第１の関数を用いて、各信号ピン間接続の総数を求める手段を含む、請求項３又は請求項４に記載のプリント配線基板の選択装置。 - 前記電源接続数演算手段が、
前記ピン数演算手段により得られた総電源ピン数と、前記部品情報記憶手段により記憶された、使用する目的ごとに異なる第２の関数を用いて、グランド接続の総数を求める手段と、
前記ピン数演算手段により得られた総電源ピン数と、前記部品情報記憶手段により記憶された、使用する目的ごとに異なる第３の関数を用いて、電源接続の総数を求める手段と、
前記グランド接続の総数を求める手段と電源接続の総数を求める手段により得られた、グランド接続の総数と電源接続の総数から、プリント配線基板の電源層への接続の総数を求める手段を含む、請求項５に記載のプリント配線基板の選択装置。 - 前記最短総配線長演算手段が、
前記基板情報記憶手段により記憶された、使用する目的ごとに異なる第４の関数と、前記基板情報記憶手段により記憶された、前記プリント配線基板のＸ方向の有効長、及びＹ方向の有効長と、前記信号間接続数演算手段により得られた各信号ピン間接続の総数を用いて、前記プリント配線基板における最短総配線長を求める手段を含む、請求項５に記載のプリント配線基板の選択装置。 - 前記基板情報記憶手段により記憶された、使用する目的ごとに異なる第４の関数が、
前記プリント配線基板のＸ方向の有効長に対する、Ｘ方向の最短配線長の割合の平均と、
前記プリント配線基板のＹ方向の有効長に対する、Ｙ方向の最短配線長の割合の平均と、
前記Ｘ方向の有効長に対する、Ｘ方向の最短配線長の割合の平均における分散値と、
前記Ｙ方向の有効長に対する、Ｙ方向の最短配線長の割合の平均における分散値を含み、
前記Ｘ方向の有効長に対するＸ方向の最短配線長の割合の平均における分散値と、前記Ｙ方向の有効長に対するＹ方向の最短配線長の割合の平均における分散値を、使用する目的ごとに、最適なプリント配線基板を選択する際に用いる手段を含む、請求項７に記載のプリント配線基板の選択装置。
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