JP4481862B2 - 回路基板のｅｍｉ設計検証方法 - Google Patents

Description

この発明は、高速に動作するＩＣなどの電子部品に電源電圧を供給する電源層、電圧層等の複数の導電体層を内層に有する多層基板において、導電体層間の共振により発生する放射ノイズを低減するのに最適な基板上の電子部品の配置位置を検討する回路基板のＥＭＩ（Electro-Magnetic Interference：電磁妨害）設計検証方法に関するものである。

近年、電子機器の小型化、高性能化に伴って回路基板として多層基板が多用されているが、ＩＣの高速化に伴い、基板のベタ電源層とベタグラウンド層間の共振が問題となっている。この共振は、これらの導電体層間に配置された電子部品に入出力するデジタル信号の高調波成分が波源となって発生するものである。

電源層とグラウンド層間の共振周波数は、算出可能であるが、共振モードの次数に応じて周波数が異なり、基板上で発生する共振の様子も異なる。そして、波源となる電子部品の位置が基板上の共振位置と重なる場合には、放射ノイズが増大することになる。

特開２００２−６４２７９号公報

しかしながら、従来では、電子部品の配置を決定する際に、電源層とグラウンド層間の共振について充分な把握を行い、モード次数の違いによる共振発生の様子を予測し、放射ノイズを考慮した配置位置を決定するという方法を採用していなかったので、部品配置により電源層とグラウンド層間の共振が発生し、部品配置後に実施されるＥＭＩ対策に必要なコストや開発期間が増大するという問題があった。

具体的には、例えば特許文献１では、基板内部の共振の影響を受けない位置に高速ＩＣを配置する目的で、回路基板のパターン設計の段階で、配置済みの電子部品が基板内の定在波の腹に配置されるか否かを調査し、定在波の腹に該当する場合に放射ノイズの影響がない配置に変更するという多層回路基板の検証方法が提案されているが、この提案方法では、上記のＥＭＩ対策に相当するということができ、パターン設計後の部品配置やパターンの変更等の困難な作業が必要である。

この発明は、上記に鑑みてなされたものであり、部品配置を決定する段階で、放射ノイズの影響を小さくする配置を検討することで、電源層とグラウンド層間の共振が発生しにくい基板を設計し、その後に実施されるＥＭＩ対策によるコストの削減と開発期間の短縮とを実現することのできる回路基板のＥＭＩ設計検証方法を得ることを目的とする。

上述した目的を達成するために、この発明は、電源層とグラウンド層を含む複数の導電体層を誘電体層を挟んで積層し、表面層に電子部品を実装する多層基板において、前記多層基板の２辺の寸法と検証周波数範囲とを指定して前記導電体層間に発生する共振の周波数を算出する第１の工程と、前記共振周波数を算出する過程で得られる前記検証周波数範囲内でのモード次数を用いて、前記多層基板の前記表面層上に、前記２辺のそれぞれを複数個に等分割する目盛り線を有する２次元座標を設定する第２の工程と、前記２次元座標において、共振周波数を予測しようとする座標点と共振のモード次数との関係を求め、求めた前記モード次数での共振周波数を算出する第３の工程と、前記第３の工程にて求めた共振周波数の中で、指定周波数と一致する共振周波数が存在する場合に、前記指定周波数での共振が発生しない配置個所を表示手段に表示する第４の工程とを含むことを特徴とする。

この発明によれば、基板上の任意の座標に電子部品を配置した場合に発生する共振のモード次数を推測するアルゴリズムによって電子部品の配置に応じて変化する共振周波数を導出できるので、高速にスイッチングしてノイズが発生するような電子部品の配置を決定する場合に、ＥＭＩを考慮した基板サイズ及び電子部品の配置位置の検討が設計の上流段階で実施できるようになる。

この発明によれば、部品配置を決定する段階で放射ノイズの影響を小さくする配置を検討することができるので、電源層とグラウンド層間の共振が発生しにくい基板を設計し、その後に実施されるＥＭＩ対策によるコストの削減と開発期間の短縮とを実現することのできるという効果を奏する。

以下に図面を参照して、この発明にかかる回路基板のＥＭＩ設計検証方法の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１による回路基板のＥＭＩ設計検証方法を実施する多層基板の一例を示す外観図である。図１に示す多層基板１では、一方の表面層である誘電体層２に高速ＩＣなどの電子部品３が配置されるが、他方の表面層との間に、導電体層である電源層４とグラウンド層５とが誘電体層６を挟んで配置されている。図１に示す多層基板１は、長辺をａとし、短辺をｂとする直方体形状をしている。

このような多層基板１において、電源層４とグラウンド層５との間での共振周波数ｆｍｎは、一般に、次の式（１）で表される。なお、式（１）において、Ｃ０は光速、εｒは誘電体層６の比誘電率、ｍとｎは多層基板１の各辺方向のモード次数、ａとｂは多層基板１の各辺の寸法である。式（１）に示すように、基板の寸法と比誘電率が明確であれば、共振周波数を算出することができる。

ここで、図２を参照して、多層基板１の各辺の寸法と誘電体層６の比誘電率とに具体的な値を適用して共振発生の様子を概略説明する。図２は、多層基板１の長辺ａを２００ｍｍ、短辺ｂを１００ｍｍ、誘電体層６の比誘電率を４．９とした場合に、電源層４とグラウンド層５間の共振の様子をモード次数毎に示す図である。

図２（Ａ）では、（ｍ，ｎ）＝（０，１）、（ｍ，ｎ）＝（１，１）、（ｍ，ｎ）＝（３，０）、（ｍ，ｎ）＝（２，０）、（ｍ，ｎ）＝（０，２）、（ｍ，ｎ）＝（２，１）の各モード次数において基板に立つ定在波の節１０の位置が示されている。例えば、（ｍ，ｎ）＝（１，０）では、定在波の節１０は、長辺を２分割する位置に存在する。また、（ｍ，ｎ）＝（０，１）では、定在波の節１０は、短辺を２分割する位置に存在する。そして、（ｍ，ｎ）＝（１，１）では、定在波の節１０は、長辺を２分割する位置と短辺を２分割する位置とにそれぞれ存在する。このような節１０が存在する領域以外の位置に波源となる電子部品を配置すると、共振を発生させ、ノイズ源となる。

また、図２（Ｂ）では、異なるモード次数で共振周波数が同じになる一例として、（ｍ，ｎ）＝（０，１）または（２，０）の場合と、（ｍ，ｎ）＝（０，２）または（４，０）の場合とが示されている。この場合には、両者の節が交差する領域以外の位置に波源となる電子部品を配置すると、共振を発生させ、ノイズ源となる。

このように、基板上のノイズ源である電子部品の配置位置と共振モードとの間には一定の相関関係が存在する。そこで、この実施の形態１では、基板上の各位置を互い異なる２方向に等分割した２次元格子の交点座標によって代表させ、電子部品が所定の格子点に置かれた場合の共振モードを推測するアルゴリズムを定め、基板寸法と格子点座標とを与えた場合の共振モードを上記のアルゴリズムによって推測し、上記の式（１）に適用して共振周波数を導出し、最適な配置を事前に検討できるようにしている。

以下、図３と図４を参照して、具体的に説明する。なお、図３は、基板上の電子部品の位置から共振周波数を算出する手順を説明するフローチャートである。図４は、共振周波数算出に使用する基板上の分割座標の一例を示す図である。

図３において、まず、基板寸法、検証周波数範囲等を決定する（ステップＳＴ１）。ここでは、基板寸法としてａ＝２００ｍｍ、ｂ＝１００ｍｍと設定し、比誘電率εｒを４．９と設定し、検証周波数範囲を１０００ＭＨｚに設定する。

そして、上述の算出式（１）に適用して共振周波数ｆｍｎを算出する（ステップＳＴ２）。検証周波数範囲１０００ＭＨｚまでの共振周波数ｆｍｎは、（ｍ，ｎ）＝（１，０）のときは３３９ＭＨｚと求まり、（ｍ，ｎ）＝（０，１）および（２，０）のときは６７８ＭＨｚと求まり、（ｍ，ｎ）＝（１，１）のときは７５８ＭＨｚと求まり、（ｍ，ｎ）＝（２，１）のときは９５８ＭＨｚと求まる。

また、上記のように共振周波数ｆｍｎを算出する過程で、検証周波数範囲のモード次数ｍ，ｎを検出する（ステップＳＴ３）。ここでは、検証周波数範囲１０００ＭＨｚまでの検証を実施する場合、モード次数は、ｍ＝２、ｎ＝１までとなる。

次いで、検出した検証周波数範囲のモード次数ｍ，ｎに基づき基板の２次元座標を設定する（ステップＳＴ４）。ここで、Ｘ座標を分割する目盛り数Ｖは、モード次数１，２，…，ｍ−１，ｍの最小公倍数の２倍の数とする。また、Ｙ座標を分割する目盛り数Ｗは、モード次数１，２，…，ｎ−１，ｎの最小公倍数の２倍の数とする。モード次数がｍ＝２，ｎ＝１であれば、Ｘ座標の目盛り数ＶはＶ＝４となり、Ｙ座標の目盛り数ＷはＷ＝２となる。また、モード次数がｍ＝３，ｎ＝３であれば、Ｘ座標の目盛り数ＶとＹ座標の目盛り数Ｗは等しくＶ＝Ｗ＝１２となる。これによって、例えば図４に示すような基板の２次元座標が作成される。図４では、モード次数がｍ＝２，ｎ＝１であるので、Ｘ座標の目盛り数ＶがＶ＝４で、Ｙ座標の目盛り数ＷがＷ＝２である２次元座標が示されている。

このように設定した２次元座標の各座標点での共振周波数を予測する（ステップＳＴ５）ために、周波数を予測しようとする座標点が目盛り線上にある否かを調べる（ステップＳＴ６）。その結果、周波数を予測しようとする座標点が目盛り線上にない場合（ステップＳＴ６：Ｎｏ）は、指定した周波数範囲の全てのモード次数で共振が発生するので、全てのモード次数で発生する共振周波数を算出し（ステップＳＴ７）、処理を終了する。

一方、周波数を予測しようとする座標点が目盛り線上に在る場合（ステップＳＴ６：Ｙｅｓ）は、目盛り線上で共振が発生しない各モード次数の座標を算出する（ステップＳＴ８）。座標Ｘは、Ｘ＝Ｖ／ｍ＊２，（Ｖ／ｍ＊２）＋（Ｖ／ｍ＊１），…，（Ｖ／ｍ＊２）＋（Ｖ／ｍ＊（ｍ−１））と算出できる。座標Ｙは、Ｙ＝Ｗ／ｎ＊２，（Ｗ／ｎ＊２）＋（Ｗ／ｎ＊１），…，（Ｗ／ｎ＊２）＋（Ｗ／ｎ＊（ｎ−１））と算出できる。但し、Ｘ≦Ｖ，Ｙ≦Ｗである。今の例では、Ｖ＝４，Ｗ＝２であるので、ｍ＝１のときはＸ＝２となり、ｍ＝２のときはＸ＝１，３となり、ｎ＝１のときはＹ＝１となる。

次いで、ステップＳＴ８にて求めた座標から各目盛り線上で発生するモード次数を算出し、発生共振周波数を予測する（ステップＳＴ９）。今の例では、Ｘ＝１及びＸ＝３のときは、ｍ＝２となり、Ｘ＝２のときはｍ＝１となり、Ｙ＝１のときはｎ＝１となる。

そして、ステップＳＴ２にて求めた共振周波数において異なるモードで同じ周波数のものが存在するか否かを調べ（ステップＳＴ１０）、異なるモードで同じ周波数のものが存在しない場合（ステップＳＴ１０：Ｎｏ）は、ステップＳＴ８にて求めた座標から各目盛り線上で共振が発生しないモード次数を決定し、その共振周波数を算出する（ステップＳＴ１１）。今の例では、Ｘ＝１，３の目盛り線上では、（ｍ，ｎ）＝（２，１）の９５８ＭＨｚにおける共振は発生しない。また、Ｘ＝２の目盛り線上では、（ｍ，ｎ）＝（１，０）の３３９ＭＨｚと（ｍ，ｎ）＝（１，１）の７５８ＭＨｚとにおける共振は発生しない。さらに、Ｙ＝１の目盛り線上では、（ｍ，ｎ）＝（１，１）の７５８ＭＨｚと（ｍ，ｎ）＝（２，１）の９５８ＭＨｚとにおける共振は発生しない。

一方、ステップＳＴ１０での判断結果、異なるモードで同じ周波数が存在する場合（ステップＳＴ１０：Ｙｅｓ）は、同じ周波数の（ｍ，ｎ）＝（０，１）及び（ｍ，ｎ）＝（２，１）については、異なるモードで同じ共振周波数であるので、両者の交点（Ｘ，Ｙ）＝（１，１）（３，１）での共振周波数を算出する（ステップＳＴ１３）。今の例では、両者の交点（Ｘ，Ｙ）＝（１，１）（３，１）のみで６７８ＭＨｚの共振は発生しない。これらの算出結果より、各座標点における共振周波数を予測することができる。

このように、実施の形態１によれば、基板上の任意の座標に電子部品を配置した場合に発生する共振のモード次数を推測するアルゴリズムによって電子部品の配置に応じて変化する共振周波数を導出できるので、高速にスイッチングしてノイズが発生するような電子部品の配置を決定する場合に、ＥＭＩを考慮した基板サイズ及び電子部品の配置位置の検討が設計の上流段階で実施できるようになる。したがって、その後の設計下流段階で実施されるＥＭＩ対策によるコストの削減と開発期間の短縮とを実現することができる。

実施の形態２．
図５は、この発明の実施の形態２による回路基板のＥＭＩ設計検証方法を説明するフローチャートである。なお、図５では、図３（実施の形態１）にて示した処理手順と同一ないしは同等である処理手順には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。

図５に示すように、この実施の形態２による回路基板のＥＭＩ設計検証方法では、図３（実施の形態１）にて示した処理手順に、ステップＳＴ２１〜ステップＳＴ２３の処理手順が追加されている。

図５において、ステップＳＴ１１，ＳＴ１２にて各モード次数の共振周波数の算出が終了すると、電源層とグラウンド層間の共振による放射ノイズを抑制したい特定周波数の指定が行われているか否かを判断する（ステップＳＴ２１）。ここで、放射ノイズを抑制したい特定周波数は、例えば、基板の動作周波数である。

放射ノイズを抑制したい特定周波数の指定が行われている場合（ステップＳＴ２１：Ｙｅｓ）には、指定した周波数が上記導電体層間で発生しうる共振周波数と一致するか否か比較し（ステップＳＴ２２）、一致する場合（ステップＳＴ２２：Ｙｅｓ）には、ステップＳＴ１１，ＳＴ１２にて算出した各モード次数の共振周波数の中から指定周波数での共振が起きない座標を配置箇所として表示手段に表示する（ステップＳＴ２３）。

放射ノイズを抑制したい特定周波数の指定が複数個行われている場合（ステップＳＴ２１：Ｙｅｓ）には、全ての指定周波数のそれぞれについて、ステップＳＴ２２〜ステップＳＴ２３の処理を繰り返し実行し、一致する共振周波数毎に共振が起きない座標を配置箇所として表示手段に表示することになる。

図６は、基板の各モード次数の共振周波数と共振が起きない座標位置の一例を示す図である。図６では、一致する共振周波数が３３９ＭＨｚ，７５８ＭＨｚ，６７８ＭＨｚ，９５８ＭＨｚの４個である場合の表示例が示されている。

図６において、指定の周波数と一致する共振周波数が３３９ＭＨｚである場合のモード次数（ｍ，ｎ）は、（１，０）となるので、共振が起きない座標位置は、定在波の節に相当する部分である長辺を２分割する位置１０ａが表示される。

また、指定の周波数と一致する共振周波数が７５８ＭＨｚである場合のモード次数（ｍ，ｎ）は、（１，１）となるので、共振が起きない座標位置は、定在波の節に相当する部分である長辺を２分割する位置１０ｂと短辺を２分割する位置１０ｃとがそれぞれ表示される。

また、指定の周波数と一致する共振周波数が６７８ＭＨｚである場合のモード次数（ｍ，ｎ）は、（０，１）または（２，０）となるので、共振が起きない座標位置は、両モード次数における定在波の節が重なる部分である２つの位置１０ｄ，１０ｅがそれぞれ表示される。

また、指定の周波数と一致する共振周波数が９５８ＭＨｚである場合のモード次数（ｍ，ｎ）は、（２，１）となるので、共振が起きない座標位置は、定在波の節に相当する部分である長辺を３分割する位置１０ｆ，１０ｇと短辺を２分割する位置１０ｈとがそれぞれ表示される。

このような座標表示を行うことにより、共振を抑えたい周波数に着目した電子部品の配置を検討することが可能となる。なお、表示する周波数は指定するようにしたが、指定の仕方や表示範囲は任意に定めることができ、また特に指定しないで表示するようにしてもよいことは勿論である。

このように、この実施の形態２によれば、高速にスイッチングしてノイズが発生するような主要電子部品の配置を決定する場合に、実施の形態１にて作成した２次元座標上において算出した共振周波数を用いて、指定等を行った共振周波数毎に共振の影響が少ない基板上の配置位置を表示することができるので、導電体層間に発生する共振による放射ノイズを少なくする最適な配置を事前に検討できるようになる。したがって、その後に実施されるＥＭＩ対策によるコストの削減と開発期間の短縮とを実現することができる。

実施の形態３．
図７は、この発明の実施の形態３による回路基板のＥＭＩ設計検証方法を説明するフローチャートである。なお、図７では、図３（実施の形態１）にて示した処理手順と同一ないしは同等である処理手順には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。

電源層ーグラウンド層間の共振による放射ノイズの影響ができるだけ少ない配置をするには、全モード次数における共振周波数を抑制する必要がある。しかし、あるモード次数において共振が起きない位置は、別のモード次数の共振と重なる場合もあるので、全ての共振が発生しないようにするのは不可能である。

そこで、この実施の形態３では、トータルでの放射ノイズを抑制する配置方法について説明する。すなわち、図７において、図３（実施の形態１）にて説明したように基板上に２次元座標を設定すると（ステップＳＴ４）、目盛り線上で共振が発生しない各モード次数の座標（Ｘ，Ｙ）を算出する（ステップＳＴ３１）。これは共振が発生しない節の座標である。座標Ｘは、Ｘ＝Ｖ／ｍ＊２，（Ｖ／ｍ＊２）＋（Ｖ／ｍ＊１），…，（Ｖ／ｍ＊２）＋（Ｖ／ｍ＊（ｍ−１））と算出できる。座標Ｙは、Ｙ＝Ｗ／ｎ＊２，（Ｗ／ｎ＊２）＋（Ｗ／ｎ＊１），…，（Ｗ／ｎ＊２）＋（Ｗ／ｎ＊（ｎ−１））と算出できる。但し、Ｘ＜Ｖ，Ｙ＜Ｗである。

また、放射ノイズが最も高い各モード次数の座標（Ｘ’，Ｙ’）を算出する（ステップＳＴ３２）。これは放射が最も高くなると予想される定在波の腹の座標である。座標Ｘ’は、Ｘ’＝０，Ｖ／ｍ＊１，…，Ｖ／ｍ＊（ｍ−１），Ｖと算出できる。座標Ｙは、Ｙ＝０，Ｗ／ｎ＊１，…，Ｗ／ｎ＊（ｎ−１），Ｗと算出できる。但し、Ｘ≦Ｖ，Ｙ≦Ｗである。

そして、放射が最も高くなると予想される定在波の腹を避け、定在波の節が交差している部分に部品を配置するために、各モード次数における最も放射ノイズが高くなる座標と低くなる座標とを表示し、全モード次数の表示を重ね合わせ、腹と節の座標が同じであるか否かを調べる（ステップＳＴ３３）。その結果、同じでない場合（ステップＳＴ３３：Ｎｏ）、その座標は部品配置に適すると判断し（ステップＳＴ３４）、同じである場合（ステップＳＴ３３：Ｙｅｓ）、その座標は部品配置に適さないと判断する（ステップＳＴ３５）。

図８は、基板上の電子部品の最適な配置方法の一例を示す図である。図８（Ａ）に示すように、まず、各モード次数における放射ノイズが最も高い腹の位置(点線部分)と共振が発生しない節の位置(実線部分)を表示する。次に、図８（Ｂ）に示すように、それらを重ね合わせたものを表示する。これによって、異なるモード次数において腹と節が重なる部分（座標）を見つける。これは、配置を避けるべき座標である。最適な配置箇所は、図８（Ｃ）に示すように、腹の座標と重ならず、節のみが交差する斜線部分４０となる。

この節のみが交差する位置４０では、モード次数（ｍ，ｎ）＝（２，０）、（２，１）、（０，１）、（１，１）における共振が発生しない位置となり、最も放射ノイズを低くできる配置をすることが可能となる。

このように、実施の形態３によれば、高速にスイッチングしてノイズが発生するような主要電子部品の配置を決定する場合に、導電体層間に発生する共振による放射ノイズを少なくするために、実施の形態１にて作成した２次元座標上において算出した全ての共振周波数において、共振の影響が特に大きい位置と共振の影響が少ない位置とを算出し、それらを重ね合わせて表示するようにしたので、基板上の最適な配置位置を事前に検討できるようになる。したがって、その後に実施されるＥＭＩ対策によるコストの削減と開発期間の短縮とを実現することができる。

以上のように、この発明にかかる回路基板のＥＭＩ設計検証方法は、電源層とグラウンド層間の共振が発生しにくい基板を設計し、その後に実施されるＥＭＩ対策によるコストの削減と開発期間の短縮とを実現するのに有用である。

この発明の実施の形態１による回路基板のＥＭＩ設計検証方法を実施する多層基板の一例を示す外観図である。 図１に示す多層基板の電源層とグラウンド層間の共振の様子をモード次数毎に示す図である。 基板上の電子部品の位置から共振周波数を算出する手順を説明するフローチャートである。 共振周波数算出に使用する基板上の分割座標の一例を示す図である。 この発明の実施の形態２による回路基板のＥＭＩ設計検証方法を説明するフローチャートである。 基板の各モード次数の共振周波数と共振が起きない座標位置の一例を示す図である。 この発明の実施の形態３による回路基板のＥＭＩ設計検証方法を説明するフローチャートである。 基板上の電子部品の最適な配置方法の一例を示す図である。

符号の説明

１ 多層基板
２，６ 誘電体層
３ 電源層
４ グラウンド層

Claims (3)

1. 第１の算出手段、設定手段、第２の算出手段、及び表示制御手段を有するコンピュータにおいて実行される回路基板のＥＭＩ設計検証方法であって、
   前記第１の算出手段が、電源層とグラウンド層を含む複数の導電体層を誘電体層を挟んで積層し表面層に電子部品を実装する多層基板の２辺の寸法と、検証周波数範囲とを指定されて、前記導電体層間に発生する共振の周波数を算出する第１の工程と、
   前記設定手段が、前記第１の算出手段により共振の周波数が算出される過程で得られる前記検証周波数範囲内でのモード次数を用いて、前記多層基板の前記表面層上に、前記２辺のそれぞれを複数個に等分割する目盛り線を有する２次元座標を設定する第２の工程と、
   前記第２の算出手段が、前記設定手段により設定された２次元座標において、共振周波数を予測しようとする座標点と共振のモード次数との関係を求め、求めた前記モード次数での共振周波数を算出する第３の工程と、
   前記表示制御手段が、前記第２の算出手段により求められた共振周波数の中で、指定周波数と一致する共振周波数が存在する場合に、前記指定周波数での共振が発生しない配置個所を表示手段に表示する第４の工程と、
   を含むことを特徴とする回路基板のＥＭＩ設計検証方法。
2. 前記第３の工程は、
   前記第２の算出手段が、前記設定手段により設定された２次元座標において、前記共振周波数を予測しようとする座標点が前記目盛り線上に位置しない場合に、前記検証周波数範囲内での全モード次数で発生する共振周波数を算出する工程と、
   前記第２の算出手段が、前記設定手段により設定された２次元座標において、前記共振周波数を予測しようとする座標点が前記目盛り線上に位置する場合に、当該目盛り線上において共振が発生しないモード次数の座標点を求めてそのモード次数を決定し、前記第１の工程にて求めた共振周波数を同じくする他のモード次数が存在しない場合は対応する目盛り線上での共振周波数を算出し、前記第１の工程にて求めた共振周波数を同じくする他のモード次数が存在する場合は対応する各目盛り線の交点での共振周波数を算出する工程と、
   を含む
   ことを特徴とする請求項１に記載の回路基板のＥＭＩ設計検証方法。
3. 第１の算出手段、設定手段、第２の算出手段、及び表示制御手段を有するコンピュータにおいて実行される回路基板のＥＭＩ設計検証方法であって、
   前記第１の算出手段が、電源層とグラウンド層を含む複数の導電体層を誘電体層を挟んで積層し表面層に電子部品を実装する多層基板の２辺の寸法と、検証周波数範囲とを指定されて、前記導電体層間に発生する共振の周波数を算出する工程と、
   前記設定手段が、前記第１の算出手段により共振の周波数が算出される過程で得られる前記検証周波数範囲内でのモード次数を用いて、前記多層基板の前記表面層上に、前記２辺のそれぞれを複数個に等分割する目盛り線を有する２次元座標を設定する工程と、
   前記第２の算出手段が、前記設定手段により設定された２次元座標において、各モード次数における最も放射ノイズが高くなる座標と低くなる座標とを算出する工程と、
   前記表示制御手段が、前記第２の算出手段により算出された各モード次数における最も放射ノイズが高くなる座標と低くなる座標とを表示手段に重ねて表示し、腹の座標と節の座標とが重ならず節の座標のみが交差する座標位置を最適な配置箇所と判断できるようにする工程と、
   を含むことを特徴とする回路基板のＥＭＩ設計検証方法。

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