JP2001237412A - 半導体集積回路解析装置とその解析方法並びに解析方法を記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路のサブストレート基板を、多
端子Ｆ行列を用いて少ないノード数でモデル化する際に
直面する、基板表面ノード数の増大に伴う計算規模の増
大及び、基板厚さの増大に伴う計算桁数の増大の問題を
解決する。 【解決手段】 集積回路のサブストレート基板を、抵抗
要素の相互接続でモデル化された単位セルモデル４の集
合体として取り扱う際に、図２２のように単位セルモデ
ル４の寸法を可変とし、適切な接続モデルで大きさの異
なる単位セルモデル間の接続を行うことにより、基板表
面のノード数を削減し、多端子Ｆ行列を用いてモデルを
作成する際の計算規模の増大を抑える。また、基板表面
から離れるに従って単位セルモデル４の寸法の大きくす
ることにより、基板厚さの増大に伴う計算桁数の増大を
抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路解
析装置とその解析方法並びに解析方法を記録した記録媒
体に関し、特に、半導体集積回路中の寄生素子の影響を
含めた回路シミュレーションを行う半導体集積回路の解
析装置その解析方法に関する。

【０００２】

【従来の技術】半導体集積回路は、サブストレート基板
（半導体基板）上に回路素子や配線が作りこまれた構造
となっている。そのため、アナログ・ディジタル混載集
積回路では、ディジタル回路ブロックのスイッチングに
よるノイズが、サブストレート基板を介してアナログ回
路ブロックに伝わり、アナログ回路の性能を低下させ
る。従って、アナログ・ディジタル混載集積回路を設計
する際には、この影響も考慮しなければならない。

【０００３】文献（Balshaz R. Stanisic, Nishath K.
Verghese, Rob A. Rutenbar, L.Richard Carleyand, Da
vid J. Allistot, “Addressing Substrate Coupling M
ixed-Mode IC’s: Simulation and Power Distribution
Synthesis”, IEEE Journalof Solid-State Circuit,
Vol.9, No.3, pp.226-238, March, 1994）によれば、サ
ブストレート基板のモデルを、図１に示す単位セルモデ
ル１が図２に示すように３次元的に接続されたサブスト
レート基板モデル４で表現し、“ＳＰＩＣＥ”に代表さ
れる回路シミュレータで解析することの有効性が示され
ている。

【０００４】図１に示す単位セルモデル１は、７個のノ
ード２と、６個の抵抗要素３から構成されている。ここ
で、２（Ｃ）は、ブロックの中心のノードであり、２
（Ｆ１）はブロックの上側表面のノードであり、２（Ｆ
２）はブロックの右側表面のノードであり、２（Ｆ３）
は手前側表面のノードであり、２（Ｆ４）は左側表面の
ノードであり、２（Ｆ５）は奥側表面のノードであり、
２（Ｆ６）は底側表面のノードであり、３は各ノード間
の抵抗要素を表している。

【０００５】抵抗要素３は、本来、抵抗成分と容量成分
から構成されるが、基板の抵抗率と誘電率から決まる誘
電緩和時間が、回路の扱う信号の速度に比べて早い場合
には容量成分を省略することが可能となる。図１の単位
セルモデル１の寸法をｄｘ＝ｄｙ＝ｄｚ＝ａとすると、
抵抗成分Ｒは式（１）で計算される。

【０００６】

【数１】

【０００７】サブストレート基板の抵抗率ρは、基板材
料や不純物拡散濃度などにより決定され、サブストレー
ト基板の仕様や、半導体製造プロセス、半導体構造とい
った実際の設計上の情報を反映した形で、コンピュータ
がモデル化処理する。

【０００８】この単位セルモデル１は、サブストレート
基板中の小さなブロックを表現しており、サブストレー
ト基板のモデルは、この単位セルモデル１を密に並べた
ものと等価となる。図２は、単位セルモデル１を密に並
べて作成したサブストレート基板モデル４の一例であ
る。

【０００９】一方、特開平１０−２６１００４号公報で
は、単位セルモデル１を改良することによりノード数を
削減する方法について述べている。

【００１０】また、文献（村坂 佳隆，永田 真，森江
隆，岩田 穆，“Ｆ行列を用いたチップレベルの基板
雑音解析法” 信学技報ICD99-147，１９９９年９月）
では、多端子Ｆ行列を使用することにより、図２のモデ
ルからサブストレート基板内部のノードを削除し、サブ
ストレート基板の最上面のみにノードをもつサブストレ
ート基板モデルを作成したうえで、さらに行列操作によ
り解析対象外のノードを削除する方法について述べてい
る。多端子Ｆ行列とは、回路理論において、二端子対回
路網の入出力関係を論じるときに用いられるＦ行列を、
多端子対回路網に適用できるように拡張した概念であ
る。例えば、ある回路に入力端子と出力端子がそれぞれ
Ｎ個ずつ存在し、入力端子の電圧・電流群をＶ１、Ｉ
１、出力端子における電圧、電流群をＶ２、Ｉ２で表し
た場合、多端子Ｆ行列Ｆは式（２）で定義される。

【００１１】

【数２】

【００１２】ここではまず、この多端子Ｆ行列を用い
た、従来のサブストレート基板モデルの作成方法を、図
３〜７を用いて説明する。

【００１３】図１の単位セルモデル１を図２のように並
べてサブストレート基板モデル４を作成した場合、先に
述べたように、抵抗要素３は、容量成分を省略して抵抗
成分のみで表すことができる。従って、サブストレート
基板モデル４の等価回路は、図３のようなノード２が格
子状に抵抗素子５で接続された基板モデル等価回路６と
なる。

【００１４】このとき、基板モデル等価回路６は、図４
に示されるように、回路網Ａ層７と回路網Ｂ層８を交互
に直列接続することで表現することができる。回路網Ａ
層７と回路網Ｂ層８の構造は、図５に示されるような回
路網であり、それぞれＮ個の入力端子９と出力端子１０
をもつＮ端子対回路網である。

【００１５】図５の１１と１２の部分が、それぞれノー
ド番号ｉの位置に相当すると考え、図５の１１と１２の
部分の入出力電圧・電流を図６のようにとると、図６の
１１の回路に対しては式（３）が、図６の１２の回路に
対しては式（５）がそれぞれ成立する。式（３）、
（５）を図５の回路網Ａ層７及び回路網Ｂ層８の全ての
入出力端子に拡張することで、回路網Ａ層７のＦ行列Ｆ
Ａ及び、回路網Ｂ層８のＦ行列ＦＢが式（４）、（６）
のように求まる。ただし、Ｅは単位行列である。これら
各層のＦ行列を、式（６）のように図４に示す順に掛け
合わせることにより、サブストレート基板表面のノード
を入力端子、裏面のノードを出力端子とする合成Ｆ行列
Ｆを得る。

【００１６】

【数３】

【００１７】

【数４】

【００１８】

【数５】

【００１９】

【数６】

【００２０】

【数７】

【００２１】以上のように求められた合成Ｆ行列Ｆと、
チップ表面における電圧・電流群Ｖ１、Ｉ１及び、チッ
プ裏面における電圧、電流群Ｖ２、Ｉ２の関係は式
（８）となる。式（８）では合成Ｆ行列Ｆを、Ａ〜Ｄの
各成分で表している。

【００２２】

【数８】

【００２３】次に、行列操作を用いて、式（８）から解
析対象外のノードを削除する。まず、解析に用いる基板
表面のノードの電圧、電流をＶ１ｏ、Ｉ１ｏとし、その
他の解析に用いない基板表面のノードをＶ１ｘ、Ｉ１ｘ
とする。そして、式（８）を式（９）のように書き直
す。

【００２４】

【数９】

【００２５】裏面がフローティングなサブストレート基
板の場合にはＩ２＝０となる。解析に用いない基板表面
のノードも外部と接続されていないのでＩ１ｘ＝０とな
り、Ｖ１ｘはそもそも計算の必要がなくなる。これらの
条件を式（９）に与えることにより、式（１０）が得ら
れる。

【００２６】

【数１０】

【００２７】式（１０）からＶ２を消去することによ
り、式（１１）のＶ１ｏとＩ１ｏの関係が得られる。式
（１１）はアドミタンス行列を表しているため、直ちに
回路シミュレータによる解析に使用することができる。

【００２８】

【数１１】

【００２９】上記の方法で作成される、ノード数が削減
されたサブストレート基板モデルを用いることにより、
回路シミュレータで解析する際の解析時間を短縮するこ
とが可能となる。

【００３０】従来の方法の第１の問題点は、ノード数の
増大に伴い、モデルを作成するのに必要な計算機の記憶
容量と処理量が増大し、場合によってはサブストレート
基板モデルの作成自体が不可能になるということであ
る。

【００３１】式（１１）の行列演算により解析対象外の
ノードを削除する際には、削除前の全ノード数をｎとし
た場合に、ｎ×ｎの大きさをもつ正方行列の逆行列を求
める必要がある。例えば、面積が５ｍｍ角のサブストレ
ート基板の表面に、１μｍ間隔で格子状にノードを配置
した場合には、チップ全体では２５００００００ノード
必要となるため、２５００００００×２５００００００
の大きさをもつ正方行列の逆行列を求める必要があり、
計算機の処理時間は莫大なものとなる。また、計算機の
記憶容量は有限であり、その容量を上回る大きさの行列
の演算は実行不可能である。従って、解析精度を上げる
ためにノード数を増やした場合、逆行列計算に必要とさ
れる記憶領域が計算機の記憶容量を越えて、サブストレ
ート基板モデルの作成自体が不可能になる。

【００３２】従来の方法の第２の問題点は、図４のよう
に回路網Ａ層７と回路網Ｂ層８の直列接続でサブストレ
ート基板モデル４を表現する際に、回路網Ａ層７と回路
網Ｂ層８を重ねる層数を増大させると、式（７）から計
算される合成多端子Ｆ行列の桁数が大きくなり、桁数の
大きな数値の行列演算を行うためにより多くの記憶領域
が必要となり、場合によってはサブストレート基板モデ
ルの作成自体が不可能になるということである。

【００３３】例えば、図７［Ａ］のようなサブストレー
ト基板のモデル４（ａ）を作成する場合を考える。図７
［Ａ］においては、サブストレート基板モデル４（ａ）
のｚ軸に垂直な上側表面が、回路素子が作りこまれたサ
ブストレート基板表面であり、サブストレート基板表面
に８×８＝６４個の単位セルモデル１を並べている。こ
こで、単位セルモデル１はｄｘ＝ｄｙ＝ｄｚ＝１μｍの
立方体とし、サブストレート基板の抵抗率は１５Ωｃｍ
とする。

【００３４】このとき、図７［Ａ］のサブストレート基
板モデル４（ａ）の厚さｄを変化させて、回路網を重ね
る層数を増大させると、サブストレート基板を表現する
合成多端子Ｆ行列の成分中の最大値Ｆｍａｘは、図８の
実線のように急速に増大する。

【００３５】図７［Ａ］のｄとＦｍａｘの関係に対し指
数近似を行うと式（１２）となる。サブストレート基板
の厚さを３００μｍと考えた場合、Ｆｍａｘは式（１
２）より１０の２８1乗のオーダーとなる。

【００３６】

【数１２】

【００３７】一方、式（１１）により求められるアドミ
タンス行列に含まれる各成分の絶対値の最小値｜Ｙ｜ｍ
ｉｎは、サブストレート基板の厚さｄの増大に伴い図９
のように変化する。図９より、ｄの増大に伴い｜Ｙ｜ｍ
ｉｎは一定の値に収束し、収束値は１０の−８乗のオー
ダーである。従って、ｄが３００μｍの場合、式（１
１）の行列演算で、２８１−（−８）＝２８９桁の桁落
ちが発生するため、式（１１）の行列演算には少なくと
も２８９桁の計算桁数が必要である。計算桁数が不足し
ていれば、桁落ちによる誤差が発生しモデルの精度が低
下する。

【００３８】計算機で行列演算を行う際には、行列を格
納するための記憶領域が必要である。また、一般に行列
を格納するのに必要な記憶容量は、（行列の大きさ）×
（行列の成分の桁数）に比例する。第一の問題点で述べ
たように、従来の方法は扱う行列が大きいために、桁数
を大きくすると必要な記憶容量が急速に増大し、第一の
問題点で述べたのと同様な理由で、モデルの作成が不可
能になる。

【００３９】行列演算時の桁数の増大を抑えるための方
法として、式（７）を用いてサブストレート基板の合成
多端子Ｆ行列を計算する際に、回路網Ａ層７と回路網Ｂ
層８を重ねる層数を小さくするという方法がある。回路
網を重ねる層数を小さくするには、単位セルモデル１の
ｚ軸方向の寸法を大きくすればよい。

【００４０】ここで、単位セルモデル１のｘ軸及びｙ方
向の寸法ｄｘ及びｄｙは１μｍのまま変化させずに、単
位セルモデル１のｚ軸方向の寸法ｄｚを１００μｍとし
た場合に、図７［Ａ］のサブストレート基板モデル４
（ａ）の厚さｄを変化させて、回路網を重ねる層数を増
大させると、サブストレート基板を表現する合成多端子
Ｆ行列の成分中の最大値Ｆｍａｘは、図８の一点鎖線の
ように変化する。図８より、ｄｚが１００μｍの場合、
サブストレート基板の厚さｄが数１００μｍで、サブス
トレート基板の合成多端子Ｆ行列の最大値Ｆｍａｘは１
０の２０乗のオーダーとなる。

【００４１】これに対し、式（１１）により求められる
アドミタンス行列に含まれる各成分の絶対値の最小値｜
Ｙ｜ｍｉｎは、ｄｚが１μｍの場合と１００μｍの場合
を比較しても変化は小さく、｜Ｙ｜ｍｉｎは、ｄｚが１
００μｍの場合においても１０の−９乗のオーダーに収
束する。

【００４２】従って、単位セルモデル１のｚ軸方向の寸
法ｄｚが１００μｍ、サブストレート基板の厚さｄが数
１００μｍの場合で、サブストレート基板モデルを作成
する際の行列演算に必要とされる桁数は、２０−（−
９）＝２９桁となる。

【００４３】このように、単位セルモデル１のｚ軸方向
の寸法ｄｚを１００μｍ程度まで大きくすることによ
り、サブストレート基板の合成多端子Ｆ行列を計算する
際の行列演算に必要とされる桁数を３０桁程度の現実的
な範囲まで小さくすることが可能である。しかし、サブ
ストレート基板表面に構成されるサブストレート・コン
タクトや拡散層等のノイズ源の寸法は数μｍ程度である
ため、ｚ軸方向の寸法ｄｚが１００μｍ程度である単位
セルモデル１では、サブストレート基板中の電流分布を
表現できず、作成されたモデルの精度が低下するという
問題がある。

【００４４】

【発明が解決しようとする課題】本発明の目的は、図２
のサブストレート基板モデル４において、単位セルモデ
ル１の大きさを１チップ内で異なるようにし、大きさの
異なる単位セルモデル１の間の抵抗値を物理法則と照ら
し合わせて矛盾無く決定する方法を提供することで、解
析精度を落とすことなくサブストレート基板モデルのノ
ード数を削減し、効率的にサブストレート基板経由のノ
イズの解析を行うことができる解析装置及びその解析方
法を提供することである。

【００４５】本発明の他の目的は、図２のサブストレー
ト基板モデル４において、単位セルモデル１の大きさを
１チップ内で可変とすることで、サブストレート基板モ
デルの表面のノード数を削減することにより、Ｆ行列を
用いてサブストレート基板モデルを作成する際の演算量
及び必要とされる計算機の記憶容量を小さくし、効率的
にサブストレート基板モデルの作成及びサブストレート
基板経由のノイズの解析を行うことができる解析装置及
びその解析方法を提供することである。

【００４６】本発明のさらなる目的は、図２のサブスト
レート基板モデル４において、単位セルモデル１の大き
さを１チップ内で可変とすることで、多端子Ｆ行列を用
いてサブストレート基板モデルを作成する際に、多端子
Ｆ行列で表現された回路網を重ねる層数を削減し、計算
桁数の増大及びモデルの精度低下の問題を解決して効率
的に解析を行うことができる解析装置及びその解析方法
を提供することである。

【００４７】更に、本発明の目的は、半導体集積回路の
解析方法を記録した記録媒体を提供することである。

【００４８】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。

【００４９】即ち、本発明に係わる半導体集積回路解析
装置の第１態様は、サブストレート基板中の微小な三次
元領域を、接続点としてノードを持つ単位立体として取
り扱い、単位立体は抵抗要素・誘導要素・容量要素のう
ち少なくとも一つの要素を用いてモデル化し、サブスト
レート基板を当該単位立体の集合体として取り扱い、当
該集積回路を構成する回路素子をこのモデル化されたサ
ブストレート基板とともに回路シミュレータで動作特性
解析する半導体集積回路解析装置において、異なる寸法
の前記単位立体を複数個用い、１個の単位立体の同一表
面に、当該単位立体に対して寸法の小さい複数の単位立
体を接続することにより、サブストレート基板を異なる
寸法を持つ前記単位立体の集合として表し、各単位立体
をモデル化する際に、抵抗要素の抵抗値、誘導要素のイ
ンダクタンス、容量要素の容量値に対する単位立体の寸
法の影響を反映した形でモデル化する手段を具備するこ
とを特徴とするものであり、叉、第２態様は、大きさの
異なる単位立体間を接続するために、複数の単位立体が
より寸法の大きい単位立体の同一表面に接続される位置
において、寸法の大きい単位立体の一つの表面の電位を
一定とし、当該電位を１ノードで表現して、当該ノード
を経由して大きさの異なる単位立体間の接続を行い、一
方、面で接していない単位立体間には電流が流れないと
して、大きさの異なる単位立体間の接続をモデル化する
手段を具備することを特徴とするものであり、叉、第３
態様は、接続面に設けたノード経由で行った、大きさが
異なる単位立体間の接続を、電流の保存則を満たしたま
ま、大きさの異なる単位立体どうしが接続面に設けたノ
ードを経由しないで直接抵抗接続された形に置き換える
ことにより、大きさの異なる単位立体間の接続をモデル
化する手段を具備することを特徴とするものであり、
叉、第４態様は、サブストレート基板中の微小体積を、
接続点としてノードを持つ単位立体として取り扱い、単
位立体は抵抗要素・誘導要素・容量要素のうち少なくと
も一つの要素を用いてモデル化し、サブストレート基板
を当該単位立体の集合体として取り扱い、このモデル化
された当該サブストレート基板を多端子Ｆ行列で表現さ
れた回路網の直列接続で表現し、行列演算により解析に
不要なノードを削除してノード数の少ないサブストレー
ト基板のモデルを作成し、当該集積回路を構成する回路
素子をこの少ないノード数でモデル化されたサブストレ
ート基板とともに回路シミュレータで動作特性解析する
半導体集積回路解析装置において、サブストレート基板
表面の回路素子が構成された面からの距離に応じて単位
立体の寸法が変化するサブストレート基板モデルを、多
端子Ｆ行列で表現された回路網の直列接続で表現する場
合に必要となる、ノードの数が異なる回路網どうしの接
続の際に、ノード数が少ない側の回路網で不要となった
ノードを他の如何なるノードにも接続させることなくサ
ブストレート基板裏面のノードに接続し、サブストレー
ト基板裏面において「電流＝０」の条件を与えることで
不要なノードが存在しないのと等価にすることで、Ｆ行
列では表現不可能な、同じノード番号の入出力端子間の
インピーダンスが無限大である回路網を使用せずに、単
位立体の大きさが異なる回路網どうしを接続し、単位立
体の大きさが異なるサブストレート基板モデルを多端子
Ｆ行列で表現された回路網の直列接続で表現する手段を
具備することを特徴とするものである。

【００５０】叉、本発明に係わる半導体集積回路解析方
法の第１態様は、サブストレート基板中の微小な三次元
領域を、接続点としてノードを持つ単位立体として取り
扱い、単位立体は抵抗要素・誘導要素・容量要素のうち
少なくとも一つの要素を用いてモデル化し、サブストレ
ート基板を当該単位立体の集合体として取り扱い、当該
集積回路を構成する回路素子をこのモデル化されたサブ
ストレート基板とともに回路シミュレータで動作特性解
析する半導体集積回路解析方法において、素子が配置さ
れるサブストレート表面側においては、寸法の小さな第
１の単位立体を用い、基板表面から離れた位置において
は、前記第１の単位立体より大きな第２の単位立体を少
なくとも用いるように構成したことを特徴とするもので
あり、叉、第２態様は、サブストレート基板中の微小な
三次元領域を、接続点としてノードを持つ単位立体とし
て取り扱い、単位立体は抵抗要素・誘導要素・容量要素
のうち少なくとも一つの要素を用いてモデル化し、サブ
ストレート基板を当該単位立体の集合体として取り扱
い、当該集積回路を構成する回路素子をこのモデル化さ
れたサブストレート基板とともに回路シミュレータで動
作特性解析する半導体集積回路解析方法において、ロジ
ック回路ブロック中のコンタクトや拡散層などの寸法の
小さい構造の周辺のように、電位の変化が激しい部分に
おいては、寸法の小さな第１の単位立体を用い、アナロ
グ回路ブロック中のキャパシタや、高周波回路ブロック
などの寸法の大きい構造の周辺のように、電位の変化が
緩やかな部分においては、前記第１の単位立体より大き
な第２の単位立体を少なくとも用いるように構成したこ
とを特徴とするものである。

【００５１】叉、本発明に係わる記録媒体の態様は、サ
ブストレート基板中の微小な三次元領域を、接続点とし
てノードを持つ単位立体として取り扱い、単位立体は抵
抗要素・誘導要素・容量要素のうち少なくとも一つの要
素を用いてモデル化し、サブストレート基板を当該単位
立体の集合体として取り扱い、当該集積回路を構成する
回路素子をこのモデル化されたサブストレート基板とと
もに回路シミュレータで動作特性解析する半導体集積回
路の解析方法のコンピュータプログラムを記録した記録
媒体において、前記サブストレート基板を単位セルモデ
ルに分割すると共に、この際、素子が配置されるサブス
トレート表面側においては、寸法の小さな第１の単位セ
ルモデルを用い、基板表面から離れた位置においては、
前記第１の単位セルモデルより大きな第２の単位セルモ
デルを用いるように分割する第１の工程と、前記単位セ
ルモデル毎の抵抗値を算出する第２の工程と、前記セル
モデル間の抵抗値から前記サブストレート基板の等価回
路を求める第３の工程と、前記サブストレート基板を多
端子Ｆ行列で表す第４の工程と、前記多端子Ｆ行列から
不要なノードを削除し、サブストレート基板モデルに変
換せしめる第６の工程と、前記サブストレート基板モデ
ルと回路図データとを結合して、回路シュミレーション
を行う第６の工程と、からなる一連の処理工程を記録し
たことを特徴とするものである。

【００５２】本発明によれば、サブストレート基板を立
体図形の集合体として取り扱い、当該サブストレート基
板を当該集積回路を構成する線形素子・非線形素子とと
もに回路シミュレータで解析する半導体集積回路解析装
置において、前記サブストレート基板を立体図形の集合
体として取り扱う際の立体図形の寸法をサブストレート
基板中の電位及び電流分布の複雑さに応じて変化させる
こと（図１０，図１６、図１９）及び、寸法の異なる立
体図形間の接続部分を物理法則と照らし合わせて矛盾無
くモデル化する方法（図１１、図１２、図１３）を含む
ことを特徴とするものである。

【００５３】従って、本発明によれば、前記サブストレ
ート基板を立体図形の集合体として取り扱う際の立体図
形の寸法を変えることにより、サブストレート基板モデ
ルのノード数を削減することが可能となり、効率的にサ
ブストレート基板経由のノイズの解析を行うことができ
る解析装置及び解析方法が得られる。

【００５４】また、従来の多端子Ｆ行列を用いたサブス
トレート基板モデル作成方法に対して、本発明で提案さ
れた方法を適用して、サブストレート基板表面のノード
数を削減することにより、Ｆ行列を用いてサブストレー
ト基板モデルを作成する際の演算量及び必要とされる計
算機の記憶容量を小さくすることが可能となり、効率的
にサブストレート基板モデルの作成及びサブストレート
基板経由のノイズの解析を行うことができる解析装置及
び解析方法が得られる。

【００５５】また、従来の多端子Ｆ行列を用いたサブス
トレート基板モデル作成方法に対して、本発明で提案さ
れた方法を適用することにより、多端子Ｆ行列を用いて
サブストレート基板モデルを作成する際に、多端子Ｆ行
列で表現された回路網を重ねる層数を削減することが可
能となり、計算桁数の増大及びモデルの精度低下の問題
が解決され、効率的に解析を行うことができる解析装置
及び解析方法が得られる。

【００５６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。 （実施の形態１）本発明の半導体集積回路解析装置及び
解析方法に含まれる第一の発明は、図２のように単位セ
ルモデル１を接続してサブストレート基板をモデル化す
る際に、単位セルモデル１の大きさを１チップ内で変え
ることにより、サブストレート基板をより少ないノード
数でモデル化することを可能とするものである。

【００５７】本発明の第１の実施形態を図１０に示す。
図１０のサブストレート基板モデルにおいては、ｚ軸に
垂直な上側の表面が素子が作りこまれているサブストレ
ート表面であるが、図１０のサブストレート基板モデル
は、素子が作りこまれているサブストレート表面におい
ては寸法の小さな単位セルモデルを用い、基板表面から
距離が離れた位置においては寸法の大きな単位セルモデ
ルを用いていることを特徴としている。図１０の１
（ａ）は寸法の小さな単位セルモデルであり、１（ｂ）
は寸法の大きな単位セルモデルである。

【００５８】なお、図１０では、ｙ軸方向を１個の単位
セルモデルで表現しているが、ｙ軸方向を多数の単位セ
ルモデルで表現するサブストレート基板モデルについて
は、第２の実施形態以降で説明を行う。

【００５９】単位セルモデル１（ａ）および１（ｂ）の
構造は、図１の単位セルモデル１と同様である。従っ
て、大きさが同じ単位セルモデル間の接続は、従来と同
じ方法で行うことができる。しかし、図１０に示すよう
に、単位セルモデルの大きさが変化する位置では、多数
の単位セルモデル１（ａ）が同一面上で一つの単位セル
モデル１（ｂ）に接続されるため、適切な接続モデルを
用いる必要がある。

【００６０】次に、大きさが異なる単位セルモデル間の
接続モデルについて、詳細に説明する。

【００６１】図１１は、図１０において大きさが異なる
単位セルモデルが接続されている部分に注目した図であ
る。図１１においては、単位セルモデル１（ａ）が３個
直列接続され、さらに全ての単位セルモデル１（ａ）
は、底面を通じて一つの単位セルモデル１（ｂ）に接続
されている。

【００６２】単位セルモデル１（ａ）は図１の単位セル
モデル１と同じ構造であり、ノード２（ａ）と、ｘ軸方
向の抵抗素子Ｒｘ１と、ｙ軸方向の抵抗素子Ｒｙ１と、
ｚ軸方向の抵抗素子Ｒｚ１を含んでいる。ノード２
（ａ）は単位セルモデル１（ａ）の中心に位置する。ま
た図１１では、Ｒｘ１は５（ａｘ）に、Ｒｚ１は５（ａ
ｚ）に相当し、Ｒｙ１は、図面が複雑になるので省略し
ている。また、単位セルモデル１（ｂ）も同様の構造で
ノード２（ｂ）を保有しており、Ｒｘ２は５（ｂｘ）
に、Ｒｚ２は５（ｂｚ）に相当している。一般的にこれ
らの抵抗素子の抵抗値は式（１）により計算されるが、
その値は単位セルモデルの大きさに依存する。図１１に
おける各抵抗素子の抵抗値は、式（１３）となる。

【００６３】

【数１３】

【００６４】ここで、単位セルモデル１（ｂ）の上面の
電位を至る所で一定と考え、その電位を図１１のノード
２（ａｂ）における電位で代表する。すると、単位セル
モデル１（ａ）の底面は全て単位セルモデル１（ｂ）の
上面に接続されているため、単位セルモデル１（ａ）と
単位セルモデル１（ｂ）の接続は、ノード２（ａｂ）の
一点を経由した、図１１に示されるような形となる。こ
のように、異なる大きさの単位セルモデル間の接続は、
接続面の電位を１ノードで表現することにより行う。

【００６５】図１１の回路は、多端子Ｆ行列で表現する
ことも可能である。例えば、図１１のｚ軸に垂直な上側
の表面を入力端子とし、下側の表面を出力端子とする
と、多端子Ｆ行列は式（１４）となる。

【００６６】

【数１４】

【００６７】しかし、図１１に示す形で異なる大きさの
単位セルモデル間の接続を行うと、単位セルモデルの大
きさが変化する位置毎にノード２（ａｂ）を設ける必要
があり、チップ全体のノード数を増大させる原因とな
る。ノード数の増大は計算機の処理時間と記憶領域を要
求し、解析の効率を低下させるため、異なる大きさの単
位セルモデル間の接続は、図１１からノード２（ａｂ）
を除去した図１２のような形で行えるほうが望ましい。
そのために、ここでは単位セルモデル１（ｂ）の同一面
に接続されている単位セルモデル１（ａ）の電位差は十
分小さいと近似することにより、ノード２（ａｂ）の除
去を行う。サブストレート基板中において、サブストレ
ート・コンタクトや拡散層などのノイズ源から離れた位
置では、電位の変化は緩やかなものとなるので、この近
似は妥当なものである。

【００６８】単位セルモデル１（ｂ）の同一面に接続さ
れている単位セルモデル１（ａ）の電位差は十分小さい
と近似することにより、単位セルモデル１（ａ）の水平
方向の抵抗成分５（ａｘ）は導通とみなすことが可能と
なり、図１１及び図１２の等価回路は図１３のように書
き直すことができる。図１３［Ａ］は、図１１のモデル
に相当し、図１３［Ｂ］は、図１２のモデルに相当す
る。

【００６９】図１３［Ａ］及び図１３［Ｂ］のモデルに
対して、ノード２（ａ）とノード２（ｂ）の間の抵抗値
Ｒｃを計算すると、式（１５）となる。なお、Ｒａｂ
は、抵抗素子５（ａｂ）の抵抗値を表している。式（１
５）をＲａｂについて解き、式（１３）を代入し、さら
に、図１１よりｄｘ_２＝３・ｄｘ_１、ｄｙ_２＝ｄｙ_１で
あることに着目して式（１５）を整理すると、式（１
６）を得る。式（１６）は、異なる大きさの単位セルモ
デル間の接続モデルを表現している。

【００７０】

【数１５】

【００７１】

【数１６】

【００７２】以上のように、式（１６）を用いることに
より、大きさが異なる単位セルモデル間の接続をモデル
化することが可能となり、図１０に示すような、単位セ
ルモデルの大きさが異なるサブストレート基板モデルを
作成することが可能となる。図１４は、図１２の接続モ
デルを用いて、図１０のサブストレート基板モデルの等
価回路を求めた結果である。図１４に示されるように、
単位セルモデルの大きさが異なるサブストレート基板モ
デルを利用することにより、ノード数の削減が可能とな
り、回路シミュレーション等の解析を効率よく行うこと
が可能となる。

【００７３】次に、図１４の等価回路を多端子Ｆ行列で
表す方法について述べる。

【００７４】一般的に、ある回路網について、ノード番
号が同じである入力端子と出力端子の間のインピーダン
スが無限大の場合と、ノード番号が異なる入力端子及び
出力端子の間のインピーダンスが０の場合には、その回
路網を表現するＦ行列の成分中に無限大が含まれるた
め、回路網をＦ行列で表現することは不可能である。

【００７５】そこで、図１４の等価回路を、上記条件に
該当しない多端子Ｆ行列で表現可能な回路網に分割する
と、回路網Ｃ層２１〜回路網Ｈ層２６が、図１５に示す
ように直列接続された回路となる。回路網Ｃ層２１〜回
路網Ｈ層２６は、それぞれ６個の入力端子９と出力端子
１０をもつ、６端子対の回路網である。

【００７６】このとき、図１５の回路網Ｃ層２１、回路
網Ｄ層２２は、寸法の小さな単位セルモデル１（ａ）を
表現しており、Ｒ２１＝２・Ｒｘ１、Ｒ２２＝２・Ｒｚ
１、となる。また、回路網Ｅ層２３、回路網Ｆ層２４
は、大きさが異なる単位セルモデル間の接続をモデル化
しており、Ｒ２３＝Ｒ２４＝Ｒａｂである。また、回路
網Ｇ層２５、回路網Ｈ層２６は、寸法が大きな単位セル
モデル１（ｂ）を表現しており、Ｒ２５＝２・Ｒｘ２、
Ｒ２６＝２・Ｒｚ２である。

【００７７】単位セルモデルの大きさが変化すると、回
路網の入出力端子の数、即ちノード数も変化するが、Ｆ
行列を用いて回路網を表現する際には、ノード番号が同
じである入力端子と出力端子の間のインピーダンスを無
限大にすることは不可能なため、全ての回路網の入出力
端子の数は等しい必要がある。

【００７８】そこで、寸法が大きな単位セルモデル１
（ｂ）を表現する回路網Ｇ層２５、回路網Ｈ層２６にお
いては、不要となった偶数番目のノードについては他の
如何なる入出力端子とも接続させることなく、サブスト
レート基板底面に存在する同じノード番号の出力端子に
接続している。

【００７９】最下層の回路網Ｈ層２６の出力端子は、サ
ブストレート基板モデルを作成するときに「電流＝０」
の条件が与えられるために、図１５の回路表現と図１４
の回路表現は等価なものとなる。

【００８０】次に、図１５に示すように、一番左側の入
出力端子のノード番号を１番、次を２番というように順
次与え、各ノードにおける電圧・電流の関係を図６で行
ったのと同様の方法で定式化することで、各回路網の多
端子Ｆ行列が以下のように求まる。すなわち、回路網Ｃ
層２１、回路網Ｆ層２４、回路網Ｇ層２５の多端子Ｆ行
列Ｆ２１、Ｆ２４、Ｆ２５は、式（１７）〜式（２０）
となる。また、回路網Ｄ層２２、回路網Ｅ層２３、回路
網Ｈ層２６の多端子Ｆ行列Ｆ２２、Ｆ２３、Ｆ２６は、
式（２１）〜式（２４）となる。ただし、Ｅは（基板表
面ノード数）×（基板表面ノード数）の大きさの単位行
列を表す。

【００８１】サブストレート基板の等価回路モデルは、
回路網Ｃ層２１〜回路網Ｈ層２６が図１５に示すように
直列接続された回路なので、以上のように求められた各
回路網の多端子Ｆ行列を式（２５）のように掛け合わせ
ることにより、サブストレート基板の表面を入力端子、
裏面を出力端子とした多端子Ｆ行列Ｆを求めることがで
きる。さらに、求められた多端子Ｆ行列Ｆに対して式
（１１）の演算を行うことにより、解析に不要なノード
が削除されたサブストレート基板モデルを作成すること
ができる。

【００８２】従来の方法では、数１００μｍのサブスト
レート基板を忠実にモデル化しようとすると、多数の回
路網を重ねる必要があるため、サブストレート基板を表
現するＦ行列の桁数が大きくなり、行列演算の際に多く
の計算機の記憶領域を必要としたり、桁落ちによる誤差
が発生したりといった問題があった。本実施の形態で
は、素子が作りこまれているサブストレート表面におい
ては寸法の小さな単位セルモデル１（ａ）を用い、基板
表面から距離が離れた位置においては寸法の大きな単位
セルモデル１（ｂ）を用いて回路網を重ねる層数を削減
することで、サブストレート基板を表現する多端子Ｆ行
列の桁数の増大が抑えられる。

【００８３】

【数１７】

【００８４】

【数１８】

【００８５】

【数１９】

【００８６】

【数２０】

【００８７】

【数２１】

【００８８】

【数２２】

【００８９】

【数２３】

【００９０】

【数２４】

【００９１】

【数２５】

【００９２】（実施の形態２）本発明における、第２の
実施形態のサブストレート基板モデルを図１６に示す。
図１６のサブストレート基板モデルは、寸法の小さな単
位セルモデル１（ｃ）と、寸法の大きな単位セルモデル
１（ｄ）から構成されている。本実施形態を第１の実施
形態と比較すると、第１の実施形態ではｙ軸方向を１個
の単位セルモデルで表現していたのに対し、図１６のサ
ブストレート基板モデルではｙ軸方向を多数の単位セル
モデルで表現しており、サブストレート基板内の電圧及
び電流分布がより複雑である場合に適用可能であること
が特徴である。

【００９３】そのため、単位セルモデルの大きさが変化
する部分で、２×２列に並んだ４個の単位セルモデル１
（ｃ）を一つの単位セルモデル１（ｄ）に接続する必要
があり、１列に並んだ単位セルモデル１（ａ）を一つの
単位セルモデル１（ｂ）に接続している第１の実施の形
態とは状況が異なる。

【００９４】しかし、このように平面的に並んだ多数の
単位セルモデル１（ｃ）が一つの単位セルモデル１
（ｄ）に接続される場合においても、式（１６）は一般
的に成立するため、本実施の形態においても、第１の実
施の形態と同様の方法で、サブストレート基板を多端子
Ｆ行列で表現することができる。

【００９５】図１６のサブストレート基板モデルを、図
１４と同様な形の等価回路に変換し、図１５のような多
端子Ｆ行列で表現される回路網の直列接続で書き表す
と、回路網Ｉ層３１〜回路網Ｎ層３６が直列接続された
図１７に示すような回路となる。

【００９６】ここで、回路網Ｉ層３１〜回路網Ｎ層３６
は、図１８に示すような、それぞれ１６個の入力端子９
と出力端子１０をもつ、１６端子対の回路網である。入
出力端子のノード番号を図１６のように与えると、回路
網Ｉ層３１、回路網Ｌ層３４、回路網Ｍ層３５の多端子
Ｆ行列Ｆ３１、Ｆ３４、Ｆ３５は、式（２６）〜式（２
９）、回路網Ｊ層３２、回路網Ｋ層３３、回路網Ｎ層３
６の多端子Ｆ行列Ｆ３２、Ｆ３３、Ｆ３６は、式（３
０）〜式（３３）となる。

【００９７】また、式（３４）より、サブストレート基
板の表面を入力端子、裏面を出力端子とした多端子Ｆ行
列Ｆを求めることができる。さらに、求められた多端子
Ｆ行列に対して式（１１）の演算を行うことにより、解
析に不要なノードが削除されたサブストレート基板モデ
ルを作成することができる。

【００９８】

【数２６】

【００９９】

【数２７】

【０１００】

【数２８】

【０１０１】

【数２９】

【０１０２】

【数３０】

【０１０３】

【数３１】

【０１０４】

【数３２】

【０１０５】

【数３３】

【０１０６】

【数３４】

【０１０７】本実施の形態においても、第１の実施形態
と同様に、サブストレート表面においては寸法の小さな
単位セルモデル１（ｃ）を用い、基板表面から距離が離
れた位置においては寸法の大きな単位セルモデル１
（ｄ）を用いて回路網を重ねる層数を削減することで、
サブストレート基板を表現する多端子Ｆ行列の桁数の増
大が抑えられる。

【０１０８】例えば、図７［Ｂ］のように、サブストレ
ート基板表面に８×８＝６４個の単位セルモデル１を並
べ、基板表面から距離が離れるに従って順次単位セルモ
デルの寸法を大きくして行った場合を考える。ここで、
基板表面の単位セルモデル１はｄｘ＝ｄｙ＝ｄｚ＝１μ
ｍの立方体とし、サブストレート基板の抵抗率は１５Ω
ｃｍとする。この場合においては、基板厚さを増大させ
ても、サブストレート基板を表現する合成多端子Ｆ行列
の成分中の最大値Ｆｍａｘの増大は、図８の破線で示さ
れるような、緩やかなものとなる。以上のように、本方
法によれば、サブストレート基板を表現する合成多端子
Ｆ行列の桁数の増大を抑えることができるため、必要な
計算桁数の増大及び桁落ち誤差の問題を回避することが
可能となる。 （実施の形態３）本発明における、第３の実施形態のサ
ブストレート基板モデルを図１９に示す。図１９のサブ
ストレート基板モデルにおいては、ｚ軸に垂直な上側の
表面が、回路素子が構成されるサブストレート基板表面
であるが、本サブストレート基板モデルは、サブストレ
ート基板表面において異なる寸法の単位セルモデルを使
用していることが特徴である。ここで、図１９の１
（ｅ）は寸法の小さな単位セルモデルであり、１（ｆ）
は寸法の大きな単位セルモデルである。

【０１０９】ロジック回路ブロック中のコンタクトや拡
散層などの寸法の小さい構造の周辺のように、電位の変
化が激しい部分においては寸法の小さな単位セルモデル
１（ｅ）を用い、アナログ回路ブロック中のキャパシタ
や、高周波回路ブロックなどの寸法の大きい構造の周辺
のように、電位の変化が緩やかな部分においては寸法の
大きな単位セルモデル１（ｆ）を用いることで、解析精
度を低下させること無く、基板表面ノード数を削減する
ことが可能である。図１９のサブストレート基板モデル
を、図１２の大きさが異なる単位セルモデル間の接続モ
デルを用いて等価回路に変換すると、図２０に示すよう
な回路網Ｐ層４１と回路網Ｑ層４２の直列接続からなる
構造となる。このとき、回路網Ｐ層４１と回路網Ｑ層４
２は、図２１に示されるような、入力端子９と出力端子
１０を１２個ずつ持つ回路網である。

【０１１０】回路網Ｐ層４１と回路網Ｑ層４２の各抵抗
素子５の抵抗値は、単位セルモデルの寸法から、式（１
３）及び式（１６）を用いることにより求められる。こ
こで、Ｒｅｘ、Ｒｅｙ、Ｒｅｚは寸法の小さな単位セル
モデル１（ｅ）の抵抗素子５の抵抗値であり、Ｒｆｘ、
Ｒｆｙ、Ｒｆｚは寸法の大きな単位セルモデル１（ｆ）
の抵抗素子５の抵抗値である。

【０１１１】ここで、回路網の入力端子９及び出力端子
１０に、図１９に示すようにノード番号を与え、各ノー
ドにおける電圧・電流の関係を図６で行ったのと同様の
方法で定式化することで、各回路網の多端子Ｆ行列が以
下のように求まる。すなわち、回路網Ｐ層４１の多端子
Ｆ行列は式（３５）及び式（３６）となり、回路網Ｑ層
４２の多端子Ｆ行列は式（３７）及び式（３８）とな
る。ただし、ここでは、計算の簡単化のために、Ｒｅ＝
Ｒｅｘ＝Ｒｅｙ，Ｒｆ＝Ｒｆｘ＝Ｒｆｙとしている。ま
た、式（３９）より、サブストレート基板の表面を入力
端子、裏面を出力端子とした多端子Ｆ行列Ｆを求めるこ
とができる。さらに、求められた多端子Ｆ行列Ｆに対し
て式（１１）の演算を行うことにより、解析に不要なノ
ードが削除されたサブストレート基板モデルを作成する
ことができる。

【０１１２】本実施の形態では、サブストレート基板モ
デルの基板表面において単位セルモデルの大きさを可変
とすることで、サブストレート基板表面におけるノード
数を削減することを可能としている。例えば、本実施の
形態でモデル化を行った図１９のサブストレート基板の
場合、基板表面全体を寸法の小さな単位セルモデル１
（ｅ）のみでモデル化すると３６ノード必要になるのに
対し、寸法の大きな単位セルモデル１（ｆ）を併用すれ
ば１２ノードとなる。

【０１１３】多端子Ｆ行列を用いたサブストレート基板
モデル作成の際には、（基板表面ノード数）×（基板表
面ノード数）の大きさの行列演算を行う必要があるた
め、集積回路の大規模化に伴って基板表面ノード数が増
大すると、計算機の記憶容量不足でモデル作成が不可能
になるという問題があったが、本実施の形態によればこ
の問題を回避することができる。

【０１１４】また、本実施の形態では、２種類の大きさ
の単位セルモデルしか用いていないが、基板上のコンタ
クトや拡散層などの寸法の小さい構造から離れるに従っ
て、更に寸法の大きな単位セルモデルを用いれば、さら
にノード数を削減することも可能である。

【０１１５】

【数３５】

【０１１６】

【数３６】

【０１１７】

【数３７】

【０１１８】

【数３８】

【０１１９】

【数３９】

【０１２０】

【実施例】（実施例１）本発明の、第１の実施例のサブ
ストレート基板モデルを図２２に示す。図２２のサブス
トレート基板モデルにおいては、ｚ軸に垂直な上側の表
面が素子が作りこまれた基板表面であるが、本サブスト
レート基板モデルは、第３の実施形態で述べたように素
子が作りこまれているサブストレート基板表面におい
て、異なる寸法の単位セルモデルを併用し、一方で第１
及び第２の実施形態で述べたように基板表面からの距離
が大きい部分では寸法の大きな単位セルモデルを用いる
ことを特徴としている。

【０１２１】ここで、図２２の１（ｇ）は、最も寸法の
小さな単位セルモデルである。１（ｈ）は、ｘ軸方向の
寸法ｄｘ及びｙ軸方向の寸法ｄｙが単位セルモデル１
（ｇ）の２倍で、ｚ軸方向の寸法ｄｚは単位セルモデル
１（ｇ）と等しい単位セルモデルである。１（ｉ）は、
ｘ軸方向の寸法ｄｘ及びｙ軸方向の寸法ｄｙが単位セル
モデル１（ｈ）と等しく、ｚ軸方向の寸法ｄｚは単位セ
ルモデル１（ｇ）の２倍である単位セルモデルである。

【０１２２】本サブストレート基板モデルでは、以上の
単位セルモデル１（ｇ）と１（ｈ）と１（ｉ）の３種類
の大きさの単位セルモデルが使用されている。そのた
め、異なる大きさの単位セルモデルが接続されている部
分が増え、また互いに接続されている単位セルモデルの
接続面の面積比も様々なものとなっており、より複雑な
モデルといえる。しかし、この場合においても、多数の
単位セルモデルが同一面上で一つの単位セルモデルに接
続される形態に着目すると、第１から第３の実施の形態
で述べられている構造と差異は無く、式（１６）は成立
する。従って、図１２と同じモデルを用いて、大きさが
異なる単位セルモデル間の接続部分のモデル化を行うこ
とで、サブストレート基板の等価回路を求めることが可
能である。また、多端子Ｆ行列を用いて、解析対象外の
ノードが削除されたサブストレート基板モデルを作成す
ることも可能である。

【０１２３】本サブストレート基板モデルは、サブスト
レート基板表面における電圧及び電流分布の複雑さに応
じて単位セルモデルの大きさを変化させることにより、
複雑な電圧及び電流分布を少ないノード数で表現するこ
とができる一方で、基板表面から距離が離れた位置にお
いては寸法の大きな単位セルモデルを用いて回路網を重
ねる層数を削減することで、サブストレート基板を表現
する多端子Ｆ行列の桁数の増大が抑えることも可能であ
る。 （実施例２）本発明の第２の実施例は、本発明で提案し
た少ない演算量でサブストレート基板モデルを作成する
機能をもつ、集積回路の解析装置である。本発明の第２
の実施例の処理の流れを図２３に示す。

【０１２４】本実施例においては、まず手順Ｓ１におい
て、サブストレート基板を単位セルモデル１に分割す
る。サブストレート基板表面における単位セルモデル１
の寸法は、第３の実施の形態で述べたように可変とし、
使用者が自由に決定できるものとする。このとき、ロジ
ック回路ブロック中のコンタクトや拡散層などの寸法の
小さい構造の周辺のように、電位の変化が激しい部分に
おいては、寸法の小さな単位セルモデル１（ｅ）を用
い、アナログ回路ブロック中のキャパシタや、高周波回
路ブロックなどの寸法の大きい構造の周辺のように、電
位の変化が緩やかな部分においては、寸法の大きな単位
セルモデル１（ｆ）を用いるようにすると、少ないノー
ド数で精度の高い解析を行うことができる。また、集積
回路のレイアウト情報を参照して、単位セルモデル１の
寸法を自動的に決定する方法も考えられる。

【０１２５】また、サブストレート基板表面から離れた
位置においては、第１及び第２の実施例で述べたように
単位セルモデルの寸法を大きくして、基板の厚さ方向に
単位セルモデルを並べる数を少なくする。これは、後の
手順でサブストレート基板を表現する多端子Ｆ行列を求
める際に、行列演算に必要な計算桁数を小さくするため
である。

【０１２６】次に、手順Ｓ２においては、単位セルモデ
ル間の抵抗値を計算する。ここでは、まずプロセス条件
Ｓ８を用いて計算対象となる単位セルモデルの抵抗率ρ
を求め、次に抵抗率ρと単位セルモデルの寸法から、式
（１３）及び式（１６）を用いて、単位セルモデル間の
抵抗値を計算する。

【０１２７】次に、手順Ｓ３では、手順Ｓ２で求められ
た単位セルモデル間の抵抗値から、サブストレート基板
モデルの等価回路を求める。次に、手順Ｓ４では、サブ
ストレート基板モデルの等価回路を多端子Ｆ行列で表現
可能な多端子対回路網の直列接続で表現し、各回路網の
多端子Ｆ行列を掛け合わせることにより、サブストレー
ト基板自体を表現する多端子Ｆ行列を求める。

【０１２８】次に、手順Ｓ５においては、サブストレー
ト基板を表現する多端子Ｆ行列に対して行列演算を行
い、不要なノードの削除を行う。さらに、多端子Ｆ行列
を、サブストレート基板モデル（アドミタンス行列）Ｓ
６に変換する。

【０１２９】最後に、手順Ｓ１０において、以上の手順
で得られたサブストレート基板モデルＳ６と、集積回路
の回路図データＳ９を結合し、回路シミュレーションを
実行することで、サブストレート基板経由のノイズ解析
を行う。

【０１３０】これら一連の処理を、図２４に示す如きコ
ンピュータで実施させる。このコンピュータには、記憶
手段１０２に“ＳＰＩＣＥ”などのような回路シミュレ
ーションソフトウェアを保持させてあり、これによって
回路シミュレータの機能も含ませてある。なお、図２４
において、１０１はＣＰＵ（プロセッサ）、１０２は記
憶手段（メモリ）、１０３は入力手段、１０４は出力手
段である。また、１０５はディスプレイ、１０６は大容
量外部記憶装置である。

【０１３１】本実施例では、プロセス条件を用いて自動
的にサブストレート基板モデルを作成するために、短時
間で精度の高いモデルを作成することができる。また、
第３の実施例で述べた基板表面ノードの削減と、第１及
び第２の実施例で述べた回路網を重ねる層数の削減を両
方行うために、サブストレート基板モデルを作成する際
の行列演算の規模の問題と、必要な計算桁数の問題が両
方とも解決される。

【０１３２】

【発明の効果】第１の効果は、ノード数の少ないサブス
トレート基板モデルを作成できることである。その理由
は、サブストレート基板中で単位セルモデルの寸法を可
変としたためである。サブストレート基板内で、コンタ
クトや拡散層などのノイズ源に近い部分は寸法の小さな
単位セルモデルを用い、ノイズ源から離れるに従って単
位セルモデルの寸法を大きくし、大きさの異なる単位セ
ルモデル間の結合は本発明で述べた結合モデルで表現す
ることにより、解析精度を落とさずにノード数の少ない
サブストレート基板モデルを作成できる。

【０１３３】第２の効果は、多端子Ｆ行列を用いてサブ
ストレート基板モデルを作成する際の演算量を削減でき
ることである。多端子Ｆ行列を用いてサブストレート基
板モデルを作成する際には、（基板表面のノード数）×
（基板表面のノード数）の大きさの行列演算を行う必要
があるため、ノード数が増大すると計算機の記憶容量不
足によりモデルを作成できなくなる可能性があったが、
本発明を用いて基板表面ノード数を削減することによ
り、この問題を回避できる。

【０１３４】第３の効果は、多端子Ｆ行列を用いてサブ
ストレート基板モデルを作成する際の行列演算に必要な
計算桁数を小さくできることである。回路網を重ねてサ
ブストレート基板の等価回路を表現する際に、回路網を
重ねる総数を大きくすると、サブストレート基板モデル
を表現する多端子Ｆ行列の桁数が増大し、アドミタンス
行列に変換する際に著しい桁落ちが発生する。従来の方
法ではサブストレート基板モデルの寸法が１種類であっ
たので、数１００μｍの厚さのサブストレート基板を忠
実にモデル化するためには、基板の厚さ方向に多数の回
路網を重ねる必要があったが、本発明によれば基板の厚
さ方向に重ねる回路網の数を少なくできるので、サブス
トレート基板を表す多端子Ｆ行列の桁数の増大が抑えら
れ、行列演算に必要な計算桁数を小さくすることができ
る。

【図面の簡単な説明】

【図１】従来技術の単位セルモデル１の構造を示す図で
ある。

【図２】従来技術を説明する図であり、同じ大きさの単
位セルモデル１を密に並べて作成したサブストレート基
板モデル４の一例を示す図である。

【図３】図２のサブストレート基板モデル４の等価回路
を示す図である。

【図４】図３の等価回路を回路網の直列接続による表現
に描き直した図である。

【図５】図４で用いた回路網Ａ層及び回路網Ｂ層の回路
図を示す図である。

【図６】図５のノード番号ｉの位置の入出力電圧・電流
を示す図である。

【図７】回路網を重ねる層数を増大させるとサブストレ
ート基板を表現する多端子Ｆ行列の桁数が増大すること
を説明するための試算を行うモデルの構造を示す図であ
る。

【図８】回路網を重ねる層数とサブストレート基板を表
現する多端子Ｆ行列の桁数の関係を示す図である。

【図９】回路網を重ねる層数とサブストレート基板を表
現するアドミタンス行列の最小値｜Ｙ｜ｍｉｎの関係を
示すグラフである。

【図１０】本発明の第１の実施の形態を示す図で、大き
さの異なる単位セルモデルを用いたサブストレート基板
モデルの一例を示している。

【図１１】第１の実施の形態で、多数の単位セルモデル
が１個の単位セルモデルの同一表面に接続される際の接
続モデルの一例を示す図である。

【図１２】第１の実施の形態で、多数の単位セルモデル
が１個の単位セルモデルの同一表面に接続される際の接
続モデルの一例を示す図である。

【図１３】図１１と図１２の接続モデルを変換する方法
を説明する図である。

【図１４】図１０のサブストレート基板モデルを図１２
の接続モデルを用いて等価回路に変換した図である。

【図１５】図１４の等価回路を回路網Ｃ層２１〜回路網
Ｈ層２６の直列接続で表現した図である。

【図１６】本発明の第２の実施の形態を示す図で、大き
さの異なる単位セルモデルを用いたサブストレート基板
モデルの一例を示している。

【図１７】図１６のサブストレート基板モデルを回路網
の直列接続による表現に描き直した図である。

【図１８】図１７で用いた回路網Ｉ層３１〜回路網Ｎ層
３６の回路図を示す図である。

【図１９】本発明の第３の実施の形態を示す図で、大き
さの異なる単位セルモデルを用いたサブストレート基板
モデルの一例を示している。

【図２０】図１９のサブストレート基板モデルを回路網
の直列接続による表現に描き直した図である。

【図２１】図２０で用いた回路網Ｐ層４１と回路網Ｑ層
４２の回路図を示す図である。

【図２２】本発明の第１の実施例を示す図で、大きさの
異なる単位セルモデルを用いたサブストレート基板モデ
ルの一例を示している。

【図２３】本発明の第２の実施例の動作を示すブロック
図で、ノード数の少ないサブストレート基板モデルが自
動的に作成される手順が示されている。

【図２４】第２の実施例で用いられるコンピュータを示
す図である。

【符号の説明】

１ 単位セルモデル ２ ノード ３ 抵抗要素 ４ サブストレート基板モデル ５ 抵抗素子 ６ サブストレート基板モデル等価回路 ７ 回路網Ａ層 ８ 回路網Ｂ層 ９ 入力端子 １０ 出力端子 １１ 回路網Ａ層のノード番号ｉの部分 １２ 回路網Ｂ層のノード番号ｉの部分 ２１ 回路網Ｃ層 ２２ 回路網Ｄ層 ２３ 回路網Ｅ層 ２４ 回路網Ｆ層 ２５ 回路網Ｇ層 ２６ 回路網Ｈ層 ３１ 回路網Ｉ層 ３２ 回路網Ｊ層 ３３ 回路網Ｋ層 ３４ 回路網Ｌ層 ３５ 回路網Ｍ層 ３６ 回路網Ｎ層 ４１ 回路網Ｐ層 ４２ 回路網Ｑ層 １０１ ＣＰＵ １０２ 記憶手段 １０３ 入力手段 １０４ 出力手段 １０５ ディスプレイ １０６ 大容量外部記憶装置 Ｓ１ サブストレート基板の単位セルモデルへの分割手
段 Ｓ２ 単位セルモデル間の抵抗値の計算手段 Ｓ３ サブストレート基板モデルの等価回路作成手段 Ｓ４ サブストレート基板自体を表現する多端子Ｆ行列
の計算手段 Ｓ５ 不要ノードの削除手段 Ｓ６ サブストレート基板モデル（アドミタンス行列） Ｓ８ プロセス条件 Ｓ９ 集積回路の回路図データ Ｓ１０ 回路シミュレーション手段

Claims (10)

【特許請求の範囲】
1. 【請求項１】 サブストレート基板中の微小な三次元領
   域を、接続点としてノードを持つ単位立体として取り扱
   い、単位立体は抵抗要素・誘導要素・容量要素のうち少
   なくとも一つの要素を用いてモデル化し、サブストレー
   ト基板を当該単位立体の集合体として取り扱い、当該集
   積回路を構成する回路素子をこのモデル化されたサブス
   トレート基板とともに回路シミュレータで動作特性解析
   する半導体集積回路解析装置において、 異なる寸法の前記単位立体を複数個用い、１個の単位立
   体の同一表面に、当該単位立体に対して寸法の小さい複
   数の単位立体を接続することにより、サブストレート基
   板を異なる寸法を持つ前記単位立体の集合として表し、
   各単位立体をモデル化する際に、抵抗要素の抵抗値、誘
   導要素のインダクタンス、容量要素の容量値に対する単
   位立体の寸法の影響を反映した形でモデル化する手段を
   具備することを特徴とする半導体集積回路解析装置。
2. 【請求項２】 大きさの異なる単位立体間を接続するた
   めに、複数の単位立体がより寸法の大きい単位立体の同
   一表面に接続される位置において、寸法の大きい単位立
   体の一つの表面の電位を一定とし、当該電位を１ノード
   で表現して、当該ノードを経由して大きさの異なる単位
   立体間の接続を行い、一方、面で接していない単位立体
   間には電流が流れないとして、大きさの異なる単位立体
   間の接続をモデル化する手段を具備することを特徴とす
   る請求項１記載の半導体集積回路解析装置。
3. 【請求項３】 接続面に設けたノード経由で行った、大
   きさが異なる単位立体間の接続を、電流の保存則を満た
   したまま、大きさの異なる単位立体どうしが接続面に設
   けたノードを経由しないで直接抵抗接続された形に置き
   換えることにより、大きさの異なる単位立体間の接続を
   モデル化する手段を具備することを特徴とする請求項２
   記載の半導体集積回路解析装置。
4. 【請求項４】 サブストレート基板中の微小体積を、接
   続点としてノードを持つ単位立体として取り扱い、単位
   立体は抵抗要素・誘導要素・容量要素のうち少なくとも
   一つの要素を用いてモデル化し、サブストレート基板を
   当該単位立体の集合体として取り扱い、このモデル化さ
   れた当該サブストレート基板を多端子Ｆ行列で表現され
   た回路網の直列接続で表現し、行列演算により解析に不
   要なノードを削除してノード数の少ないサブストレート
   基板のモデルを作成し、当該集積回路を構成する回路素
   子をこの少ないノード数でモデル化されたサブストレー
   ト基板とともに回路シミュレータで動作特性解析する半
   導体集積回路解析装置において、 サブストレート基板表面の回路素子が構成された面から
   の距離に応じて単位立体の寸法が変化するサブストレー
   ト基板モデルを、多端子Ｆ行列で表現された回路網の直
   列接続で表現する場合に必要となる、ノードの数が異な
   る回路網どうしの接続の際に、ノード数が少ない側の回
   路網で不要となったノードを他の如何なるノードにも接
   続させることなくサブストレート基板裏面のノードに接
   続し、サブストレート基板裏面において「電流＝０」の
   条件を与えることで、不要なノードが存在しないのと等
   価にすることで、Ｆ行列では表現不可能な、同じノード
   番号の入出力端子間のインピーダンスが無限大である回
   路網を使用せずに、単位立体の大きさが異なる回路網ど
   うしを接続し、単位立体の大きさが異なるサブストレー
   ト基板モデルを、多端子Ｆ行列で表現された回路網の直
   列接続で表現する手段を具備することを特徴とする半導
   体集積回路解析装置。
5. 【請求項５】 異なる寸法の前記単位立体を複数個用
   い、１個の単位立体の同一表面に、当該単位立体に対し
   て寸法の小さい複数の単位立体を接続することにより、
   サブストレート基板を異なる寸法を持つ前記単位立体の
   集合として表し、各単位立体をモデル化する際に、抵抗
   要素の抵抗値、誘導要素のインダクタンス、容量要素の
   容量値に対する単位立体の寸法の影響を反映した形でモ
   デル化する手段を具備することを特徴とする請求項４記
   載の半導体集積回路解析装置。
6. 【請求項６】 大きさの異なる単位立体間を接続するた
   めに、複数の単位立体がより寸法の大きい単位立体の同
   一表面に接続される位置において、寸法の大きい単位立
   体の一つの表面の電位を一定とし、当該電位を１ノード
   で表現して、当該ノードを経由して大きさの異なる単位
   立体間の接続を行い、一方、面で接していない単位立体
   間には電流が流れないとして、大きさの異なる単位立体
   間の接続をモデル化する手段を具備することを特徴とす
   る請求項５記載の半導体集積回路解析装置。
7. 【請求項７】 接続面に設けたノード経由で行った、大
   きさが異なる単位立体間の接続を、電流の保存則を満た
   したまま、大きさの異なる単位立体どうしが接続面に設
   けたノードを経由しないで直接抵抗接続された形に置き
   換えることにより、大きさの異なる単位立体間の接続を
   モデル化する手段を具備することを特徴とする請求項６
   記載の半導体集積回路解析装置。
8. 【請求項８】 サブストレート基板中の微小な三次元領
   域を、接続点としてノードを持つ単位立体として取り扱
   い、単位立体は抵抗要素・誘導要素・容量要素のうち少
   なくとも一つの要素を用いてモデル化し、サブストレー
   ト基板を当該単位立体の集合体として取り扱い、当該集
   積回路を構成する回路素子をこのモデル化されたサブス
   トレート基板とともに回路シミュレータで動作特性解析
   する半導体集積回路解析方法において、 素子が配置されるサブストレート表面側においては、寸
   法の小さな第１の単位立体を用い、基板表面から離れた
   位置においては、前記第１の単位立体より大きな第２の
   単位立体を少なくとも用いるように構成したことを特徴
   とする半導体集積回路解析方法。
9. 【請求項９】 サブストレート基板中の微小な三次元領
   域を、接続点としてノードを持つ単位立体として取り扱
   い、単位立体は抵抗要素・誘導要素・容量要素のうち少
   なくとも一つの要素を用いてモデル化し、サブストレー
   ト基板を当該単位立体の集合体として取り扱い、当該集
   積回路を構成する回路素子をこのモデル化されたサブス
   トレート基板とともに回路シミュレータで動作特性解析
   する半導体集積回路解析方法において、 ロジック回路ブロック中のコンタクトや拡散層などの寸
   法の小さい構造の周辺のように、電位の変化が激しい部
   分においては、寸法の小さな第１の単位立体を用い、ア
   ナログ回路ブロック中のキャパシタや、高周波回路ブロ
   ックなどの寸法の大きい構造の周辺のように、電位の変
   化が緩やかな部分においては、前記第１の単位立体より
   大きな第２の単位立体を少なくとも用いるように構成し
   たことを特徴とする半導体集積回路解析方法。
10. 【請求項１０】 サブストレート基板中の微小な三次元
    領域を、接続点としてノードを持つ単位立体として取り
    扱い、単位立体は抵抗要素・誘導要素・容量要素のうち
    少なくとも一つの要素を用いてモデル化し、サブストレ
    ート基板を当該単位立体の集合体として取り扱い、当該
    集積回路を構成する回路素子をこのモデル化されたサブ
    ストレート基板とともに回路シミュレータで動作特性解
    析する半導体集積回路の解析方法のコンピュータプログ
    ラムを記録した記録媒体において、 前記サブストレート基板を単位セルモデルに分割すると
    共に、素子が配置されるサブストレート表面に側おいて
    は、寸法の小さな第１の単位セルモデルを用い 、基板表面から離れた位置に置いては、前記第１の単位
    セルモデルより大きな第２の単位セルモデルを用いるよ
    うに分割する第１の工程と、 前記単位セルモデル毎の抵抗値を算出する第２の工程
    と、 前記セルモデル間の抵抗値から前記サブストレート基板
    の等価回路を求める第３の工程と、 前記サブストレート基板を多端子Ｆ行列で表す第４の工
    程と、 前記多端子Ｆ行列から不要なノードを削除し、サブスト
    レート基板モデルに変換せしめる第５の工程と、 前記サブストレート基板モデルと回路図データとを結合
    して、回路シュミレーションを行う第６の工程と、 からなる一連の処理工程を記録したことを特徴とする記
    録媒体。