JP3555569B2 - 論理回路最適化方法、装置およびプログラムを記録した記録媒体 - Google Patents
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Description
【発明の属する技術分野】
本発明は、回路図やハードウェア記述言語で表現された論理回路の最適化方法に関し、特に、階層構造を有する論理回路の最適化方法に関する。
【0002】
【従来の技術】
ハードウェア記述言語等の情報から論理回路を自動生成する際、遅延時間や最大面積などの制約条件(制約値)を満足するように最適化が行われる。このとき、最適化を行う対象の回路が複数の階層からなる階層構造を有する場合には、最適化において目標とする遅延時間や最大面積等の制約値が与えられる。
【0003】
従来の論理回路の最適化方法として、目標とする遅延時間を与えて最適化する場合に各階層の入力端子とフリップフロップの間およびフリップフロップと出力端子の間の遅延を考慮して制約値を作成し、作成した制約値を各階層の入力端子および出力端子に与えて各階層毎に最適化処理を行うものがある。これによって各階層の論理回路が最適化されることで全体回路が最適化される。
【0004】
【発明が解決しようとする課題】
従来の最適化方法は、各階層の中にあるフリップフロップを考慮して遅延時間の制約値を定めている。したがって、階層の中にフリップフロップを介さないパスがあると制約値に意味が無くなり、最適化処理を正常に行うことができない。そのためそのパスに着目して、人手によって階層破壊や制約値の再作成などを行っていた。
【0005】
本発明の目的は、階層構造を有する論理回路を容易かつ適切に最適化するための論理回路の最適化方法を提供することである。
【0006】
【課題を解決するための手段】
上記目的を達成するために、本発明の論理回路最適化方法は、少なくとも1つのフリップフロップを含み、階層構造に構成された論理回路をコンピュータが最適化するための論理回路最適化方法であって、前記コンピュータに含まれる制約値格納手段が、予め、遅延時間の制約値である目標遅延値を定めて格納しておくステップと、前記コンピュータに含まれるフリップフロップ抽出手段が、前記論理回路に含まれる前記フリップフロップを抽出して該フリップフロップの情報を格納するステップと、前記コンピュータに含まれている階層変更手段が、格納されている前記フリップフロップの情報を読み出し、前記論理回路の階層構造を、前記論理回路の外部出力端子または抽出された前記フリップフロップの入力から、信号の流れの逆方向に前記論理回路の外部入力端子または他の前記フリップフロップに到達するまで前記論理回路をたどり、前記フリップフロップに到達した場合に経由した論理素子および到達した前記フリップフロップで構成される階層回路からなる構造に変更し、前記階層回路内にフリップフロップを経由しないパスが無い状態にした変更後の前記論理回路を格納するステップと、前記コンピュータに含まれる階層回路マージ手段が、格納されている前記変更後の論理回路を読み出し、同一の前記フリップフロップを含む前記階層回路を結合し、結合後の論理回路を格納するステップと、前記コンピュータに含まれる論理最適化実行手段が、格納されている前記結合後の論理回路と前記目標値を読み出し、前記遅延時間が前記目標遅延値を満足するように前記各階層回路を最適化し、最適化の結果得られた論理回路を格納するステップを有している。
【0009】
また、本発明の論理回路最適化装置は、少なくとも1つのフリップフロップを含み、階層構造に構成された論理回路を最適化する論理回路最適化装置であって、予め、遅延時間の制約値である目標遅延値を記憶している制約値格納手段と、前記論理回路に含まれる前記フリップフロップを抽出するフリップフロップ抽出手段と、前記論理回路の階層構造を、前記論理回路の外部出力端子または抽出された前記フリップフロップの入力から、信号の流れの逆方向に前記論理回路の外部入力端子または他の前記フリップフロップに到達するまで前記論理回路をたどり、前記フリップフロップに到達した場合に経由した論理素子および到達した前記フリップフロップで構成される階層回路からなる構造に変更し、前記階層回路内にフリップフロップを経由しないパスが無い状態にする階層変更手段と、同一の前記フリップフロップを含む前記階層回路を結合する階層回路マージ手段と、前記遅延時間が前記目標遅延値を満足するように前記各階層回路を最適化する論理最適化実行手段を有している。
【0011】
また、本発明の記録媒体は、少なくとも1つのフリップフロップを含み、階層構造に構成された論理回路を最適化するための論理回路最適化プログラムを記録した記録媒体であって、前記論理回路に含まれる前記フリップフロップを抽出する処理と、前記論理回路の階層構造を、前記論理回路の外部出力端子または抽出された前記フリップフロップの入力から、信号の流れの逆方向に前記論理回路の外部入力端子または他の前記フリップフロップに到達するまで前記論理回路をたどり、前記フリップフロップに到達した場合に経由した論理素子および到達した前記フリップフロップで構成される階層回路からなる構造に変更し、前記階層回路内にフリップフロップを経由しないパスが無い状態にする処理と、同一の前記フリップフロップを含む前記階層回路を結合する処理と、前記遅延時間が、予め定められた遅延時間の制約値である目標遅延値を満足するように前記各階層回路を最適化する処理をコンピュータに実行させるための論理回路最適化プログラムを記録している。
【0012】
【発明の実施の形態】
本発明の実施の形態について図面を参照して詳細に説明する。
【0013】
まず、本発明の一実施形態の最適化方法を実現する最適化装置の構成について説明する。
【0014】
図1を参照すると、最適化装置は論理回路格納部1と制約値格納部2とフリップフロップ抽出部3とフリップフロップ格納部4と階層変更部5と階層回路格納部6と階層回路マージ部7とマージ結果格納部8と論理最適化実行部9と最適化結果格納部10とを有している。
【0015】
論理回路格納部1は、回路図やハードウェア記述言語で表現された最適化対象の論理回路の情報を記憶する。
【0016】
制約値格納部2は、遅延時間の制約値である目標遅延値など、論理回路格納部1に記憶された論理回路情報に対する最適化処理における制約値を記憶する。
【0017】
フリップフロップ抽出部3は、論理回路格納部1の論理回路情報からフリップフロップの情報を抽出してフリップフロップ格納部4に格納する。
【0018】
フリップフロップ格納部4は、フリップフロップ抽出部3で抽出されたフリップフロップの情報を記憶する。
【0019】
階層変更部5は、論理回路格納部1に格納されている論理回路情報の階層構造を、フリップフロップ格納部4に格納されているフリップフロップの入力が切り口となるように階層変更することで、階層の回路内にフリップフロップを経由しないパスが無い状態にして階層回路格納部6に格納する。
【0020】
階層回路格納部6は、階層変更部5で階層変更された論理回路情報を記憶する。
【0021】
階層回路マージ部7は、階層回路格納部6に格納されている階層回路の中で同じフリップフロップを含む階層回路を抽出し、それらの階層回路を結合(マージ)して1つの階層回路にし、マージ結果格納部8に格納する。階層回路マージ部7の処理によって、論理回路は、フリップフロップの入力端子、論理回路の外部入力端子または論理回路の外部出力端子を切り口とし、それら切り口によって階層回路に分割された階層構造に変更される。また、この階層構造においては複数の階層回路に含まれる部分が論理回路の中に無い状態である。
【0022】
マージ格納部8は、階層回路マージ部7で必要に応じて階層回路がマージされた論理回路情報を記憶する。
【0023】
論理最適化実行部9は、マージ結果格納部8に格納された各階層回路の入力端子における到達時間の制約値として“0ns”を与え、出力端子に制約値格納部2に格納された目標遅延値を与えて最適化処理を実行する。そして、最適化処理の結果得られた論理回路の情報を最適化結果格納部10に格納する。
【0024】
最適化結果格納部10は、最適化された論理回路情報を記憶する。
【0025】
次に、本実施形態の最適化装置の動作の一例として、図2に示した論理回路を最適化の対象とした場合の動作について説明する。
【0026】
論理回路格納部1には図2に示した回路の論理回路情報が記憶されている。論理回路は少なくとも1つの階層回路が必要に応じて互いに接続された構成である。また、各階層回路は同期動作するフリップフロップと論理素子とが接続されて構成されている。
【0027】
図2の例では、階層回路SUB1がフリップフロップFF1と論理素子G1とで構成されている。また、階層回路SUB2がフリップフロップFF2,3と論理素子G2,3,4とで構成されており、階層回路SUB3がフリップフロップFF4と論理素子G5とで構成されている。そして、階層回路SUB1,2,3によって全体の論理回路が構成されている。なお、図中で論理素子のブロック内に記載された値(例えば、5ns(ナノセカンド))はその論理素子の遅延時間を示している。
【0028】
また、制約値格納部2に記憶された最適化の目標遅延値は、ここでは、一例として“10ns”であるとする。
【0029】
最適化処理が開始されると、まず、フリップフロップ抽出部3が、論理回路格納部1に格納されている論理回路情報からフリップフロップFF1,2,3,4の情報を取り出してフリップフロップ格納部4に格納する。
【0030】
次に、階層変更部5が、論理回路格納部1に記憶された論理回路において、フリップフロップ格納部4に格納されたフリップフロップFF1,2,3,4の入力(図2中の切り口IF1,2,3,4)と、外部出力端子t,u(図2中の切り口IF5,6)を切り口として設定し、各切り口IF1,2,…,6から信号の流れをさかのぼる方向に、他のフリップフロップの出力端子あるいは論理回路の外部入力端子に辿り着くまで回路を辿る(トレースする)。
【0031】
フリップフロップの出力端子に辿り着いた場合は、そのフリップフロップとトレースで経由した論理素子とで新たな階層回路を構成する。また、外部入力端子に辿り着いた場合は何もしない。
【0032】
図2の例では、切り口IF1と切り口IF2では、入力信号方向にトレースするとそれぞれ外部入力端子r,sに辿り着くため何もしない。
【0033】
切り口IF3では、入力信号方向にトレースすると論理素子G2,1を経由してフリップフロップFF1の出力端子に辿り着くので、フリップフロップFF1と論理素子G1,2で新たな階層回路SUB1′を構成する。また、切り口IF4では、入力信号方向にトレースすると論理素子G5,4,2,1を経由して2つのフリップフロップFF1,3の出力端子に辿り着くので、フリップフロップFF1,3と論理素子G1,2,4,5で新たな階層回路SUB2′を構成する。さらに、切り口IF5では、入力信号方向にトレースすると論理素子G3を経由してフリップフロップFF2の出力端子に辿り着くので、フリップフロップFF2と論理素子G3で新たな階層回路SUB3′を構成する。切り口IF6では、入力信号方向にトレースするとフリップフロップFF4の出力端子に辿り着くので、フリップフロップFF4で新たな階層回路SUB4′を構成する。
【0034】
そして、階層変更部5は、上記のようにして構成された図3に示す新たな階層回路SUB1′,2′,3′,4′を階層回路格納部6に格納する。
【0035】
階層回路マージ部7は、階層回路格納部6に記憶された階層回路SUB1′,2′,3′,4′のうち、同じフリップフロップを含む階層回路を抽出して、それらを1つの階層回路にマージする。ここでは、階層回路SUB1′と階層回路SUB2′が共にフリップフロップFF1を含むのでそれらをマージする。階層回路SUB1′と階層回路SUB2′をマージした結果の階層回路は階層回路SUB2′と同じものになる。そして、階層回路マージ部7は階層回路をマージして得られた図4に示す論理回路の情報をマージ結果格納部8に格納する。
【0036】
論理最適化実行部9は、マージ結果格納部8に記憶された図4の論理回路において、各階層回路SUB2′,3′,4′の入力端子r,s,c′,d′に到達時間の制約値として“0ns”を与える。また、出力端子a′,b′,t,uに到達期待時間の制約値として、制約値格納部2に格納されている目標遅延値“10ns”を与える。そして、階層回路SUB2′,3′,4′毎に最適化処理を実行し、その実行結果として得られる図5の論理回路の情報を最適化結果格納部10に格納して最適化を終了する。
【0037】
本実施形態によれば、階層構造を有する論理回路の最適化において、最適化の対象である論理回路の階層構造をフリップフロップの入力端子が各階層回路の切り口となるように変更することで、各階層回路の中にフリップフロップを経由しないパスがない状態としてから最適化処理を実行するので、最適化の対象である論理回路の階層回路の中にその入力端子からフリップフロップを経由せずに出力端子に至るパスがあった場合に、階層破壊や制約値再作成など特別な処理をすることなく容易かつ適切に最適化処理を行うことができる。
【0038】
図8を参照すると、本発明の他の実施形態の最適化装置20は入力装置21と出力装置22と記憶装置23と記録媒体24とデータ処理装置25を有している。
【0039】
入力装置21は、最適化装置20を操作するためのキーボードやマウス等である。
【0040】
出力装置22は、最適化装置の処理結果等を表示するためのディスプレイや、印刷するためのプリンタ等である。
【0041】
記憶装置23は、図1の論理回路格納部1、制約値格納部2、フリップフロップ格納部4、階層回路格納部6、マージ結果格納部8および最適化結果格納部10内のデータが記憶される。
【0042】
記憶媒体24は、フロッピーディスク、CD−ROM、光磁気ディスク等の記録媒体であり、図1のフリップフロップ抽出部3、階層変更部5、階層回路マージ部7および論理最適化実行部9の処理を有するプログラムが記録されている。
【0043】
そして、データ処理装置25は記録媒体24からプログラムを読み取り、記憶装置23に格納した後、これを実行する。
【0044】
【発明の効果】
最適化の対象である論理回路の階層回路の中にその入力端子からフリップフロップを経由せずに出力端子に至るパスがあった場合に、階層破壊や制約値再作成など特別な処理をすることなく容易かつ適切に最適化処理を行うことができる。
【図面の簡単な説明】
【図1】本発明の一実施形態の最適化装置の構成を示すブロック図である。
【図2】図1の最適化装置の動作を説明するための論理回路の一例を示す回路図である
【図3】図1の最適化装置の階層変更部で得られた新たな階層回路を示す回路図である。
【図4】図1の最適化装置の階層回路マージ部で得られた論理回路を示す回路図である。
【図5】図1の最適化装置で最終的に得られた最適化された論理回路を示す回路図である。
【図6】本発明の他の実施形態の最適化装置の構成を示すブロック図である。
【符号の説明】
1 論理回路格納部
2 制約値格納部
3 フリップフロップ抽出部
4 フリップフロップ格納部
5 階層変更部
6 階層回路格納部
7 階層回路マージ部
8 マージ結果格納部
9 論理最適化実行部
10 最適化結果格納部
20 最適化装置
21 入力装置
22 出力装置
23 記憶装置
24 記録媒体
25 データ処理装置
FF1〜4 フリップフロップ
G1〜5 論理素子
IF1〜6 切り口
SUB1〜3,SUB1′〜4′,SUB2″〜4″ 階層回路
Claims (3)
- 少なくとも1つのフリップフロップを含み、階層構造に構成された論理回路をコンピュータが最適化するための論理回路最適化方法であって、
前記コンピュータに含まれる制約値格納手段が、予め、遅延時間の制約値である目標遅延値を定めて格納しておくステップと、
前記コンピュータに含まれるフリップフロップ抽出手段が、前記論理回路に含まれる前記フリップフロップを抽出して該フリップフロップの情報を格納するステップと、
前記コンピュータに含まれている階層変更手段が、格納されている前記フリップフロップの情報を読み出し、前記論理回路の階層構造を、前記論理回路の外部出力端子または抽出された前記フリップフロップの入力から、信号の流れの逆方向に前記論理回路の外部入力端子または他の前記フリップフロップに到達するまで前記論理回路をたどり、前記フリップフロップに到達した場合に経由した論理素子および到達した前記フリップフロップで構成される階層回路からなる構造に変更し、前記階層回路内にフリップフロップを経由しないパスが無い状態にした変更後の前記論理回路を格納するステップと、
前記コンピュータに含まれる階層回路マージ手段が、格納されている前記変更後の論理回路を読み出し、同一の前記フリップフロップを含む前記階層回路を結合し、結合後の論理回路を格納するステップと、
前記コンピュータに含まれる論理最適化実行手段が、格納されている前記結合後の論理回路と前記目標遅延値を読み出し、前記遅延時間が前記目標遅延値を満足するように前記各階層回路を最適化し、最適化の結果得られた論理回路を格納するステップを有する論理回路最適化方法。 - 少なくとも1つのフリップフロップを含み、階層構造に構成された論理回路を最適化する論理回路最適化装置であって、
予め、遅延時間の制約値である目標遅延値を記憶している制約値格納手段と、
前記論理回路に含まれる前記フリップフロップを抽出するフリップフロップ抽出手段と、
前記論理回路の階層構造を、前記論理回路の外部出力端子または抽出された前記フリップフロップの入力から、信号の流れの逆方向に前記論理回路の外部入力端子または他の前記フリップフロップに到達するまで前記論理回路をたどり、前記フリップフロップに到達した場合に経由した論理素子および到達した前記フリップフロップで構成される階層回路からなる構造に変更し、前記階層回路内にフリップフロップを経由しないパスが無い状態にする階層変更手段と、
同一の前記フリップフロップを含む前記階層回路を結合する階層回路マージ手段と、
前記遅延時間が前記目標遅延値を満足するように前記各階層回路を最適化する論理最適化実行手段を有する論理回路最適化装置。 - 少なくとも1つのフリップフロップを含み、階層構造に構成された論理回路を最適化するための論理回路最適化プログラムを記録した記録媒体であって、
前記論理回路に含まれる前記フリップフロップを抽出する処理と、
前記論理回路の階層構造を、前記論理回路の外部出力端子または抽出された前記フリップフロップの入力から、信号の流れの逆方向に前記論理回路の外部入力端子または他の前記フリップフロップに到達するまで前記論理回路をたどり、前記フリップフロップに到達した場合に経由した論理素子および到達した前記フリップフロップで構成される階層回路からなる構造に変更し、前記階層回路内にフリップフロップを経由しないパスが無い状態にする処理と、
同一の前記フリップフロップを含む前記階層回路を結合する処理と、
前記遅延時間が、予め定められた遅延時間の制約値である目標遅延値を満足するように前記各階層回路を最適化する処理をコンピュータに実行させるための論理回路最適化プログラムを記録した記録媒体。
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