JPH0548004A - 半導体装置のセル配置方法及びセル配置装置 - Google Patents
半導体装置のセル配置方法及びセル配置装置Info
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- JPH0548004A JPH0548004A JP20180091A JP20180091A JPH0548004A JP H0548004 A JPH0548004 A JP H0548004A JP 20180091 A JP20180091 A JP 20180091A JP 20180091 A JP20180091 A JP 20180091A JP H0548004 A JPH0548004 A JP H0548004A
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Abstract
(57)【要約】
【目的】ＬＳＩのセル配置方法及びセル配置装置に関
し、高速マクロセルの信号伝搬スピードの向上を図り高
速マクロセルの特性を充分に発揮できることを目的とす
る。 【構成】セル配置領域設定部６はライブラリファイル３
のデータに基づいて内部セル領域の両端部に２つのハイ
スピードマクロセル配置領域を設定する。外部端子群設
定部７はファイル３の各外部端子のデータを入力して最
寄りのハイスピードマクロセル配置領域に対応させて外
部端子群を設定する。回路検索部４は論理データファイ
ル２より各外部端子から信号が伝搬される高速動作する
論理回路を検索し、マクロセル検索部５は回路検索部４
の検索結果に対応するハイスピードマクロセルをファイ
ル３から検索する。マクロセル配置部８は検索されたハ
イスピードマクロセルを、そのマクロセルと対応する外
部端子に対応するハイスピードマクロセル配置領域に配
置する。
し、高速マクロセルの信号伝搬スピードの向上を図り高
速マクロセルの特性を充分に発揮できることを目的とす
る。 【構成】セル配置領域設定部６はライブラリファイル３
のデータに基づいて内部セル領域の両端部に２つのハイ
スピードマクロセル配置領域を設定する。外部端子群設
定部７はファイル３の各外部端子のデータを入力して最
寄りのハイスピードマクロセル配置領域に対応させて外
部端子群を設定する。回路検索部４は論理データファイ
ル２より各外部端子から信号が伝搬される高速動作する
論理回路を検索し、マクロセル検索部５は回路検索部４
の検索結果に対応するハイスピードマクロセルをファイ
ル３から検索する。マクロセル配置部８は検索されたハ
イスピードマクロセルを、そのマクロセルと対応する外
部端子に対応するハイスピードマクロセル配置領域に配
置する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置（ＬＳＩ）の
セル配置方法及びセル配置装置に関する。近年のＬＳＩ
開発において要求される事項として、高速、高密度、低
消費電力等が挙げられる。これらの要求を満たすために
ＬＳＩの内部セル領域内に電気的特性の異なる複数のセ
ル配置領域を混在させ、各セル配置領域に対して当該領
域の特性に合ったマクロセルを配置することが考えられ
る。この際、各セル配置領域に配置されるマクロセルの
特性を損なうことのない配置を行う必要がある。
セル配置方法及びセル配置装置に関する。近年のＬＳＩ
開発において要求される事項として、高速、高密度、低
消費電力等が挙げられる。これらの要求を満たすために
ＬＳＩの内部セル領域内に電気的特性の異なる複数のセ
ル配置領域を混在させ、各セル配置領域に対して当該領
域の特性に合ったマクロセルを配置することが考えられ
る。この際、各セル配置領域に配置されるマクロセルの
特性を損なうことのない配置を行う必要がある。
【０００２】
【従来の技術】近年のＬＳＩ開発における高速、高密
度、低消費電力等の要求に対して、例えば図６に示すゲ
ートアレイ２０において、半導体チップ２１の内部セル
領域２２の中間部にローパワーセル配置領域２３を設定
するとともに、このローパワーセル配置領域２３を挟む
ように内部セル領域２２の両端部にハイスピードマクロ
セル配置領域２４，２５を設定し、ローパワーセル配置
領域２３には低消費電力，高密度であり、低速動作する
ローパワーセル（図示略）を、ハイスピードマクロセル
配置領域２４，２５には高速度，大容量であり、高速動
作するハイスピードマクロセルＬＨ，ＲＨ等を配置する
ことが考えられる。
度、低消費電力等の要求に対して、例えば図６に示すゲ
ートアレイ２０において、半導体チップ２１の内部セル
領域２２の中間部にローパワーセル配置領域２３を設定
するとともに、このローパワーセル配置領域２３を挟む
ように内部セル領域２２の両端部にハイスピードマクロ
セル配置領域２４，２５を設定し、ローパワーセル配置
領域２３には低消費電力，高密度であり、低速動作する
ローパワーセル（図示略）を、ハイスピードマクロセル
配置領域２４，２５には高速度，大容量であり、高速動
作するハイスピードマクロセルＬＨ，ＲＨ等を配置する
ことが考えられる。
【０００３】ところが、従来のＬＳＩのセル自動配置装
置におけるマクロセルの配置処理は物理的制約にのみに
基づいて行われ、図６に示すように互換性のないローパ
ワーセル配置領域２３とハイスピードマクロセル配置領
域２４，２５のように特性的な考慮はされていない。
置におけるマクロセルの配置処理は物理的制約にのみに
基づいて行われ、図６に示すように互換性のないローパ
ワーセル配置領域２３とハイスピードマクロセル配置領
域２４，２５のように特性的な考慮はされていない。
【０００４】又、従来の配置処理手法であるｍｉｎ−ｃ
ｕｔ処理を図６に示すＬＳＩに適用した場合、半導体チ
ップ２１上に形成された多数の外部端子２６と各ハイス
ピードマクロセル配置領域２４，２５との対応関係がな
い、即ち、同一種類である２つのハイスピードマクロセ
ル配置領域２４，２５は１つのものとして扱われるた
め、各外部端子２６に接続されるハイスピードマクロセ
ルはその外部端子２６から遠い方のハイスピードマクロ
セル配置領域に配置されてしまうことがあった。例えば
半導体チップ２１の右側の外部端子２６ａに対してハイ
スピードマクロセル配置領域２４にハイスピードマクロ
セルＬＨが配置され、半導体チップ２１の左側の外部端
子２６ｂに対してハイスピードマクロセル配置領域２５
にハイスピードマクロセルＲＨが配置されることがあっ
た。
ｕｔ処理を図６に示すＬＳＩに適用した場合、半導体チ
ップ２１上に形成された多数の外部端子２６と各ハイス
ピードマクロセル配置領域２４，２５との対応関係がな
い、即ち、同一種類である２つのハイスピードマクロセ
ル配置領域２４，２５は１つのものとして扱われるた
め、各外部端子２６に接続されるハイスピードマクロセ
ルはその外部端子２６から遠い方のハイスピードマクロ
セル配置領域に配置されてしまうことがあった。例えば
半導体チップ２１の右側の外部端子２６ａに対してハイ
スピードマクロセル配置領域２４にハイスピードマクロ
セルＬＨが配置され、半導体チップ２１の左側の外部端
子２６ｂに対してハイスピードマクロセル配置領域２５
にハイスピードマクロセルＲＨが配置されることがあっ
た。
【０００５】
【発明が解決しようとする課題】ところが、従来のｍｉ
ｎ−ｃｕｔ処理では、外部端子２６ａに対して遠い方の
ハイスピードマクロセル配置領域２４にハイスピードマ
クロセルＬＨが配置され、外部端子２６ｂに対して遠い
方のハイスピードマクロセル配置領域２５にハイスピー
ドマクロセルＲＨが配置されてしまうと、折角内部セル
領域２２の両端部にハイスピードマクロセル配置領域２
４，２５を設けて、ハイスピードマクロセル配置領域２
５と外部端子２６ａとの間隔及びハイスピードマクロセ
ル配置領域２４と外部端子２６ｂとの間隔を小さくする
ようにしたにもかかわらず、外部端子２６ａとハイスピ
ードマクロセルＬＨ、及び外部端子２６ｂとハイスピー
ドマクロセルＲＨとの配線長が長くなってしまい、配線
長が長い分だけ配線容量，配線抵抗が増加して信号伝搬
スピードが遅くなり、ハイスピードマクロセルＬＨ，Ｒ
Ｈの特性が損なわれてしまうという問題点がある。
ｎ−ｃｕｔ処理では、外部端子２６ａに対して遠い方の
ハイスピードマクロセル配置領域２４にハイスピードマ
クロセルＬＨが配置され、外部端子２６ｂに対して遠い
方のハイスピードマクロセル配置領域２５にハイスピー
ドマクロセルＲＨが配置されてしまうと、折角内部セル
領域２２の両端部にハイスピードマクロセル配置領域２
４，２５を設けて、ハイスピードマクロセル配置領域２
５と外部端子２６ａとの間隔及びハイスピードマクロセ
ル配置領域２４と外部端子２６ｂとの間隔を小さくする
ようにしたにもかかわらず、外部端子２６ａとハイスピ
ードマクロセルＬＨ、及び外部端子２６ｂとハイスピー
ドマクロセルＲＨとの配線長が長くなってしまい、配線
長が長い分だけ配線容量，配線抵抗が増加して信号伝搬
スピードが遅くなり、ハイスピードマクロセルＬＨ，Ｒ
Ｈの特性が損なわれてしまうという問題点がある。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、内部セル領域の端部に形成した複数
の高速マクロセル配置領域に対応する外部端子群を設定
し、各外部端子に接続される高速マクロセルは当該外部
端子に対応する高速マクロセル配置領域に配置すること
により、信号伝搬スピードの向上を図り高速マクロセル
の特性を充分に発揮できることを目的とする。
れたものであって、内部セル領域の端部に形成した複数
の高速マクロセル配置領域に対応する外部端子群を設定
し、各外部端子に接続される高速マクロセルは当該外部
端子に対応する高速マクロセル配置領域に配置すること
により、信号伝搬スピードの向上を図り高速マクロセル
の特性を充分に発揮できることを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、第１発明は、半導体チップ上に多数形成された各外
部端子と結線関係のあるマクロセルの配置位置を決定す
るようにした半導体装置のセル配置方法において、低速
動作する種々の低速マクロセルと高速動作する種々の高
速マクロセルとを定義するとともに、半導体チップの内
部セル領域の中間部に低速マクロセルを配置するための
少なくとも１つの低速マクロセル配置領域を設定すると
ともに、高速マクロセルを配置するための少なくとも２
つの高速マクロセル配置領域を内部セル領域の端部に設
定する。そして、半導体チップ上に形成された多数の外
部端子を、内部セル領域の端部に設定した各高速マクロ
セル配置領域のうち、最寄りの高速マクロセル配置領域
に対応させ、各外部端子に接続される高速マクロセル及
びこの高速マクロセルに接続される高速マクロセルを当
該外部端子に対応する高速マクロセル配置領域に配置す
るようにした。
め、第１発明は、半導体チップ上に多数形成された各外
部端子と結線関係のあるマクロセルの配置位置を決定す
るようにした半導体装置のセル配置方法において、低速
動作する種々の低速マクロセルと高速動作する種々の高
速マクロセルとを定義するとともに、半導体チップの内
部セル領域の中間部に低速マクロセルを配置するための
少なくとも１つの低速マクロセル配置領域を設定すると
ともに、高速マクロセルを配置するための少なくとも２
つの高速マクロセル配置領域を内部セル領域の端部に設
定する。そして、半導体チップ上に形成された多数の外
部端子を、内部セル領域の端部に設定した各高速マクロ
セル配置領域のうち、最寄りの高速マクロセル配置領域
に対応させ、各外部端子に接続される高速マクロセル及
びこの高速マクロセルに接続される高速マクロセルを当
該外部端子に対応する高速マクロセル配置領域に配置す
るようにした。
【０００８】又、第２発明は、半導体チップ上に多数形
成された各外部端子と結線関係のあるマクロセルの配置
位置を決定するようにした半導体装置のセル配置装置に
おいて、半導体チップ上に構成される種々の論理回路デ
ータ及びネットデータ等で定義された論理データを記憶
した第１の記憶部と、半導体チップ上に形成された多数
の外部端子のデータ、低速動作する種々の論理回路に対
応する低速マクロセルデータ及び高速動作する種々の論
理回路に対応する高速マクロセルデータ等を記憶した第
２の記憶部と、半導体チップの内部セル領域の中間部に
低速マクロセルを配置するための少なくとも１つの低速
マクロセル配置領域を設定するとともに、高速マクロセ
ルを配置するための少なくとも２つの高速マクロセル配
置領域を内部セル領域の端部に設定するセル配置領域設
定部と、第２の記憶部に記憶された多数の外部端子を、
セル配置領域設定部により内部セル領域の端部に設定さ
れた各高速マクロセル配置領域のうち、最寄りの高速マ
クロセル配置領域に対応させる外部端子群設定部と、第
１の記憶部から各外部端子に接続される高速動作する論
理回路及びこの論理回路に接続される高速動作する論理
回路を検索する回路検索部と、回路検索部によって各外
部端子について検索された高速動作する論理回路に対応
する高速マクロセルを第２の記憶部から検索するマクロ
セル検索部と、マクロセル検索部により検索された高速
マクロセルを当該マクロセルに対応する外部端子に対し
て外部端子群設定部により設定された高速マクロセル配
置領域に配置するマクロセル配置部とを備えて構成し
た。
成された各外部端子と結線関係のあるマクロセルの配置
位置を決定するようにした半導体装置のセル配置装置に
おいて、半導体チップ上に構成される種々の論理回路デ
ータ及びネットデータ等で定義された論理データを記憶
した第１の記憶部と、半導体チップ上に形成された多数
の外部端子のデータ、低速動作する種々の論理回路に対
応する低速マクロセルデータ及び高速動作する種々の論
理回路に対応する高速マクロセルデータ等を記憶した第
２の記憶部と、半導体チップの内部セル領域の中間部に
低速マクロセルを配置するための少なくとも１つの低速
マクロセル配置領域を設定するとともに、高速マクロセ
ルを配置するための少なくとも２つの高速マクロセル配
置領域を内部セル領域の端部に設定するセル配置領域設
定部と、第２の記憶部に記憶された多数の外部端子を、
セル配置領域設定部により内部セル領域の端部に設定さ
れた各高速マクロセル配置領域のうち、最寄りの高速マ
クロセル配置領域に対応させる外部端子群設定部と、第
１の記憶部から各外部端子に接続される高速動作する論
理回路及びこの論理回路に接続される高速動作する論理
回路を検索する回路検索部と、回路検索部によって各外
部端子について検索された高速動作する論理回路に対応
する高速マクロセルを第２の記憶部から検索するマクロ
セル検索部と、マクロセル検索部により検索された高速
マクロセルを当該マクロセルに対応する外部端子に対し
て外部端子群設定部により設定された高速マクロセル配
置領域に配置するマクロセル配置部とを備えて構成し
た。
【０００９】
【作用】従って、第１，第２発明によれば、外部端子か
ら高速マクロセルまでの距離が短くなることによって配
線長が短くなり、配線長が短い分だけ配線容量、配線抵
抗が小さくなって信号伝搬スピードが向上され、高速マ
クロセルの特性が充分に発揮される。
ら高速マクロセルまでの距離が短くなることによって配
線長が短くなり、配線長が短い分だけ配線容量、配線抵
抗が小さくなって信号伝搬スピードが向上され、高速マ
クロセルの特性が充分に発揮される。
【００１０】
【実施例】以下、本発明を具体化した一実施例を図１〜
図５に従って説明する。図２は半導体装置としてのゲー
トアレイ２０を示し、半導体チップ２１の中央部には内
部セル領域２２が形成され、内部セル領域２２の中間部
はロースピードマクロセル配置領域２３（以下、ロース
ピードを単にＬという）となっており、内部セル領域２
２の両端部はハイスピード（以下、ハイスピードを単に
Ｈという）マクロセル配置領域２４，２５となってい
る。
図５に従って説明する。図２は半導体装置としてのゲー
トアレイ２０を示し、半導体チップ２１の中央部には内
部セル領域２２が形成され、内部セル領域２２の中間部
はロースピードマクロセル配置領域２３（以下、ロース
ピードを単にＬという）となっており、内部セル領域２
２の両端部はハイスピード（以下、ハイスピードを単に
Ｈという）マクロセル配置領域２４，２５となってい
る。
【００１１】Ｌマクロセル配置領域２３は低消費電力，
高密度な多数のベーシックセルからなり、同領域２３に
は動作速度がそれほど高くないローパワーセル（図示
略）を配置できる。Ｈマクロセル配置領域２４，２５は
Ｌマクロセル配置領域２３におけるベーシックセルより
も面積が大きく、かつ高速度，大容量である多数のベー
シックセルからなり、高速動作するＨマクロセルを配置
できる。
高密度な多数のベーシックセルからなり、同領域２３に
は動作速度がそれほど高くないローパワーセル（図示
略）を配置できる。Ｈマクロセル配置領域２４，２５は
Ｌマクロセル配置領域２３におけるベーシックセルより
も面積が大きく、かつ高速度，大容量である多数のベー
シックセルからなり、高速動作するＨマクロセルを配置
できる。
【００１２】半導体チップ２１の周縁部には多数の外部
端子２６が形成されている。各外部端子２６で取り扱わ
れる各信号は予め固定されている。そして、図１はＣＡ
Ｄ装置からなるセル配置装置１を示し、上記のように構
成された半導体チップ２１におけるセル配置を行う。セ
ル配置装置１は第１の記憶部としての論理データファイ
ル２、第２の記憶部としてのライブラリファイル３、回
路検索部４、マクロセル検索部５、セル配置領域設定部
６、外部端子群設定部７、マクロセル配置部８及びレイ
アウトデータファイル９で構成されている。
端子２６が形成されている。各外部端子２６で取り扱わ
れる各信号は予め固定されている。そして、図１はＣＡ
Ｄ装置からなるセル配置装置１を示し、上記のように構
成された半導体チップ２１におけるセル配置を行う。セ
ル配置装置１は第１の記憶部としての論理データファイ
ル２、第２の記憶部としてのライブラリファイル３、回
路検索部４、マクロセル検索部５、セル配置領域設定部
６、外部端子群設定部７、マクロセル配置部８及びレイ
アウトデータファイル９で構成されている。
【００１３】論理データファイル２には前記半導体チッ
プ２１上の多数の外部端子のうち回路設計に使用されて
いる外部端子のデータ、半導体チップ２１上に構成され
る低速動作する種々の論理回路及び高速動作する種々の
論理回路のデータ、及びネットデータ等で定義された論
理データが記憶されている。
プ２１上の多数の外部端子のうち回路設計に使用されて
いる外部端子のデータ、半導体チップ２１上に構成され
る低速動作する種々の論理回路及び高速動作する種々の
論理回路のデータ、及びネットデータ等で定義された論
理データが記憶されている。
【００１４】ライブラリファイル３には前記半導体チッ
プ２１のデータ、即ち、半導体チップ２１の大きさデー
タ、内部セル領域２２のデータ、Ｌマクロセル配置領域
２３及びＨマクロセル配置領域２４，２５の座標デー
タ、半導体チップ２１上に形成された多数の外部端子２
６の座標データ等が記憶されるとともに、論理データフ
ァイル２に記憶された種々の論理回路に対応するＬマク
ロセルデータ及びＨマクロセルデータ等が記憶されてい
る。
プ２１のデータ、即ち、半導体チップ２１の大きさデー
タ、内部セル領域２２のデータ、Ｌマクロセル配置領域
２３及びＨマクロセル配置領域２４，２５の座標デー
タ、半導体チップ２１上に形成された多数の外部端子２
６の座標データ等が記憶されるとともに、論理データフ
ァイル２に記憶された種々の論理回路に対応するＬマク
ロセルデータ及びＨマクロセルデータ等が記憶されてい
る。
【００１５】セル配置領域設定部６はライブラリファイ
ル３から半導体チップ２１の大きさデータと、内部セル
領域２２のデータと、Ｌマクロセル配置領域２３及びＨ
マクロセル配置領域２４，２５の座標データとを入力し
て展開し、図２に示すように内部セル領域２２の中間部
にＬマクロセル配置領域２３を設定するとともに、Ｌマ
クロセル配置領域２３を挟むように内部セル領域２２の
両端部にＨマクロセル配置領域２４，２５を設定するよ
うになっている。
ル３から半導体チップ２１の大きさデータと、内部セル
領域２２のデータと、Ｌマクロセル配置領域２３及びＨ
マクロセル配置領域２４，２５の座標データとを入力し
て展開し、図２に示すように内部セル領域２２の中間部
にＬマクロセル配置領域２３を設定するとともに、Ｌマ
クロセル配置領域２３を挟むように内部セル領域２２の
両端部にＨマクロセル配置領域２４，２５を設定するよ
うになっている。
【００１６】外部端子群設定部７はライブラリファイル
３から各外部端子２６の座標データを入力し、図２に示
すように各外部端子２６をＨマクロセル配置領域２４，
２５のうち、最寄りのＨマクロセル配置領域２４，２５
に対応させて外部端子群２７，２８を設定し、この外部
端子群２７，２８のデータをマクロセル配置部８に出力
する。尚、本実施例では半導体チップ２１の左半分の領
域に位置する外部端子２６をＨマクロセル配置領域２４
に対応する外部端子群２７とし、右半分の領域に位置す
る外部端子２６をＨマクロセル配置領域２５に対応する
外部端子群２８として設定するようになっている。
３から各外部端子２６の座標データを入力し、図２に示
すように各外部端子２６をＨマクロセル配置領域２４，
２５のうち、最寄りのＨマクロセル配置領域２４，２５
に対応させて外部端子群２７，２８を設定し、この外部
端子群２７，２８のデータをマクロセル配置部８に出力
する。尚、本実施例では半導体チップ２１の左半分の領
域に位置する外部端子２６をＨマクロセル配置領域２４
に対応する外部端子群２７とし、右半分の領域に位置す
る外部端子２６をＨマクロセル配置領域２５に対応する
外部端子群２８として設定するようになっている。
【００１７】回路検索部４は論理データファイル２のデ
ータを入力し、回路設計に使用されている各外部端子デ
ータとネットデータとに基づいて各外部端子に接続され
る高速動作する論理回路及び同論理回路に接続される高
速動作する論理回路のデータを順次検索し、その検索結
果をマクロセル検索部５に出力する。
ータを入力し、回路設計に使用されている各外部端子デ
ータとネットデータとに基づいて各外部端子に接続され
る高速動作する論理回路及び同論理回路に接続される高
速動作する論理回路のデータを順次検索し、その検索結
果をマクロセル検索部５に出力する。
【００１８】マクロセル検索部５は回路検索部４によっ
て検索された論理回路に対応するＨマクロセルデータを
ライブラリファイル３から順次検索し、その検索したＨ
マクロセルデータを対応する外部端子データと共にマク
ロセル配置部８に出力する。
て検索された論理回路に対応するＨマクロセルデータを
ライブラリファイル３から順次検索し、その検索したＨ
マクロセルデータを対応する外部端子データと共にマク
ロセル配置部８に出力する。
【００１９】そして、マクロセル配置部８はマクロセル
検索部５により検索されたＨマクロセルと対応する外部
端子が前記外部端子群設定部７から入力される外部端子
群２７，２８のいずれに含まれるかを判定し、図３に示
すようにその外部端子が含まれる外部端子群２７又は２
８に対応するＨマクロセル配置領域２４又は２５にＨマ
クロセルを配置し、その結果をレイアウトデータファイ
ル９に順次記憶させる。
検索部５により検索されたＨマクロセルと対応する外部
端子が前記外部端子群設定部７から入力される外部端子
群２７，２８のいずれに含まれるかを判定し、図３に示
すようにその外部端子が含まれる外部端子群２７又は２
８に対応するＨマクロセル配置領域２４又は２５にＨマ
クロセルを配置し、その結果をレイアウトデータファイ
ル９に順次記憶させる。
【００２０】図４はマクロセル配置部８が実行する処理
の詳細を示し、この処理は論理データファイル２の回路
設計に使用されている全ての外部端子について実行され
る。まず、ステップ１１で外部端子群からつながる１段
目のＨマクロセルを対応するＨマクロセル配置領域に割
り付け、ステップ１２で次段のＨマクロセルがあるか否
かを判定する。次段のＨマクロセルがあると判定する
と、ステップ１３に進んでそのＨマクロセルを前記ステ
ップ１１で割り付けた前段Ｈマクロセルと同じＨマクロ
セル配置領域に割り付ける。
の詳細を示し、この処理は論理データファイル２の回路
設計に使用されている全ての外部端子について実行され
る。まず、ステップ１１で外部端子群からつながる１段
目のＨマクロセルを対応するＨマクロセル配置領域に割
り付け、ステップ１２で次段のＨマクロセルがあるか否
かを判定する。次段のＨマクロセルがあると判定する
と、ステップ１３に進んでそのＨマクロセルを前記ステ
ップ１１で割り付けた前段Ｈマクロセルと同じＨマクロ
セル配置領域に割り付ける。
【００２１】次のステップ１４で当該Ｈマクロセル配置
領域がいっぱいになったか否かを判定し、いっぱいでな
い場合には前記ステップ１２に戻り、ステップ１２〜１
４の処理を繰り返し実行する。
領域がいっぱいになったか否かを判定し、いっぱいでな
い場合には前記ステップ１２に戻り、ステップ１２〜１
４の処理を繰り返し実行する。
【００２２】そして、ステップ１４で当該Ｈマクロセル
配置領域がいっぱいになったと判定するか、又はステッ
プ１２で次段のＨマクロセルがないと判定すると、ステ
ップ１５に進んで他のセルの配置位置決定、例えばＨマ
クロセルにつながるＬマクロセルのＬマクロセル配置領
域２３への配置位置決定処理を行う。
配置領域がいっぱいになったと判定するか、又はステッ
プ１２で次段のＨマクロセルがないと判定すると、ステ
ップ１５に進んで他のセルの配置位置決定、例えばＨマ
クロセルにつながるＬマクロセルのＬマクロセル配置領
域２３への配置位置決定処理を行う。
【００２３】従って、例えば、図３に示すように、外部
端子群２７に含まれる各外部端子２６ｂに対して近い方
のＨマクロセル配置領域２４にハイスピードマクロセル
ＬＨが配置され、外部端子群２８に含まれる各外部端子
２６ａに対して近い方のＨマクロセル配置領域２５にＨ
マクロセルＲＨが配置される。このため、各外部端子２
６ａから信号が伝搬される各ＨマクロセルＲＨまでの配
線長、及び外部端子２６ｂから信号が伝搬される各Ｈマ
クロセルＬＨまでの配線長を短くでき、従来と比較して
配線長が短い分だけ配線容量、配線抵抗を小さくして信
号伝搬スピードを向上できる。これにより、各Ｈマクロ
セルＲＨ，ＬＨの特性を充分に発揮させることができ
る。
端子群２７に含まれる各外部端子２６ｂに対して近い方
のＨマクロセル配置領域２４にハイスピードマクロセル
ＬＨが配置され、外部端子群２８に含まれる各外部端子
２６ａに対して近い方のＨマクロセル配置領域２５にＨ
マクロセルＲＨが配置される。このため、各外部端子２
６ａから信号が伝搬される各ＨマクロセルＲＨまでの配
線長、及び外部端子２６ｂから信号が伝搬される各Ｈマ
クロセルＬＨまでの配線長を短くでき、従来と比較して
配線長が短い分だけ配線容量、配線抵抗を小さくして信
号伝搬スピードを向上できる。これにより、各Ｈマクロ
セルＲＨ，ＬＨの特性を充分に発揮させることができ
る。
【００２４】尚、半導体チップ２１の内部セル領域２２
に対するＬマクロセル配置領域及びＨマクロセル配置領
域の設定は上記実施例に限定されるものではなく、図５
に示すように設定してもよい。即ち、図５（ａ）に示す
ように、内部セル領域２２に３つのＨマクロセル配置領
域３３，３４，３５と、２つのＬマクロセル配置領域３
１，３２とを交互に設定するようにしたり、図５（ｂ）
に示すように、内部セル領域２２の中央部にＬマクロセ
ル配置領域３６を設定し、同Ｌマクロセル配置領域３６
を囲むように４つのＨマクロセル配置領域３７〜４０を
設定するようにしてもよい。
に対するＬマクロセル配置領域及びＨマクロセル配置領
域の設定は上記実施例に限定されるものではなく、図５
に示すように設定してもよい。即ち、図５（ａ）に示す
ように、内部セル領域２２に３つのＨマクロセル配置領
域３３，３４，３５と、２つのＬマクロセル配置領域３
１，３２とを交互に設定するようにしたり、図５（ｂ）
に示すように、内部セル領域２２の中央部にＬマクロセ
ル配置領域３６を設定し、同Ｌマクロセル配置領域３６
を囲むように４つのＨマクロセル配置領域３７〜４０を
設定するようにしてもよい。
【００２５】
【発明の効果】以上詳述したように第１及び第２発明に
よれば、内部セル領域の端部に形成した複数の高速マク
ロセル配置領域に対応する外部端子群を設定し、各外部
端子に接続される高速マクロセルは当該外部端子に対応
する高速マクロセル配置領域に配置することにより、高
速マクロセルに対する配線長を短くでき信号伝搬スピー
ドの向上を図り高速マクロセルの特性を充分に発揮でき
る優れた効果がある。
よれば、内部セル領域の端部に形成した複数の高速マク
ロセル配置領域に対応する外部端子群を設定し、各外部
端子に接続される高速マクロセルは当該外部端子に対応
する高速マクロセル配置領域に配置することにより、高
速マクロセルに対する配線長を短くでき信号伝搬スピー
ドの向上を図り高速マクロセルの特性を充分に発揮でき
る優れた効果がある。
【図１】一実施例におけるセル配置装置の構成を示すブ
ロック図である。
ロック図である。
【図２】半導体チップに対してセル配置領域の設定処理
及び外部端子群の設定処理を施した状態を示す図であ
る。
及び外部端子群の設定処理を施した状態を示す図であ
る。
【図３】半導体チップに対してセル配置処理を施した状
態を示す図である。
態を示す図である。
【図４】マクロセル配置部の作用を示すフローチャート
である。
である。
【図５】（ａ），（ｂ）はそれぞれ内部セル領域に対す
るロースピードマクロセル配置領域及びハイスピードマ
クロセル配置領域の別の設定例を示す図である。
るロースピードマクロセル配置領域及びハイスピードマ
クロセル配置領域の別の設定例を示す図である。
【図６】従来のｍｉｎ−ｃｕｔ法によるセル配置処理を
示す図である。
示す図である。
１ セル配置装置 ２ 第１の記憶部としての論理データファイル ３ 第２の記憶部としてのライブラリファイル ４ 回路検索部 ５ マクロセル検索部 ６ セル配置領域設定部 ７ 外部端子群設定部 ８ マクロセル配置部 ９ レイアウトデータファイル ２１ 半導体チップ ２２ 内部セル領域 ２３ 低速マクロセル配置領域としてのロースピードマ
クロセル配置領域 ２４，２５ 高速マクロセル配置領域としてのハイスピ
ードマクロセル配置領域 ２６，２６ａ，２６ｂ 外部端子 ＬＨ，ＲＨ 高速マクロセルとしてのハイスピードマク
ロセル
クロセル配置領域 ２４，２５ 高速マクロセル配置領域としてのハイスピ
ードマクロセル配置領域 ２６，２６ａ，２６ｂ 外部端子 ＬＨ，ＲＨ 高速マクロセルとしてのハイスピードマク
ロセル
Claims (2)
- 【請求項１】 半導体チップ上に多数形成された各外部
端子と結線関係のあるマクロセルの配置位置を決定する
ようにした半導体装置のセル配置方法において、 低速動作する種々の低速マクロセルと高速動作する種々
の高速マクロセルとを定義するとともに、 半導体チップの内部セル領域の中間部に低速マクロセル
を配置するための少なくとも１つの低速マクロセル配置
領域を設定するとともに、高速マクロセルを配置するた
めの少なくとも２つの高速マクロセル配置領域を内部セ
ル領域の端部に設定し、 半導体チップ上に形成された多数の外部端子を、内部セ
ル領域の端部に設定した各高速マクロセル配置領域のう
ち、最寄りの高速マクロセル配置領域に対応させ、 各外部端子に接続される高速マクロセル及びこの高速マ
クロセルに接続される高速マクロセルを当該外部端子に
対応する高速マクロセル配置領域に配置するようにした
ことを特徴とする半導体装置のセル配置方法。 - 【請求項２】 半導体チップ上に多数形成された各外部
端子と結線関係のあるマクロセルの配置位置を決定する
ようにした半導体装置のセル配置装置において、 半導体チップ上に構成される種々の論理回路データ及び
ネットデータ等で定義された論理データを記憶した第１
の記憶部（２）と、 半導体チップ上に形成された多数の外部端子のデータ、
低速動作する種々の論理回路に対応する低速マクロセル
データ及び高速動作する種々の論理回路に対応する高速
マクロセルデータ等を記憶した第２の記憶部（３）と、 半導体チップの内部セル領域の中間部に低速マクロセル
を配置するための少なくとも１つの低速マクロセル配置
領域を設定するとともに、高速マクロセルを配置するた
めの少なくとも２つの高速マクロセル配置領域を内部セ
ル領域の端部に設定するセル配置領域設定部（６）と、 第２の記憶部（３）に記憶された多数の外部端子を、セ
ル配置領域設定部（６）により内部セル領域の端部に設
定された各高速マクロセル配置領域のうち、最寄りの高
速マクロセル配置領域に対応させる外部端子群設定部
（７）と、 第１の記憶部（２）から各外部端子に接続される高速動
作する論理回路及びこの論理回路に接続される高速動作
する論理回路を検索する回路検索部（４）と、 回路検索部（４）によって各外部端子について検索され
た高速動作する論理回路に対応する高速マクロセルを第
２の記憶部（３）から検索するマクロセル検索部（５）
と、 マクロセル検索部（５）により検索された高速マクロセ
ルを当該マクロセルに対応する外部端子に対して外部端
子群設定部（７）により設定された高速マクロセル配置
領域に配置するマクロセル配置部（８）とを備えること
を特徴とするセル配置装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20180091A JPH0548004A (ja) | 1991-08-12 | 1991-08-12 | 半導体装置のセル配置方法及びセル配置装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20180091A JPH0548004A (ja) | 1991-08-12 | 1991-08-12 | 半導体装置のセル配置方法及びセル配置装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548004A true JPH0548004A (ja) | 1993-02-26 |
Family
ID=16447141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20180091A Withdrawn JPH0548004A (ja) | 1991-08-12 | 1991-08-12 | 半導体装置のセル配置方法及びセル配置装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548004A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004017313A1 (de) * | 2004-04-06 | 2005-07-28 | Infineon Technologies Ag | Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte |
-
1991
- 1991-08-12 JP JP20180091A patent/JPH0548004A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004017313A1 (de) * | 2004-04-06 | 2005-07-28 | Infineon Technologies Ag | Halbleiterbauteil mit oberflächenmontierbaren Aussenkontakten und Verfahren zum Anordnen derartiger Aussenkontakte |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |