JPH06324895A - パリティエラーモニタ回路 - Google Patents
パリティエラーモニタ回路Info
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- JPH06324895A JPH06324895A JP5133941A JP13394193A JPH06324895A JP H06324895 A JPH06324895 A JP H06324895A JP 5133941 A JP5133941 A JP 5133941A JP 13394193 A JP13394193 A JP 13394193A JP H06324895 A JPH06324895 A JP H06324895A
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- Japan
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- clock
- parity
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- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 １フレーム毎にパリティエラーの有無を監視
するパリティエラーモニタ回路において、監視用のＦＦ
のセットとリセットとの競合が生ずるのを避けるため
に、データの半クロックを用いているが、クロック速度
が速いとフレームの最初と最後のエラーが正しく検出で
きなくなることを防ぐ。 【構成】 パリティ判定回路１１の判定出力ｃをシリア
ルパラレル変換回路１２にて２ビットずつ２クロック幅
に亘ってパラレル化してパリティエラー監視回路１５の
ＦＦ４のセット入力ｉとする。判定出力を２クロック幅
に引延ばしたので、ＦＦ４のセット，リセットの競合を
防ぐマスク信号ｈをフレームパルスの前後１クロック幅
とすることができ、半クロック幅ではなくなるので、ク
ロック速度が大となっても、フレームの最初と最後のエ
ラーが正しく検出できる。
するパリティエラーモニタ回路において、監視用のＦＦ
のセットとリセットとの競合が生ずるのを避けるため
に、データの半クロックを用いているが、クロック速度
が速いとフレームの最初と最後のエラーが正しく検出で
きなくなることを防ぐ。 【構成】 パリティ判定回路１１の判定出力ｃをシリア
ルパラレル変換回路１２にて２ビットずつ２クロック幅
に亘ってパラレル化してパリティエラー監視回路１５の
ＦＦ４のセット入力ｉとする。判定出力を２クロック幅
に引延ばしたので、ＦＦ４のセット，リセットの競合を
防ぐマスク信号ｈをフレームパルスの前後１クロック幅
とすることができ、半クロック幅ではなくなるので、ク
ロック速度が大となっても、フレームの最初と最後のエ
ラーが正しく検出できる。
Description
【０００１】
【産業上の利用分野】本発明はパリティエラーモニタ回
路に関し、特にデータ通信における伝送路の誤り監視
を、パリティエラーの有無を１フレーム単位で監視する
パリティエラーモニタ回路に関する。
路に関し、特にデータ通信における伝送路の誤り監視
を、パリティエラーの有無を１フレーム単位で監視する
パリティエラーモニタ回路に関する。
【０００２】
【従来の技術】図３にこの種のパリティエラーモニタ回
路の従来例を示す。パリティ判定回路１１は伝送路デー
タのパリティチェックを行うものである。この伝送路デ
ータはフレーム化されたデータであって、各フレームは
複数組（１〜ｎ）の並列データからなり、各並列データ
毎に１つのパリティビットが付加されている。そして、
１フレーム内のｎ組の並列データはクロックａ（図４
（ａ）参照）に同期して伝送される（図４（ｃ）参
照）。
路の従来例を示す。パリティ判定回路１１は伝送路デー
タのパリティチェックを行うものである。この伝送路デ
ータはフレーム化されたデータであって、各フレームは
複数組（１〜ｎ）の並列データからなり、各並列データ
毎に１つのパリティビットが付加されている。そして、
１フレーム内のｎ組の並列データはクロックａ（図４
（ａ）参照）に同期して伝送される（図４（ｃ）参
照）。
【０００３】このパリティ判定回路２を構成する判定部
ＰＧ１は、クロックａに同期して各組の並列データをデ
ータ入力Ｄ０〜Ｄ８（８ビットとしている）に取込むと
同時にパリティビットをパリティ入力Ｐに取込んでパリ
ティチェックを行い、エラーの有無を判定する。エラー
が有ればそのＱ出力ｃに“０”が生成され、無ければ
“１”が生成されるものとする。
ＰＧ１は、クロックａに同期して各組の並列データをデ
ータ入力Ｄ０〜Ｄ８（８ビットとしている）に取込むと
同時にパリティビットをパリティ入力Ｐに取込んでパリ
ティチェックを行い、エラーの有無を判定する。エラー
が有ればそのＱ出力ｃに“０”が生成され、無ければ
“１”が生成されるものとする。
【０００４】この判定結果ｃは、クロックａで動作する
ＦＦ（フリップフロップ）１に取込まれて１クロック遅
れてそのＱ出力ｄより導出され、マスク回路１４を介し
てパリティエラー監視回路１５へ供給される。
ＦＦ（フリップフロップ）１に取込まれて１クロック遅
れてそのＱ出力ｄより導出され、マスク回路１４を介し
てパリティエラー監視回路１５へ供給される。
【０００５】このパリティ監視回路１５では、セットタ
イプのＦＦ４のセット入力に、マスク回路１４を経たパ
リティ判定結果ｇが印加されており、そのデータ入力Ｄ
には“０”が固定的に印加されている。そして、そのＱ
出力ｈはＦＦ５のデータ入力となり、そのＱ出力ｉから
１フレーム分のパリティ判定結果がモニタされるように
なっている。
イプのＦＦ４のセット入力に、マスク回路１４を経たパ
リティ判定結果ｇが印加されており、そのデータ入力Ｄ
には“０”が固定的に印加されている。そして、そのＱ
出力ｈはＦＦ５のデータ入力となり、そのＱ出力ｉから
１フレーム分のパリティ判定結果がモニタされるように
なっている。
【０００６】タイミング回路１３はパリティエラー監視
回路１５の各ＦＦ４，５の動作タイミングクロックｆを
生成すると共に、マスク回路１４のマスク信号ｅをも生
成するものである。
回路１５の各ＦＦ４，５の動作タイミングクロックｆを
生成すると共に、マスク回路１４のマスク信号ｅをも生
成するものである。
【０００７】ＦＦ４，５の動作タイミングクロックｆは
ＦＦ１１により生成されており、このＦＦ１１のデータ
入力Ｄにはフレームパルスｂが、クロック入力にはクロ
ックａが夫々印加され、そのＱ出力からＦＦ４，５の動
作タイミングクロックｆが得られる。従って、この動作
タイミングクロックｆはフレームパルスｂをクロックａ
によりリタイミングしたものとなっている。
ＦＦ１１により生成されており、このＦＦ１１のデータ
入力Ｄにはフレームパルスｂが、クロック入力にはクロ
ックａが夫々印加され、そのＱ出力からＦＦ４，５の動
作タイミングクロックｆが得られる。従って、この動作
タイミングクロックｆはフレームパルスｂをクロックａ
によりリタイミングしたものとなっている。
【０００８】マスク信号ｅは、ＦＦ１２，ＦＦ１３，イ
ンバータＩ１，アンドゲートＡＮＤ１からなるマスク信
号発生部により生成されており、先のリタイミングされ
たフレームパルス（ＦＦ４，５の動作タイミングクロッ
クｆ）の前後半周期の間（すなわち、フレームパルスの
立上りをはさんで丁度クロックａの１周期の間）マスク
信号ｅが発生され、マスク回路１４のマスク用オアゲー
トＯＲ１へ供給されるようになっている。
ンバータＩ１，アンドゲートＡＮＤ１からなるマスク信
号発生部により生成されており、先のリタイミングされ
たフレームパルス（ＦＦ４，５の動作タイミングクロッ
クｆ）の前後半周期の間（すなわち、フレームパルスの
立上りをはさんで丁度クロックａの１周期の間）マスク
信号ｅが発生され、マスク回路１４のマスク用オアゲー
トＯＲ１へ供給されるようになっている。
【０００９】図４（ａ）〜（ｉ）は図３の各部信号ａ〜
ｉの波形を夫々対応して示したタイムチャートである。
通常パリティ判定にエラーがない場合には、パリティ判
定回路１２から“１”がクロックａに同期して出力さ
れ、ＦＦ１及びマスク回路１４を介してパリティエラー
監視回路１５のＦＦ４のセット入力ｓへ供給されるが、
ＦＦ４はセット入力ｓが“１”の場合は出力Ｑはリセッ
ト状態の“０”のままで変化しない。
ｉの波形を夫々対応して示したタイムチャートである。
通常パリティ判定にエラーがない場合には、パリティ判
定回路１２から“１”がクロックａに同期して出力さ
れ、ＦＦ１及びマスク回路１４を介してパリティエラー
監視回路１５のＦＦ４のセット入力ｓへ供給されるが、
ＦＦ４はセット入力ｓが“１”の場合は出力Ｑはリセッ
ト状態の“０”のままで変化しない。
【００１０】しかし、パリティ判定にエラーがあれば、
パリティ判定回路１１からの出力ｃは“０”になる。従
って、ＦＦ４のセット入力ｓに“０”が印加されて、そ
のＱ出力ｈは“１”に変化する。すなわち、パリティエ
ラーが取込まれたことになる。
パリティ判定回路１１からの出力ｃは“０”になる。従
って、ＦＦ４のセット入力ｓに“０”が印加されて、そ
のＱ出力ｈは“１”に変化する。すなわち、パリティエ
ラーが取込まれたことになる。
【００１１】次に続くフレームパルスｂの立上りタイミ
ングに同期してＦＦ５にＦＦ４のＱ出力である“１”が
セットされてこの１フレーム間ホールドされモニタ出力
ｉとなる。それと同時に、ＦＦ４はデータ入力Ｄの
“０”を取込んで次のフレームのエラー取込みのために
リセットされることになる。
ングに同期してＦＦ５にＦＦ４のＱ出力である“１”が
セットされてこの１フレーム間ホールドされモニタ出力
ｉとなる。それと同時に、ＦＦ４はデータ入力Ｄの
“０”を取込んで次のフレームのエラー取込みのために
リセットされることになる。
【００１２】ここで、フレーム最終のデータ組（ｎ）に
エラーがあると、ＦＦ４のクロック入力（ｆのタイミン
グ）とセット入力（ｇのタイミング）とが競合すること
になる。また、フレーム先頭のデータ組（１）にエラー
があると、同じくＦＦ４のクロック入力とセット入力と
が競合する。
エラーがあると、ＦＦ４のクロック入力（ｆのタイミン
グ）とセット入力（ｇのタイミング）とが競合すること
になる。また、フレーム先頭のデータ組（１）にエラー
があると、同じくＦＦ４のクロック入力とセット入力と
が競合する。
【００１３】これ等競合を避けるために、マスク回路１
４へマスク信号ｅを送出し、オアゲートＯＲ１において
ＦＦ４へのセット入力（ｇ）をフレームパルスの立上り
をはさんだ１周期（クロックａの１周期）の間マスクし
ているのである。すなわち、フレーム最終データ組にエ
ラーがあるときは、ＦＦ４のセット入力に“０”がクロ
ック半周期の間入力され、ＦＦ４のＱ出力が変化して後
半周期後にフレームパルスｆがＦＦ４のクロック入力に
印加されるようになっている。これにより、ＦＦ４のセ
ットアップタイムとホールドタイムとを確保するように
しているのである。
４へマスク信号ｅを送出し、オアゲートＯＲ１において
ＦＦ４へのセット入力（ｇ）をフレームパルスの立上り
をはさんだ１周期（クロックａの１周期）の間マスクし
ているのである。すなわち、フレーム最終データ組にエ
ラーがあるときは、ＦＦ４のセット入力に“０”がクロ
ック半周期の間入力され、ＦＦ４のＱ出力が変化して後
半周期後にフレームパルスｆがＦＦ４のクロック入力に
印加されるようになっている。これにより、ＦＦ４のセ
ットアップタイムとホールドタイムとを確保するように
しているのである。
【００１４】
【発明が解決しようとする課題】この様な図３に示した
従来の回路では、マスク信号ｅをフレームパルスｆの立
上り前後半周期の期間発生させるために、インバータＩ
１によりクロックａの反転クロックを用いてＦＦ１２，
ＦＦ１３を動作させており、特にＦＦ１２のデータ入力
とクロック入力との位相差はクロック半周期しかなく、
またＦＦ４のマスク時のセット入力とクロック入力との
位相差がこれまた半周期の余裕しかない。
従来の回路では、マスク信号ｅをフレームパルスｆの立
上り前後半周期の期間発生させるために、インバータＩ
１によりクロックａの反転クロックを用いてＦＦ１２，
ＦＦ１３を動作させており、特にＦＦ１２のデータ入力
とクロック入力との位相差はクロック半周期しかなく、
またＦＦ４のマスク時のセット入力とクロック入力との
位相差がこれまた半周期の余裕しかない。
【００１５】この様に、これ等の回路にクロック半周期
の処理動作を行わせるようになっているので、回路素子
にクロック速度の２倍の動作性能が要求され、クロック
が高速であれば、前述したセットアップタイムやホール
ドタイムが充分でなくなり、高速化に対応できないとい
う問題がある。
の処理動作を行わせるようになっているので、回路素子
にクロック速度の２倍の動作性能が要求され、クロック
が高速であれば、前述したセットアップタイムやホール
ドタイムが充分でなくなり、高速化に対応できないとい
う問題がある。
【００１６】本発明の目的は高速動作に充分耐え得るよ
うにしたパリティエラーモニタ回路を提供することであ
る。
うにしたパリティエラーモニタ回路を提供することであ
る。
【００１７】
【課題を解決するための手段】本発明によれば、フレー
ム化されたデータのクロック毎のパリティを判定するパ
リティ判定手段と、この判定結果がエラーを示したとき
これを取込んで１フレームの間ホールドするホールド手
段と、このホールド手段を次のフレームの判定結果の取
込みのためにリセットするリセット手段とを含むパリテ
ィエラーモニタ回路であって、クロック毎に直列出力さ
れるパリティ判定結果を並列変換する並列変換手段と、
この並列変換された判定結果の内少なくとも１つがエラ
ーを示したとき前記ホールド手段へこれを伝達する手段
とを含むことを特徴とするパリティエラーモニタ回路が
得られる。
ム化されたデータのクロック毎のパリティを判定するパ
リティ判定手段と、この判定結果がエラーを示したとき
これを取込んで１フレームの間ホールドするホールド手
段と、このホールド手段を次のフレームの判定結果の取
込みのためにリセットするリセット手段とを含むパリテ
ィエラーモニタ回路であって、クロック毎に直列出力さ
れるパリティ判定結果を並列変換する並列変換手段と、
この並列変換された判定結果の内少なくとも１つがエラ
ーを示したとき前記ホールド手段へこれを伝達する手段
とを含むことを特徴とするパリティエラーモニタ回路が
得られる。
【００１８】
【実施例】以下、本発明の実施例につき図面を用いて説
明する。
明する。
【００１９】図１は本発明の実施例を示す回路図であ
り、図３と同等部分は同一符号により示している。ま
た、図２（ａ）〜（ｌ）は図１の回路の各部信号ａ〜ｌ
の波形を夫々対応して示した動作タイミングチャートで
ある。
り、図３と同等部分は同一符号により示している。ま
た、図２（ａ）〜（ｌ）は図１の回路の各部信号ａ〜ｌ
の波形を夫々対応して示した動作タイミングチャートで
ある。
【００２０】パリティ判定回路１１及びマスク回路１
４，更にはパリティエラー監視回路１５の構成は図３の
各回路と夫々同一であってその説明は省略する。
４，更にはパリティエラー監視回路１５の構成は図３の
各回路と夫々同一であってその説明は省略する。
【００２１】本例では、シリアルパラレル変換回路１２
を付加しており、これにより、パリティ判定回路１１か
らの判定出力ｃを２クロック幅のパラレル信号に変換す
るようになっている。そのために、判定出力ｃをデータ
入力としクロックａにてこれを取込むＦＦ１と、このＱ
出力をデータ入力としクロックａの１／２分周出力ｄ
（ＦＦ６）によりこれを取込むＦＦ２と、判定出力ｃを
データ入力としクロックａの１／２分周出力ｄによりこ
れを取込むＦＦ３とを有する。
を付加しており、これにより、パリティ判定回路１１か
らの判定出力ｃを２クロック幅のパラレル信号に変換す
るようになっている。そのために、判定出力ｃをデータ
入力としクロックａにてこれを取込むＦＦ１と、このＱ
出力をデータ入力としクロックａの１／２分周出力ｄ
（ＦＦ６）によりこれを取込むＦＦ２と、判定出力ｃを
データ入力としクロックａの１／２分周出力ｄによりこ
れを取込むＦＦ３とを有する。
【００２２】そして、これらＦＦ２，ＦＦ３の各Ｑ出力
ｅ，ｆをパラレル入力とするアンドゲートＡＮＤ１を設
け、このＡＮＤ１の出力ｇをマスク回路１４を介してパ
リティエラー監視回路１５へ供給するようになってい
る。
ｅ，ｆをパラレル入力とするアンドゲートＡＮＤ１を設
け、このＡＮＤ１の出力ｇをマスク回路１４を介してパ
リティエラー監視回路１５へ供給するようになってい
る。
【００２３】タイミング発生回路１３は先のクロックａ
を１／２分周する分周用ＦＦ６の他に、マスク信号ｈを
生成するためのＦＦ７〜ＦＦ８及びアンドゲートＡＮＤ
２とを有しており、ＡＮＤ２の出力からマスク信号ｈが
生成され、ＦＦ７のＱ出力ｊがＦＦ４，５の動作タイミ
ングクロックとして用いられている。
を１／２分周する分周用ＦＦ６の他に、マスク信号ｈを
生成するためのＦＦ７〜ＦＦ８及びアンドゲートＡＮＤ
２とを有しており、ＡＮＤ２の出力からマスク信号ｈが
生成され、ＦＦ７のＱ出力ｊがＦＦ４，５の動作タイミ
ングクロックとして用いられている。
【００２４】かかる構成において、パリティ判定回路１
１からの出力ｃは、エラーが有れば“０”，無ければ
“１”となるものとする。このパリティ判定結果はＦＦ
１で１クロック遅延され、次に続くパリティ判定結果と
同時にＦＦ２及びＦＦ３へ供給され、分周用ＦＦ６によ
る１／２分周クロックｄの立上りでラッチされる。これ
により、フレーム開始から数えて奇数番目のデータ組の
パリティ判定結果ｅと偶数番目のデータ組のパリティ判
定結果ｆとがパラレルとなってＡＮＤ１へ入力される。
１からの出力ｃは、エラーが有れば“０”，無ければ
“１”となるものとする。このパリティ判定結果はＦＦ
１で１クロック遅延され、次に続くパリティ判定結果と
同時にＦＦ２及びＦＦ３へ供給され、分周用ＦＦ６によ
る１／２分周クロックｄの立上りでラッチされる。これ
により、フレーム開始から数えて奇数番目のデータ組の
パリティ判定結果ｅと偶数番目のデータ組のパリティ判
定結果ｆとがパラレルとなってＡＮＤ１へ入力される。
【００２５】このとき、共にエラーがなければＦＦ２，
ＦＦ３の出力ｅ，ｆは“１”で、ＡＮＤ１の出力は
“１”となり、ＦＦ４のセット入力に変化はなく、よっ
てＦＦ４のＱ出力ｋはリセット状態の“０”のままであ
る。１フレームの監視区間でＦＦ４のＱ出力ｋが“０”
のままであれば、ＦＦ５からのモニタ出力ｌはエラー無
しと判定される。
ＦＦ３の出力ｅ，ｆは“１”で、ＡＮＤ１の出力は
“１”となり、ＦＦ４のセット入力に変化はなく、よっ
てＦＦ４のＱ出力ｋはリセット状態の“０”のままであ
る。１フレームの監視区間でＦＦ４のＱ出力ｋが“０”
のままであれば、ＦＦ５からのモニタ出力ｌはエラー無
しと判定される。
【００２６】いま、奇，偶ビットｅ，ｆの少なくとも１
つにエラーが有って“０”となれば、ＡＮＤ１の出力ｇ
は“０”となる。よってＦＦ４のセット入力ｉが変化す
るので、そのＱ出力ｋは“１”に変化し、これがＦＦ
８，ＦＦ７により２周期遅れたフレームパルス（動作タ
イミングクロック）ｊにて取込まれ次の１フレーム間ホ
ールドされてモニタ出力ｌとなっている。同時に、ＦＦ
４はこのフレームパルスｊの立上りでリセットされて
“０”となり次フレームのパリティチェック結果ｉの取
込み可能状態となる。
つにエラーが有って“０”となれば、ＡＮＤ１の出力ｇ
は“０”となる。よってＦＦ４のセット入力ｉが変化す
るので、そのＱ出力ｋは“１”に変化し、これがＦＦ
８，ＦＦ７により２周期遅れたフレームパルス（動作タ
イミングクロック）ｊにて取込まれ次の１フレーム間ホ
ールドされてモニタ出力ｌとなっている。同時に、ＦＦ
４はこのフレームパルスｊの立上りでリセットされて
“０”となり次フレームのパリティチェック結果ｉの取
込み可能状態となる。
【００２７】ここで、ＦＦ４のフレームパルスｊとセッ
ト入力ｉとの競合を防ぐためにマスク回路１４が設けら
れていることは従来と同じである。このマスク回路１４
は、ＦＦ４のクロックとして入力されるフレームパルス
ｊに対して前後１クロック周期の幅の論理“１”のマス
ク信号ｈにてマスクを行う。このマスク信号ｈはフレー
ムパルスｂのＦＦ８による１クロック周期遅れたもの
と、ＦＦ９によるる３クロック周期遅れのものとをアン
ドゲートＡＮＤ２へ入力して生成している。
ト入力ｉとの競合を防ぐためにマスク回路１４が設けら
れていることは従来と同じである。このマスク回路１４
は、ＦＦ４のクロックとして入力されるフレームパルス
ｊに対して前後１クロック周期の幅の論理“１”のマス
ク信号ｈにてマスクを行う。このマスク信号ｈはフレー
ムパルスｂのＦＦ８による１クロック周期遅れたもの
と、ＦＦ９によるる３クロック周期遅れのものとをアン
ドゲートＡＮＤ２へ入力して生成している。
【００２８】こうすることにより、パリティチェック結
果が２クロック周期内に２ビット（フレーム内の奇数及
び偶数番目の２つのデータ組のチェックビット）がパラ
レルに変換されて、ＦＦ４のセット入力ｉとなるので、
フレームパルスの立上り前後においては、半クロックを
用いなくても１クロック分の周期で充分にエラー監視が
可能となるのである。
果が２クロック周期内に２ビット（フレーム内の奇数及
び偶数番目の２つのデータ組のチェックビット）がパラ
レルに変換されて、ＦＦ４のセット入力ｉとなるので、
フレームパルスの立上り前後においては、半クロックを
用いなくても１クロック分の周期で充分にエラー監視が
可能となるのである。
【００２９】尚、上記実施例では、２ビットパラレルと
したがそれ以上のビットパラレルとしても良いことは明
らかである。
したがそれ以上のビットパラレルとしても良いことは明
らかである。
【００３０】
【発明の効果】以上述べた如く、本発明によれば、パリ
ティ判定結果を複数ビットパラレル変換してパリティエ
ラー監視回路へ供給するようにしたので、データのクロ
ック速度若しくはそれより遅い速度でパリティエラー監
視回路のリセットを行うことができ、そのためのリセッ
トタイミング回路も遅い回路とすることができ、確実に
フレームの先頭ビット、最終ビットのパリティエラーの
モニタが可能となる。
ティ判定結果を複数ビットパラレル変換してパリティエ
ラー監視回路へ供給するようにしたので、データのクロ
ック速度若しくはそれより遅い速度でパリティエラー監
視回路のリセットを行うことができ、そのためのリセッ
トタイミング回路も遅い回路とすることができ、確実に
フレームの先頭ビット、最終ビットのパリティエラーの
モニタが可能となる。
【００３１】逆に言えば、より高速クロックにて動作さ
せることが可能となるという効果がある。
せることが可能となるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１の回路の各部動作波形を示すタイムチャー
トである。
トである。
【図３】従来のパリティエラーモニタ回路のブロック図
である。
である。
【図４】図３の回路の各部動作波形を示すタイムチャー
トである。
トである。
１１ パリティ判定回路 １２ シリアルパラレル変換回路 １３ タイミング回路 １４ マスク回路 １５ パリティエラー監視回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】このパリティ判定回路１１を構成する判定
部ＰＧ１は、クロックａに同期して各組の並列データを
データ入力Ｄ０〜Ｄ８（８ビットとしている）に取込む
と同時にパリティビットをパリティ入力Ｐに取込んでパ
リティチェックを行い、エラーの有無を判定する。エラ
ーが有ればそのＱ出力ｃに“０”が生成され、無ければ
“１”が生成されるものとする。
部ＰＧ１は、クロックａに同期して各組の並列データを
データ入力Ｄ０〜Ｄ８（８ビットとしている）に取込む
と同時にパリティビットをパリティ入力Ｐに取込んでパ
リティチェックを行い、エラーの有無を判定する。エラ
ーが有ればそのＱ出力ｃに“０”が生成され、無ければ
“１”が生成されるものとする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】図４（ａ）〜（ｉ）は図３の各部信号ａ〜
ｉの波形を夫々対応して示したタイムチャートである。
通常パリティ判定にエラーがない場合には、パリティ判
定回路１１から“１”がクロックａに同期して出力さ
れ、ＦＦ１及びマスク回路１４を介してパリティエラー
監視回路１５のＦＦ４のセット入力ｓへ供給されるが、
ＦＦ４はセット入力ｓが“１”の場合は出力Ｑはリセッ
ト状態の“０”のままで変化しない。
ｉの波形を夫々対応して示したタイムチャートである。
通常パリティ判定にエラーがない場合には、パリティ判
定回路１１から“１”がクロックａに同期して出力さ
れ、ＦＦ１及びマスク回路１４を介してパリティエラー
監視回路１５のＦＦ４のセット入力ｓへ供給されるが、
ＦＦ４はセット入力ｓが“１”の場合は出力Ｑはリセッ
ト状態の“０”のままで変化しない。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】タイミング発生回路１３は先のクロックａ
を１／２分周する分周用ＦＦ６の他に、マスク信号ｈを
生成するためのＦＦ７〜ＦＦ９及びアンドゲートＡＮＤ
２とを有しており、ＡＮＤ２の出力からマスク信号ｈが
生成され、ＦＦ７のＱ出力ｊがＦＦ４，５の動作タイミ
ングクロックとして用いられている。
を１／２分周する分周用ＦＦ６の他に、マスク信号ｈを
生成するためのＦＦ７〜ＦＦ９及びアンドゲートＡＮＤ
２とを有しており、ＡＮＤ２の出力からマスク信号ｈが
生成され、ＦＦ７のＱ出力ｊがＦＦ４，５の動作タイミ
ングクロックとして用いられている。
Claims (1)
- 【請求項１】 フレーム化されたデータのクロック毎の
パリティを判定するパリティ判定手段と、この判定結果
がエラーを示したときこれを取込んで１フレームの間ホ
ールドするホールド手段と、このホールド手段を次のフ
レームの判定結果の取込みのためにリセットするリセッ
ト手段とを含むパリティエラーモニタ回路であって、ク
ロック毎に直列出力されるパリティ判定結果を並列変換
する並列変換手段と、この並列変換された判定結果の内
少なくとも１つがエラーを示したとき前記ホールド手段
へこれを伝達する手段とを含むことを特徴とするパリテ
ィエラーモニタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133941A JP2546137B2 (ja) | 1993-05-12 | 1993-05-12 | パリティエラーモニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5133941A JP2546137B2 (ja) | 1993-05-12 | 1993-05-12 | パリティエラーモニタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324895A true JPH06324895A (ja) | 1994-11-25 |
| JP2546137B2 JP2546137B2 (ja) | 1996-10-23 |
Family
ID=15116657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5133941A Expired - Lifetime JP2546137B2 (ja) | 1993-05-12 | 1993-05-12 | パリティエラーモニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546137B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833604B1 (ko) * | 2007-01-09 | 2008-05-30 | 삼성전자주식회사 | 패리티 에러 검출 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232441A (ja) * | 1988-03-11 | 1989-09-18 | Fujitsu Ltd | パリティ計数回路 |
-
1993
- 1993-05-12 JP JP5133941A patent/JP2546137B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232441A (ja) * | 1988-03-11 | 1989-09-18 | Fujitsu Ltd | パリティ計数回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833604B1 (ko) * | 2007-01-09 | 2008-05-30 | 삼성전자주식회사 | 패리티 에러 검출 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546137B2 (ja) | 1996-10-23 |
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