JP2002341961A - クロック同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力クロック信号を外部トリガ信号に同期さ
せることができる、構成が簡単で、しかも入力デジタル
信号がデューティー５０％の波形に整形されて出力され
る実用的なクロック同期回路を提供することにある。 【解決手段】 外部トリガ信号ＥＸ−Ｔに同期した内部
トリガ信号ＰＨＴを、次の外部トリガ信号ＥＸ−Ｔが到
来するまでの間に、入力クロック信号ＣＫの周期Ｔで多
数作成し幅作成回路に加えて出力パルスを立ち上げ、一
方入力クロック信号ＣＫのパルス幅に応じた時間幅を測
定し、測定した時間を基に入力クロック信号ＣＫのデュ
ーティー５０％に対応するタイミング位置を算出し、出
力パルスが立ち上がってから上記算出されたデューティ
ー５０％に対応するタイミング位置で一致出力を作成
し、それを幅作成回路に加えてデューティー５０％に対
応するタイミング位置で出力パルスを立ち下げる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号と他
の信号とを同期させるクロック同期回路に関するもので
ある。

【０００２】

【従来の技術】従来、周波数が入力周波数と同じで位相
が外部トリガ信号の位相位置と一致する信号を作り出す
クロック同期回路として、図２１及び図２２に示すもの
がある（特願平８−３０３４７５号）。即ち、外部トリ
ガ信号（ＥＸ−Ｔ）に同期した内部トリガ信号（ＰＨ
Ｓ）を、次の外部トリガ信号（ＥＸ−Ｔ）が到来するま
での間に、入力クロック信号の周期（Ｔ）で多数作成
し、これを第１のデューティー決定回路（１３０）と第
２のデューティー決定回路（１４０）とに時間的に前後
して分け与え（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）、交互
に、内部トリガ信号の位置から入力クロック信号の周期
のデューティー５０％に対応するタイミング位置を計測
し、内部トリガ信号（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）の
位置で出力パルスを立ち上げ、上記計測されたデューテ
ィー５０％に対応するタイミング位置（ＳＡ１，ＳＡ
２）で出力パルスを立ち下げるようにしたものである。

【０００３】

【発明が解決しようとする課題】従来のクロック同期回
路では、外部トリガ信号（ＥＸ−Ｔ）を受けてから、出
力パルスを立ち上げるまでには多くの素子を経由するた
め、出力パルスの立ち上がりが、外部トリガ信号（ＥＸ
−Ｔ）を受けてから必要以上に遅れてしまうという欠点
を有している。例えば図２１に示す従来の技術では、外
部トリガ信号（ＥＸ−Ｔ）は、タイミング発生回路２０
１のＤ−ＦＦを経て、一方はＡＮＤ−Ａ，ＯＲゲートを
経由してフリップフロップ（Ｄ−ＦＦ−ＲＡ）２１１に
加えられると共に、他方はＡＮＤ−Ｂ，ＯＲゲートを経
由して他方のフリップフロップ（Ｄ−ＦＦ−ＲＢ）２１
２に加えられ、これら２つのフリップ出力は、一方はＡ
ＮＤゲート２１３，２１４を経由してＳＥＴ−Ａ１，Ｓ
ＥＴ−Ａ２となって出力され、他方はＡＮＤゲート２１
５，２１６を経由してＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２とな
って出力される。そしてこれらの信号は、図２２のＯＲ
−１１を通過し、最後のＰＤ−ＦＦ１５４のプリセット
入力に加えられた後、ようやく出力が立ち上がる。

【０００４】また、外部トリガ信号（ＥＸ−Ｔ）には、
多数の素子が関係する構成となっているため、素子の増
加要因となり、コストが高くなると共に、消費電力が増
大する等の欠点を有している。

【０００５】更に図２３で示すように、図２１のタイミ
ング発生回路２０２で作成されるＢＬＯＣＫ−ＳＥＬ信
号の立ち上がりのタイミングと外部トリガ信号（ＥＸ−
Ｔ）の到来するタイミングとがほぼ同時の場合、図２１
のフリップフロップ（Ｄ−ＦＦ−ＲＡ）２１１はメタス
テーブル状態となり、そのＤ−ＦＦ−ＲＡ−Ｑ及びＤ−
ＦＦ−ＦＡ−ＱＮ各出力には、図２３で示すように時間
ｔｄ１の細いヒゲ状のパルスが一瞬出力され、その後安
定状態となることがある。この細いヒゲ状のパルスは、
それ以降の素子であるＡＮＤゲート２１３または２１
４、あるいは図２２のフリップフロップ９１または９２
等の動作を確実に行えるだけのパルス幅ではない。その
結果従来のクロック同期回路では、外部トリガ信号（Ｅ
Ｘ−Ｔ）を受けてから、出力クロックが立ち上がる迄の
時間が、図２３の時間ｔｄ１だけ不規則に変化すること
になる。つまり図２１及び図２２で示した従来の方法で
は、この時間ｔｄ１だけジッタが増大する可能性がある
という欠点を有している。

【０００６】本発明は、前述した欠点に鑑み、上記外部
トリガ信号（ＥＸ−Ｔ）に関連する素子数を低減させ、
外部トリガ信号（ＥＸ−Ｔ）が到来した時から出力が立
ち上がるまでの時間遅れを低減させると共に消費電力を
抑え、更にコストも低減することができるクロック同期
回路を提供することを目的としている。

【０００７】本発明の他の目的は、上記外部トリガ信号
（ＥＸ−Ｔ）に関連したフリップフロップを削減して、
不要なジッタの増加を抑えることのできるクロック同期
回路を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の本発明のクロック同期回路において
は、外部トリガ信号を受けたときに応じた入力クロック
信号の位相位置で内部トリガ信号を作成して出力する位
相トリガ作成回路と、該位相トリガ作成回路からの内部
トリガ信号を受け、出力すべき同期クロック信号の立ち
上げ動作を行い、一致回路からの一致信号を受け出力す
べき同期クロック信号の立ち下げ動作を行う幅作成回路
と入力クロック信号を受け、その周期に応じたタイミン
グ信号を作成して出力するタイミング発生回路と該タイ
ミング発生回路からのタイミング信号を受け、入力クロ
ック信号の周期に応じた時間幅を測定し、その時間幅測
定結果に応じた論理データを出力する時間幅測定回路と
時間幅測定結果に応じた論理データを受け、その論理デ
ータに対してタイミング発生回路の設定に応じた演算を
行い、入力クロック信号の半周期分に相当する演算結果
を出力する演算回路と幅作成回路からの同期クロック信
号を受け、その信号の立ち上がりからの継続時間に応じ
たカウント値を出力する実測回路と演算回路からの演算
結果と、実測回路からのカウント値を受け、双方が一致
したことを示す一致信号を出力する一致回路とから構成
されることを特徴とする。なお、出力のデューティー値
の精度を高め且つ製造コストを低減させるためには、実
用上はこうした構成が好ましい。

【０００９】また、請求項２記載の本発明のクロック同
期回路は、上記演算回路は上記時間幅測定回路からの論
理データを受け、その論理データに対して上記タイミン
グ発生回路、上記時間幅測定回路及び上記実測回路の設
定に応じた演算を行い、その演算結果を出力することを
特徴とするクロック同期回路である。

【００１０】上記のように構成されたクロック同期回路
においては、外部トリガ信号（ＥＸ−Ｔ）に関連する素
子数を低減したため、外部トリガ信号（ＥＸ−Ｔ）が到
来した時から出力が立ち上がるまでの時間遅れが低減さ
れると共に消費電力が抑えられ、更にコストも低減され
る。また、外部トリガ信号（ＥＸ−Ｔ）に関連したフリ
ップフロップを削減したため、不要なジッタの増加を抑
えられる。

【００１１】

【発明の実施の形態】以下には、本発明によるクロック
同期回路を適用した複数の実施の形態について、図１〜
図２３を参照して詳細に説明する。

【００１２】［第１の実施の形態］ ［構成］図１は、第１の実施の形態に係るクロック同期
回路のブロック回路図であり、請求項１記載の本発明に
対応する。また、図２及び図３は、図１の動作の概要を
示すタイミングチャートである。この図１に示すよう
に、第１の実施の形態に係るクロック同期回路は、位相
トリガ作成回路１，タイミング発生回路２，時間幅測定
回路３，演算回路４，幅作成回路５，一致回路６，実測
回路７から構成されている。以下には、各回路１〜７の
構成について順次説明する。なお、図１〜図３におい
て、ＣＫは位相トリガ作成回路１及びタイミング発生回
路２に入力される入力クロック信号であり、繰り返し周
波数は一定（周期Ｔ）であるが、デューティーは変動す
ることがある。また、外部トリガ信号ＥＸ−Ｔは、入力
クロック信号ＣＫとは非同期の関係にあるトリガ信号で
ある。また、時間幅測定回路３及び実測回路７の双方の
遅延ライン発振器３１及び７１における各々の発振出力
ＯＳＫ３１とＯＳＫ７１とは、同一周波数である。

【００１３】（１）位相トリガ作成回路１ 位相トリガ作成回路１には、タイミング発生回路１１，
位相位置付与回路１０Ａ及び１０Ｂ，ＯＲゲート１２及
び１３が備えられ、外部トリガ信号ＥＸ−Ｔと入力クロ
ック信号ＣＫを受けて、外部トリガ信号ＥＸ−Ｔを受け
たときに応じた入力クロック信号ＣＫの位相位置で内部
トリガ信号ＰＨＴを作成して出力するように設けられて
いる。

【００１４】（１−１）タイミング発生回路１１ タイミング発生回路１１は、入力クロック信号ＣＫを受
けると、どちらか一方が常にＨレベルとなる発振制御信
号ＣＴ１及びＣＴ２を作成し出力するように設けられて
いる。このようなタイミング発生回路１１には、図５の
回路図に示すように、遅延回路１０１，ＯＲゲート１０
２，ＮＡＮＤゲート１０３が備えられおり、各々の構成
は以下のように設けられている。なお、図６はその動作
を示すタイミングチャートである。

【００１５】すなわち、遅延回路１０１は、入力クロッ
ク信号ＣＫを受けると、その信号を一定時間ｔｄ１１遅
延させ、遅延クロック信号ＣＫＤを作成し出力する。Ｏ
Ｒゲート１０２は、遅延クロック信号ＣＫＤと入力ロッ
ク信号ＣＫを受けると、入力クロック信号ＣＫのＨレベ
ルの幅を一定時間ｔｄ１１だけ広げ、発振制御信号ＣＴ
１を作成し出力する。ＮＡＮＤゲート１０３は、遅延ク
ロック信号ＣＫＤと入力クロック信号ＣＫを受けると、
入力クロック信号ＣＫを反転させた信号のＨレベルの幅
を一定時間ｔｄ１１だけ広め、発振制御信号ＣＴ２を作
成し出力する。

【００１６】（１−２）位相位置付与回路１０Ａ及び１
０Ｂ 位相位置付与回路１０Ａは、発振制御信号ＣＴ１と外部
トリガ信号ＥＸ−Ｔを受け、外部トリガ信号ＥＸ−Ｔを
受けたとき（例えば、図２及び図３の時刻ｔ２０）、Ｈ
レベルとなっている発振制御信号ＣＴ１の位相位置を記
憶し、記憶に応じた発振制御信号ＣＴ１の位相位置で内
部トリガ信号ＰＨ１を作成し出力するように設けられて
いる。なお、図２及び図３の各々のｘ１は、この発振制
御信号ＣＴ１のＨレベルの位相位置を示したものであ
る。

【００１７】これに対して位相位置付与回路１０Ｂは、
発振制御信号ＣＴ２と外部トリガ信号ＥＸ−Ｔを受け、
外部トリガ信号ＥＸ−Ｔを受けたとき（例えば図２及び
図３の時刻ｔ３０）Ｈレベルとなっている発振制御信号
ＣＴ２の位相位置を記憶し、記憶に応じた発振制御信号
ＣＴ２の位相位置で内部トリガ信号ＰＨ２を作成し出力
するように設けられている。また、図２及び図３の各々
のｙ１は、この発振制御信号ＣＴ２のＨレベルの位相位
置を示したものである。

【００１８】図１６は、このような位相トリガ作成回路
１の位相位置付与回路１０Ａ及び１０Ｂの一例を示す回
路図である。また、この図１６による構成は、以下に述
べる第２の実施の形態である図１３及び図１５で示す位
相トリガ作成回路１の各位相位置付与回路の一例として
も良い。なお、図１６は、その入出力の信号名が位相位
置付与回路１０Ａに対応したものとなっているが、位相
位置付与回路１０Ｂでは発振制御信号ＣＴ１を発振制御
信号ＣＴ２に置き換え、同じく内部トリガ信号ＰＨ１を
ＰＨ２に置き換えるものとする。また、以上の事柄は、
以下に述べる第２の実施の形態である図１６を図１３及
び図１５で示す位相トリガ作成回路１の各位相位置付与
回路の実施例として用いた場合も同様である。以下、図
１６に示す位相位置付与回路１０Ａを説明する。

【００１９】図１６の位相位置付与回路１０Ａには、遅
延ライン発振器（ＤＬ−ＯＳＣ）４０，カウンタ５０，
ラッチ５１，一致回路５２，ＯＲゲート５３，ＡＮＤゲ
ート５４が備えられており、各々の構成は次のように設
けられている。

【００２０】（１−２−１）遅延ライン発振器４０ 遅延ライン発振器４０は、外部トリガ信号ＥＸ−Ｔと位
相トリガ作成回路１のタイミング発生回路１１から発振
制御信号ＣＴ１を受け、発振制御信号ＣＴ１がＨレベル
の間発振を行い、発振出力ＣＣＫを作成し出力するよう
に設けられている。この図１６の遅延ライン発振器４０
は、その構成及び動作が図７で示す遅延ライン発振器３
１と同一であるため、その説明は省略する。なお、該図
１６の遅延ライン発振器４０は、図７で示した遅延ライ
ン発振器３１の構成と必ずしも同一である必要はなく、
各々の出力の繰り返し周波数も同一である必要はない。
したがって、該図１６の遅延ライン発振器４０は、図１
１または図１２で示す構成としても良い。ただし、相互
で入出力の信号名が異なるため周期計測信号２ＣＫＷは
発振制御信号ＣＴ１に、発振出力ＯＳＫ３１は発振出力
ＣＣＫにそれぞれ置き換えるものとする。

【００２１】（１−２−２）カウンタ５０ 位相位置付与回路１０Ａは、そのクリアー入力ＣＬにＨ
レベルの発振制御信号ＣＴ１を受けカウント可能な状態
となり、そのクロック入力ＣＫに遅延ライン発振器４０
から発振出力ＣＣＫを受けてそのカウント動作を行い、
カウント出力Ｑ１〜Ｑｎを作成し出力するように設けら
れている。

【００２２】（１−２−３）ラッチ５１ ラッチ５１は、そのデータ入力Ｄ１〜Ｄｎにカウンタ５
０からカウント出力Ｑ１〜Ｑｎを受け、そのクロック入
力ＣＫに外部トリガ信号ＥＸ−Ｔを受け、外部トリガ信
号ＥＸ−Ｔを受けときのデータ入力Ｄ１〜Ｄｎの値を保
持してラッチ出力Ｑ１〜Ｑｎを作成し出力するように設
けられている。

【００２３】（１−２−４）一致回路５２ 一致回路５２は、一方の側のデータ入力Ａ１〜Ａｎにカ
ウンタ５０からカウント出力Ｑ１〜Ｑｎを受け、他方の
側のデータ入力Ｂ１〜Ｂｎにラッチ５１からラッチ出力
Ｑ１〜Ｑｎを受け、両側のデータ入力が一致したとき一
致出力ＳＡを作成し出力するように設けられている。

【００２４】（１−２−５）ＯＲゲート５３ ＯＲゲート５３は、ラッチ５１からラッチ出力Ｑ１〜Ｑ
ｎを受け、受けたラッチ出力Ｑ１〜Ｑｎ全てがＬレベル
でないときＮゼロ検出信号ＺＤＴを作成し出力するよう
に設けられている。

【００２５】（１−２−６）ＡＮＤゲート５４ ＡＮＤゲート５４は、ＯＲゲート５３からのＮゼロ検出
信号ＺＤＴと一致回路５２から一致出力ＳＡを受け、Ｎ
ゼロ検出信号ＺＤＴを受けている間は一致出力ＳＡを通
過させ、内部トリガ信号ＰＨ１を作成し出力するように
設けられている。

【００２６】（１−３）ＯＲゲート１２及び１３ ＯＲゲート１２は、外部トリガ信号ＥＸ−Ｔと各発振制
御信号ＣＴ１，ＣＴ２との位相関係を、外部トリガ信号
ＥＸ−Ｔと入力クロック信号ＣＫとの関係に変換するた
めのものである。このようなＯＲゲート１２は、内部ト
リガ信号ＰＨ１及びＰＨ２を受けると、外部トリガ信号
ＥＸ−Ｔを受けたときに応じた入力クロック信号ＣＫの
位相位置で内部トリガ信号ＰＨＳを作成して出力するよ
うに設けられている。これは、図２及び図３における各
々のｘ１またはｙ１の位置で内部トリガ信号ＰＨＳが出
力されているとおりである。

【００２７】なお、位相位置付与回路１０Ａ及び１０Ｂ
の構成によっては、外部トリガ信号ＥＸ−Ｔを受けたと
き、位相トリガ作成回路１のＯＲゲート１２から内部ト
リガ信号ＰＨＳが出力されない場合がある。図３は、そ
のような構成における本実施例の動作を示したものであ
る。すなわち、位相位置付与回路１０Ａ及び１０Ｂで
は、図３の時刻ｔ２０及びｔ３０において、内部トリガ
信号ＰＨ１及びＰＨ２が出力されない。そのため、当該
時刻にＯＲゲート１２から内部トリガ信号ＰＨＳが出力
されない。

【００２８】ＯＲゲート１３は、このような問題に対応
すべく、位相位置付与回路１０Ａ及び１０Ｂの構成によ
り外部トリガ信号ＥＸ−Ｔを受けたとき、結果としてＯ
Ｒゲート１２が内部トリガ信号ＰＨＳが出力されない場
合でも、ＯＲゲート１３で受けた外部トリガ信号ＥＸ−
Ｔをそのまま通過させることにより、ＯＲゲート１３が
内部トリガ信号ＰＨＴを作成し出力することができるよ
うに設けられている。

【００２９】よって、ＯＲゲート１３は、外部トリガ信
号ＥＸ−Ｔと内部トリガ信号ＰＨＳを受け、外部トリガ
信号ＥＸ−Ｔを受けたときに応じた入力クロック信号Ｃ
Ｋの位相位置で内部トリガ信号ＰＨＴを作成して出力す
ることが可能となる。なお、位相トリガ作成回路１のＯ
Ｒゲート１３は、位相位置付与回路１０Ａ、１０Ｂの構
成によっては省略することもできる。

【００３０】（１−４）まとめ 以上のとおり、本実施例の位相トリガ作成回路１では、
外部トリガ信号ＥＸ−Ｔと入力クロック信号ＣＫを受
け、外部トリガ信号ＥＸ−Ｔを受けたとき（図２及び図
３の時刻ｔ２０及びｔ３０）に応じた位相位置（図２及
び図３の各ｘ１及びｙ１の位置）で内部トリガ信号ＰＨ
Ｔを作成し出力されることになる。

【００３１】（２）タイミング発生回路２ タイミング発生回路２には、カウンタ２０及びパルス幅
拡幅回路２１が備えられ、入力クロック信号ＣＫをカウ
ンタ２０によってカウントし、該カウンタの設定により
定められ入力クロック信号ＣＫの周期に応じた基準周期
信号２ＥＣＫを作成して出力するとともに、入力クロッ
ク信号ＣＫの周期に応じた時間幅を有し、しかも基準周
期信号２ＥＣＫよりも若干遅れた位置まで継続して出力
する周期計測信号２ＣＫＷを作成して出力するように設
けられている。以下、このカウンタ２０及びパルス幅拡
幅回路２１について、より詳細に説明する。

【００３２】（２−１）カウンタ２０ カウンタ２０は、入力クロック信号ＣＫを受けて該クロ
ック信号のカウント動作を行い、該カウンタ２０のカウ
ント値の設定に対応して入力クロック信号ＣＫの周期に
応じた基準周期信号２ＥＣＫを作成して出力するように
設けられている。図２及び図３では、カウンタ２０は、
１／４カウンタとして動作している。そのためカウンタ
２０は、入力クロック信号ＣＫの２周期に応じた基準周
期信号２ＥＣＫを作成して出力する。

【００３３】（２−２）パルス幅拡幅回路２１ パルス幅拡幅回路２１は、基準周期信号２ＥＣＫを受け
て、入力クロック信号ＣＫの周期に応じた時間幅を有
し、しかも基準周期信号２ＥＣＫよりも若干遅れた位置
（図２及び図３の例では、入力クロック信号ＣＫの２周
期に応じた時間幅を有し、基準周期信号２ＥＣＫよりも
時間ｄｔだけ若干遅れた位置）まで継続して出力する周
期計測信号２ＣＫＷを作成して出力するように設けられ
ている。図７は、このようなパルス幅拡幅回路２１の回
路図を示すものであり、図８は、図７の動作を示すタイ
ミングチャートである。この図７のパルス幅作成回路２
１には、遅延回路１１０，ＯＲゲート１１１が備えられ
ており、各々の構成は以下のように設けられている。

【００３４】遅延回路１１０は、基準周期信号２ＥＣＫ
を受け、その信号を一定時間ｄｔ遅延させて基準遅延信
号ＤＣＫを作成し出力する。また、ＯＲゲート１１１
は、基準周期信号２ＥＣＫと基準遅延信号ＤＣＫを受け
ると、入力クロック信号ＣＫの周期に応じた時間幅を有
し、基準周期信号２ＥＣＫよりも若干遅れた位置（図
８、図２及び図３では、基準周期信号より時間ｄｔだけ
遅れている）まで継続して出力する周期計測信号２ＣＫ
Ｗを作成して出力する。

【００３５】（３）時間幅測定回路３ 時間幅測定回路３には、遅延ライン発振器（ＤＬ−ＯＳ
Ｃ）３１，カウンタ３２，ラッチ３３が備えられ、タイ
ミング発生回路２から基準周期信号２ＥＣＫと周期計測
信号２ＣＫＷを受け、周期計測信号２ＣＫＷを受けてい
る間に行われた遅延ライン発振器３１の発振出力（ＯＳ
Ｋ３１）をカウンタ３２によりカウントし、そのカウン
ト値を基準周期信号２ＥＣＫのタイミングでラッチ３３
によりラッチし、このラッチ３３の出力Ｑ１〜Ｑｎを入
力クロック信号ＣＫの周期に応じた時間幅測定結果とし
て出力するように設けられている。そして、この遅延ラ
イン発振器（ＤＬ−ＯＳＣ）３１，カウンタ３２，ラッ
チ３３は、それぞれ以下のように設けられている。

【００３６】（３−１）遅延ライン発振器３１ 遅延ライン発振器３１は、周期計測信号２ＣＫＷを受け
て発振動作を開始し、発振出力ＯＳＫ３１を作成し出力
するように設けられている。このような遅延ライン発振
器３１には、図９の回路図に示すように、ＮＡＮＤゲー
ト４１ａ，インバータ４１ｂ及び４１ｃが備えられてお
り、各々の構成は以下のように設けられている。なお、
図１０はその動作を示すタイミングチャートである。

【００３７】ＮＡＮＤゲート４１ａは、周期計測信号２
ＣＫＷとインバータ４１ｃからの帰還信号ＦＣを受け、
一次クロック信号ＮＣＴを作成し出力するように設けら
れている。また、インバータ４１ｂは、一次クロック信
号ＮＣＴを受けて反転動作を行い、遅延ライン発振器３
１の出力信号である発振出力ＯＳＫ３１を作成し出力す
るように設けられている。さらに、インバータ４１ｃは
発振出力ＯＳＫ３１を受けて帰還動作を行い、帰還信号
ＦＣを作成し出力するように設けられている。

【００３８】上記のような遅延ライン発振器３１の動作
について、以下、図１０を用いて時間の経過とともに説
明する。なお、ＮＡＮＤゲート４１ａ，インバータ４１
ｂ及び４１ｃの遅延時間は、それぞれ順にｔｄａ，ｔｄ
ｂ，ｔｄｃであると仮定する。

【００３９】まず、時刻ｔ０１に至るまでは、周期計測
信号２ＣＫＷはＬレベルであり、該周期計測信号２ＣＫ
Ｗを受けたＮＡＮＤゲート４１ａは、一次クロック信号
ＮＣＴをＨレベルにする。またＨレベルの一次クロック
信号ＮＣＴを受けたインバータ４１ｂは、発振出力ＯＳ
Ｋ３１をＬレベルとし、このＬレベルの発振出力ＯＳＫ
３１を受けたインバータ４１ｃは、帰還信号ＦＣをＨレ
ベルにする。

【００４０】次に、時刻ｔ０１で、周期計測信号２ＣＫ
ＷがＨレベルに変化する。その時Ｈレベルの帰還信号Ｆ
Ｃと、Ｈレベルの周期計測信号２ＣＫＷを受けたＮＡＮ
Ｄゲート４１ａは、時刻ｔ０１より遅延時間ｔｄａだけ
遅れて一次クロック信号ＮＣＴをＬレベルに変化させ
る。

【００４１】時刻ｔ０１より時間ｔｄａ遅れてＬレベル
となった一次クロック信号ＮＣＴを受けたインバータ４
１ｂは、このＬレベルとなった一次クロック信号ＮＣＴ
を受けたタイミングから更に遅延時間ｔｄｂだけ遅れ
て、発振出力ＯＳＫ３１をＨレベルに変化させる。

【００４２】時刻ｔ０１より時間（ｔｄａ＋ｔｄｂ）遅
れてＨレベルとなった発振出力ＯＳＫ３１を受けたイン
バータ４１ｃは、このＨレベルとなった発振出力ＯＳＫ
３１を受けたタイミングから遅延時間ｔｄｃだけ遅れ
て、帰還信号ＦＣをＬレベルに変化させる。

【００４３】時刻ｔ０１より時間（ｔｄａ＋ｔｄｂ＋ｔ
ｄｃ）遅れてＬレベルとなった帰還信号ＦＣと、すでに
Ｈレベルであった周期計測信号２ＣＫＷを受けたＮＡＮ
Ｄゲート４１ａは、遅れてＬレベルとなった帰還信号Ｆ
Ｃを受けたタイミングから更に遅延時間ｔｄａだけ遅れ
て、一次クロック信号ＮＣＴをＨレベルに変化させる。

【００４４】以下、時刻ｔ０２で周期計測信号２ＣＫＷ
がＬレベルに変化するまで同様の変化が繰り返される。

【００４５】よって、遅延ライン発振器３１は、その入
力にＨレベルの周期計測信号２ＣＫＷを受けると、周期
が２×（ｔｄａ＋ｔｄｂ＋ｔｄｃ）の発振出力ＯＳＫ３
１を作成し出力することになる。

【００４６】（３−２）カウンタ３２ カウンタ３２は、そのクリア入力ＣＬに周期計測信号２
ＣＫＷを受けて（例えば図２及び図３では、時刻ｔａ１
から）カウント動作が可能となり、そのクロック入力Ｃ
Ｋに発振出力ＯＳＫ３１を受けて、該発振出力ＯＳＫ３
１のカウント動作を開始し、周期計測信号２ＣＫＷの立
ち上がりからの時間幅に応じて変化するカウント出力Ｑ
１〜Ｑｎを作成し出力するように設けられている。

【００４７】（３−３）ラッチ３３ ラッチ３３は、そのデータ入力Ｄ１〜Ｄｎにカウンタ３
２からのカウンタ出力Ｑ１〜Ｑｎを受けてラッチ動作を
待機し、そのクロック入力ＣＫに基準周期信号２ＥＣＫ
の立下りを受けて（例えば図２及び図３では、時刻ｔｂ
１のタイミングで）、そのデータ入力Ｄ１〜Ｄｎに受け
ていたカウント出力Ｑ１〜Ｑｎをラッチし、該カウント
出力を次の基準周期信号２ＥＣＫの立下り時まで保持す
るラッチ出力Ｑ１〜Ｑｎを作成し出力するように設けら
れている。

【００４８】ところで、図２及び図３の例では、時刻ｔ
ａ１から時刻ｔｂ１間は、入力クロック信号ＣＫの２周
期分の時間幅である。この間に，遅延ライン発振器３１
は、「３２」クロック分の発振出力ＯＳＫ３１を作成出
力し、該発振出力ＯＳＫ３１を受けた時間幅測定回路３
のカウンタ３２は、時刻ｔｂ１において入力クロック信
号ＣＫの２周期分の時間幅に応じた「３２」カウントに
相当するカウント出力Ｑ１〜Ｑｎを作成し出力する。

【００４９】また、ラッチ３３は、この時刻ｔｂ１にそ
のデータ入力Ｄ１〜Ｄｎに受けたカウンタ３２からのカ
ウント出力Ｑ１〜Ｑｎをラッチするため、入力クロック
信号ＣＫの２周期分に応じた時間幅測定結果として「３
２」に相当するラッチ出力Ｑ１〜Ｑｎを作成し出力す
る。

【００５０】なお、時間幅測定回路３は、タイミング発
生回路２のカウンタ２０の設定の変更、即ちカウンタ２
０のカウント値を変更してｎ周期分（ｎは正の整数）に
おける測定を行っても良い。いずれにせよ、ラッチ出力
Ｑ１〜Ｑｎは、入力クロック信号ＣＫの周期に応じた時
間幅測定結果となり、その周期はタイミング発生回路２
のカウンタ２０の設定に応じて変化することとなる。

【００５１】（４）演算回路４ 演算回路４は、その入力Ｘ１〜Ｘｎに時間幅測定回路３
におけるラッチ３３の出力Ｑ１〜Ｑｎを受け、それらに
対してタイミング発生回路２の設定に応じた演算を行
い、その演算結果を入力クロック信号ＣＫの半周期分
（Ｔ／２）に相当する演算出力Ｙ１〜Ｙｎとして出力す
るように設けられている。

【００５２】上記のとおり、図２及び図３におけるタイ
ミング発生回路２のカウンタ２０は、１／４カウンタと
して動作している。そのため、時間幅測定回路３は、入
力クロック信号ＣＫの２周期分に応じた時間幅を測定
し、その測定結果として時間幅測定回路３のラッチ３３
の出力に「３２」に相当するラッチ出力を作成し出力す
る。つまり、演算回路４は、時間幅測定回路３のラッチ
３３から入力クロック信号ＣＫの２周期分に応じた時間
幅測定結果として「３２」に相当するラッチ出力を受け
ることになる。そこで、演算回路４では、入力クロック
信号ＣＫの２周期分を半周期分に変換するためこの「３
２」に相当するラッチ出力に対し１／４の演算が行われ
る。その結果、演算回路４は、入力クロック信号ＣＫの
半周期分として「８」に相当する演算結果をその演算出
力Ｙ１〜Ｙｎに出力することとなる。すなわち、図２及
び図３での入力クロック信号ＣＫの半周期分は、時間幅
測定回路３における遅延ライン発振器３１の発振出力Ｏ
ＳＫ３１で、「８」クロック分に相当する時間の長さと
なる。

【００５３】なお、タイミング発生回路２のカウンタ２
０の設定変更を行い、時間幅測定回路３が入力クロック
信号ＣＫのｎ周期分（ｎは正の整数）に応じた時間幅測
定結果を出力する場合、演算回路４は、入力クロック信
号ＣＫのｎ周期分を半周期分に変換するため、時間幅測
定回路３のラッチ出力Ｑ１〜Ｑｎに対して１／２ｎの演
算を行うこととなる。

【００５４】（５）実測回路７ 実測回路７には、遅延ライン発振器（ＤＬ−ＯＳＣ）７
１及びカウンタ７３が備えられ、幅作成回路５から同期
クロック信号ＰＨＣＫを受けると、遅延ライン発振器７
１は該同期クロック信号ＰＨＣＫを受けている間、発振
動作を行い、カウンタ７３は同期クロック信号ＰＨＣＫ
を受けている間、そのクロック入力に受けた遅延ライン
発振器の発振出力（ＯＳＫ７１）をカウントし、同期ク
ロック信号ＰＨＣＫのデューティー値の変化を該カウン
タ７３の出力Ｑ１〜Ｑｎの変化に置き換えて出力するよ
うに設けられている。そして、この遅延ライン発振器
（ＤＬ−ＯＳＣ）７１及びカウンタ７３は、それぞれ以
下のように設けられている。

【００５５】（５−１）遅延ライン発振器７１ 遅延ライン発振器７１は、幅作成回路５から同期クロッ
ク信号ＰＨＣＫを受けて発振動作を開始し、発振出力Ｏ
ＳＫ７１を作成し出力するように設けられている。この
遅延ライン発振器７１は、時間幅測定回路３の遅延ライ
ン発振器３１と同一の構成とすることが可能であり、具
体的には、時間幅測定回路３の遅延ライン発振器３１を
示す図９、図１１または図１２の構成とすることができ
る。その場合、遅延ライン発振器相互で信号名称が異な
るため、図９の周期計測信号２ＣＫＷは遅延ライン発振
器７１においては同期クロック信号ＰＨＣＫに置き換
え、発振出力ＯＳＫ３１は、同様に発振出力ＯＳＫ７１
に置き換えることになる。なお、実測回路７の遅延ライ
ン発振器７１と時間幅測定回路３の遅延ライン発振器３
１は、各々の発振出力ＯＳＫ３１とＯＳＫ７１が同一周
波数であるとして説明したが、これら遅延ライン発振器
７１と遅延ライン発振器３１を同一の構成とした場合、
各々の発振出力ＯＳＫ３１とＯＳＫ７１は同様の特性と
なり、各々の出力周波数も同様となることから、実用上
はコスト面も含め実測回路７の遅延ライン発振器７１と
時間幅測定回路３の遅延ライン発振器３１は、同一の構
成とすることが望ましい。

【００５６】（５−２）カウンタ７３ カウンタ７３は、そのクリア入力ＣＬに同期クロック信
号ＰＨＣＫを受けてカウント可能な状態となり（例えば
図２及び図３の時刻ｔ２０及びｔ３０）、そのクロック
入力ＣＫに発振出力ＯＳＫ７１を受けてそのカウント動
作を行い、同期クロック信号ＰＨＣＫのパルス幅の増
加、つまり同期クロック信号ＰＨＣＫのデューティー値
の変化を、カウンタ７３の出力Ｑ１〜Ｑｎの変化に置き
換えて出力するように設けられている。

【００５７】（６）一致回路６ 一致回路６は、演算回路４から受けた入力クロック信号
ＣＫの半周期分に相当する演算出力Ｙ１〜Ｙｎを一方の
側の入力Ａ１〜Ａｎに受けるとともに、実測回路７から
同期クロック信号ＰＨＣＫのデューティー値に応じて変
化するカウンタ７３の出力Ｑ１〜Ｑｎを他方の側の入力
Ｂ１〜Ｂｎに受け、両側の入力値が一致したときに一致
出力ＳＡを出力し、同期クロック信号ＰＨＣＫのデュー
ティーが５０％のパルス幅に達したことを、一致出力Ｓ
Ａの出力に置き換えて出力するように設けられている。

【００５８】上記のように、図２及び図３において一致
回路６は、タイミング発生回路２、時間幅測定回路３及
び演算回路４の働きにより演算回路４から入力クロック
信号ＣＫの半周期分に相当する演算出力として「８」に
相当する演算出力を一方の側の入力Ａ１〜Ａｎに受けて
いる。すなわち、図２及び図３において、入力クロック
信号ＣＫの半周期分は、時間幅測定回路３の遅延ライン
発振器３１の発振出力ＯＳＫ３１では「８」クロック分
に相当する。また、時間幅測定回路３及び実測回路７の
遅延ライン発振器３１及び７１は、その各々の発振出力
ＯＳＫ３１及びＯＳＫ７１が同一の周波数であるため入
力クロック信号ＣＫの半周期分は、発振出力ＯＳＫ７１
でも「８」クロック分に相当することになる。そこで実
測回路７のカウンタ７３は、そのクリア入力ＣＬに同期
クロック信号ＰＨＣＫを受けてカウント可能な状態とな
り（例えば図２及び図３の時刻ｔ２０及びｔ３０）、そ
のクロック入力ＣＫに発振出力ＯＳＫ７１を受けてその
カウント動作を行い、発振出力ＯＳＫ７１が「８」クロ
ック分出力し、それをうけたカウンタ７３が「８」に相
当するカウント出力Ｑ１〜Ｑｎを出力すると（例えば図
２及び図３の時刻ｔ２１及びｔ３１）一致回路６は、そ
の両側の入力が「８」となって一致し、一致出力ＳＡを
作成し出力する。つまり、一致回路６が一致出力ＳＡを
出力する位置は、図２及び図３の時刻ｔ２０及びｔ３０
から見れば入力クロック信号ＣＫの半周期分となり、一
致回路６は、同期クロック信号ＰＨＣＫのデューティー
が５０％のパルス幅に達したことを一致出力ＳＡの出力
に置き換えて出力しているのである。

【００５９】（７）幅作成回路５について 幅作成回路５には、ＲＳフリップフロップ（ＲＳ−Ｆ
Ｆ）５ａが備えられ、そのＲＳフリップフロップ（ＲＳ
−ＦＦ）５ａのセット入力Ｓに、位相トリガ作成回路１
において外部トリガ信号ＥＸ−Ｔを受けたときに応じた
入力クロック信号ＣＫの位相位置（図２及び図３の各ｘ
１またはｙ１の位置）で作成された内部トリガ信号ＰＨ
Ｔを受けると、出力すべき同期クロック信号ＰＨＣＫの
立ち上げ動作を行うように設けられている。また、出力
すべき同期クロックＰＨＣＫのデューティーが５０％つ
まり半周期（Ｔ／２）の位置に達すると、幅作成回路５
は、そのＲＳ−ＦＦ５ａのリセット入力Ｒに一致回路６
から一致出力ＳＡを受け、出力すべき同期クロック信号
ＰＨＣＫの立ち下げ動作を行うようにも設けられてい
る。図２及び図３の時刻ｔ２１及びｔ３１は、その例を
示したものである。

【００６０】すなわち、時刻ｔ２１で、一致出力ＳＡを
受けた幅作成回路５は、同期クロック信号ＰＨＣＫをＬ
レベルに立ち下げるので、同期クロック信号ＰＨＣＫ
は、入力クロック信号ＣＫの半周期分で立ち下がること
になる。なお、図２及び図３の各ｘ１の位置及び各ｙ１
の位置は、入力クロック信号ＣＫの同一位相位置であ
る。そのため同期クロック信号ＰＨＣＫの周期は入力ク
ロック信号ＣＫと同一であり、同様に繰り返し周波数も
入力クロック信号ＣＫと同一となる。

【００６１】（８）まとめ 以上のとおり、図１に示す本実施の形態のクロック同期
回路は、外部トリガ信号ＥＸ−Ｔに同期し、入力クロッ
ク信号ＣＫと同一の繰り返し周波数で、しかもデューテ
ィー５０％に対応するタイミング位置で立ち下がる同期
クロック信号ＰＨＣＫを作成し出力するように設けられ
ている。

【００６２】［作用・効果］ （１）位相位置付与回路１０Ａの動作について まず、図１６の位相位置付与回路１０Ａの動作を、図１
７を用いて説明する。

【００６３】時刻＜ｔ１０：図１７の時刻ｔ１０に至る
までは、発振制御信号ＣＴ１はＬレベルであり、その信
号を受けた遅延ライン発振器４０は、発振を停止してそ
の発振出力ＣＣＫはＬレベルである。同様に、Ｌレベル
の発振制御信号ＣＴ１を受けたカウンタ５０は、そのク
リアー入力ＣＬがＬレベルとなり、カウンタ５０はクリ
アー状態となってのその出力Ｑ１〜ＱｎはＬレベルとな
る。尚、図１７ではカウンタ５０及びラッチ５１は、４
ビットの構成とした。

【００６４】ｔ１０≦時刻＜ｔ２０：図１７の時刻ｔ１
０で発振制御信号ＣＴ１はＨレベルとなり、その信号を
受けた遅延ライン発振器４０は、発振を開始し発振出力
ＣＣＫを作成し出力する。同様に、そのクリアー入力Ｃ
ＬにHレベルの発振制御信号ＣＴ１を受けたカウンタ５
０は、カウント可能な状態となり、そのクロック入力Ｃ
Ｋに受けた発振出力ＣＣＫをカウントし、カウント出力
Ｑ１〜Ｑｎを作成し出力する。

【００６５】ｔ２０≦時刻≦ｔ２１：図１７の時刻ｔ２
０で外部トリガ信号ＥＸ−Ｔが到来すると、その信号を
受けたラッチ５１は、そのデータ入力に受けたカウンタ
５０のカウント出力Ｑ１〜Ｑｎをラッチし、ラッチ出力
Ｑ１〜Ｑｎを作成し出力する。ラッチ５１は、これらの
出力を次の外部トリガ信号ＥＸ−Ｔの到来まで保持す
る。一致回路５２は、その一方の側の入力にカウンタ５
０のカウント出力Ｑ１〜Ｑｎを受け、他方の側の入力に
ラッチ出力Ｑ１〜Ｑｎを受けるが、ラッチ５１及び一致
回路５２の遅延時間を無視すれば、時刻ｔ２０において
両側のデータは一致する。そこで一致回路５２は時刻ｔ
２０でＨレベルの一致出力ＳＡを作成し出力し、その状
態が時刻ｔ２１まで継続する。ＯＲゲート５３は、ラッ
チ５１の出力Ｑ１〜Ｑｎを受けるが、図１７ではラッチ
５１の各出力は、Ｑ１＝Ｈ，Ｑ２＝Ｌ，Ｑ３＝Ｈ，Ｑ４
＝Ｌとなり受けたラッチ出力全てがＬレベルとはなって
いないため、ＨレベルのＮゼロ検出信号ＺＤＴを作成し
出力する。このＯＲゲート５３が出力するＮゼロ検出信
号ＺＤＴは、次の外部トリガ信号ＥＸ−Ｔの到来まで変
化しない。ＡＮＤゲート５４は、その一方の入力にＨレ
ベルのＮゼロ検出信号ＺＤＴを受けて、他方の入力に受
けた一致回路５２から出力されるＨレベルの一致出力Ｓ
Ａを通過させ、内部トリガ信号ＰＨ１を作成し出力し、
その状態が時刻ｔ２１まで継続する。

【００６６】ｔ２１＜時刻＜ｔ２６：図１７の時刻ｔ２
１からｔ２６の区間においては、カウンタ５０はそのカ
ウント値を増して行くが、それを受けた一致回路５２
は、その双方の入力がもはや一致しなくなり一致出力Ｓ
Ａを出力しない。

【００６７】ｔ２６≦時刻＜ｔ３０：図１７の時刻ｔ２
６で発振制御信号ＣＴ１はＬレベルとなり、その信号を
受けた遅延ライン発振器４０は、発振を停止しその発振
出力ＣＣＫはＬレベルとなり、その状態は時刻ｔ３０ま
で継続する。同様に、Ｌレベルの発振制御信号ＣＴ１を
受けたカウンタ５０は、そのクリアー入力ＣＬがＬレベ
ルとなり、カウンタ５０はクリアー状態となってその出
力Ｑ１〜ＱｎはＬレベルとなり、その状態は時刻ｔ３０
まで継続する。

【００６８】ｔ３０≦時刻＜ｔ３４：図１７の時刻ｔ３
０で発振制御信号ＣＴ１は再びＨレベルとなり、その信
号を受けた遅延ライン発振器４０は、発振を開始し発振
出力ＣＣＫを作成し出力する。同様に、そのクリアー入
力ＣＬにHレベルの発振制御信号ＣＴ１を受けたカウン
タ５０は、カウント可能な状態となり、そのクロック入
力ＣＫに受けた発振出力ＣＣＫをカウントし、カウント
出力Ｑ１〜Ｑｎを作成し出力する。

【００６９】ｔ３４≦時刻≦ｔ３５：図１７の時刻ｔ３
４に達すると、一致回路５２は、その一方の側の入力で
受けたラッチ５１のラッチ出力Ｑ１〜Ｑｎと、他方の側
の入力で受けたカウンタ５０のカウント出力Ｑ１〜Ｑｎ
の相互のデータが一致し、図１７の時刻ｔ２０と同様Ｈ
レベルの一致出力ＳＡを作成し出力する。このときＯＲ
ゲート５３は、時刻ｔ２０と同様ＨレベルのＮゼロ検出
信号ＺＤＴを出力しているので、両信号を受けたＡＮＤ
ゲート５４は、一致回路５２から受けたＨレベルの一致
出力ＳＡを通過させ、内部トリガ信号ＰＨ１を作成し出
力する。ところで、図１７において外部トリガ信号ＥＸ
−Ｔの到来した時刻ｔ２０と、位相位置付与回路１０Ａ
が内部トリガ信号ＰＨ１を作成し出力した時刻ｔ３４と
を比較すると、両時刻は発振制御信号ＣＴ１を基準に考
えれば、発振制御信号ＣＴ１の同一の位相位置（図１７
では、各々ｘ１で示した位相位置）となる。

【００７０】なお、図１８は、図１６で示す位相位置付
与回路１０Ａの動作を示す別のタイミングチャートであ
るが、図１７とは異なり、外部トリガ信号ＥＸ−Ｔを受
けたとき（図１８の時刻ｔ２８で示す位置）は、発振制
御信号ＣＴ１がＬレベルとなっている。図１６のＯＲゲ
ート５３は、このようなタイミングで外部トリガ信号Ｅ
Ｘ−Ｔを受けても、位相位置付与回路１０Ａが誤った位
相位置で内部トリガ信号ＰＨ１を出力できないようにす
るため備えられたものである。

【００７１】例えば、図１８の時刻２８で示すように、
発振制御信号ＣＴ１がＬレベルの間に外部トリガ信号Ｅ
Ｘ−Ｔが到来すると、誤った位相位置（図１８では時刻
ｔ２８〜ｔ３１及び時刻ｔ３６以降の位置）で一致出力
ＳＡが作成されるが、このような場合にはＯＲゲート５
３の出力がＬレベルとなり、一致出力ＳＡはＡＮＤゲー
ト５４を通過できない。そのため図１６の位相位置付与
回路１０Ａは、誤った位相位置で内部トリガ信号ＰＨ１
を出力しない。

【００７２】つまり、図１６の位相位置付与回路１０Ａ
は、図１８の時刻ｔ２８で外部トリガ信号ＥＸ−Ｔを受
けると、同時刻においてカウンタ５０の出力Ｑ１〜Ｑｎ
は全てＬレベルであり、その信号を受けたラッチ５１の
出力Ｑ１〜Ｑｎも全てＬレベルとなる。そのため、全て
Ｌレベルのラッチ５１の出力を受けたＯＲゲート５３
は、その出力がＬレベルとなる。その結果ＡＮＤゲート
５４は、その一方の入力がＬレベルとなるため他方の入
力に受けた一致出力ＳＡの通過を阻止する状態となり内
部トリガ信号ＰＨ１は出力できない。

【００７３】このようにして図１６で示す位相位置付与
回路１０Ａは、発振制御信号ＣＴ１と外部トリガ信号Ｅ
Ｘ−Ｔを受け、外部トリガ信号ＥＸ−Ｔを受けたときＨ
レベルとなっている発振制御信号ＣＴ１の位相位置を記
憶し、記憶に応じた発振制御信号ＣＴ１の位相位置で内
部トリガ信号ＰＨ１を作成し出力することができる。

【００７４】（２）クロック同期回路の動作について 図４は、図２及び図３と同様に、図１に示す本実施の形
態のクロック同期回路の動作を示すタイミングチャート
であるが、図２及び図３とは異なり、２番目に到来した
外部トリガ信号ＥＸ−Ｔの到来位置が、それ以前に出力
されていた同期クロック信号ＰＨＣＫの立ち下がる前
（図４では時刻ｔ４０）となった場合における動作を示
している。以下、本実施の形態のクロック同期回路にお
ける各部の動作を、図４を用いて時間の経過とともに詳
細に説明する。

【００７５】なお、図４の時刻ｔ２８より前の時刻にお
いて、本実施の形態のクロック同期回路は、図２及び図
３と同様の動作を行い、外部トリガ信号ＥＸ−Ｔが到来
したときの入力クロック信号ＣＫの位相位置（図４で
は、各ｘ１で示す位相位置）で立ち上がり、入力クロッ
ク信号ＣＫの半周期分、即ちデューティー５０％の位相
位置で立ち下がる同期クロック信号ＰＨＣＫを作成し出
力する。

【００７６】時刻＝ｔ２８：図４の時刻ｔ２８で位相ト
リガ作成回路１は、内部トリガ信号ＰＨＴを作成し出力
し、それを受けた幅作成回路５は、出力すべき同期クロ
ック信号ＰＨＣＫを立ち上げ、該同期クロック信号ＰＨ
ＣＫを受けた実測回路７は、その遅延ライン発振器７１
が発振を開始し、発振出力ＯＳＫ７１を作成する。ま
た、同期クロック信号ＰＨＣＫと遅延ライン発振器７１
の発振出力ＯＳＫ７１を受けた実測回路７のカウンタ７
３は、発振出力ＯＳＫ７１のカウント動作を開始する。

【００７７】ｔ２８＜時刻＜ｔ４０：同期クロック信号
ＰＨＣＫを受けた実測回路７は、その遅延ライン発振器
７１が発振を行い、発振出力ＯＳＫ７１を作成し、その
発振出力を受けた実測回路７のカウンタ７３は、発振出
力ＯＳＫ７１のカウント動作を行い、同期クロック信号
ＰＨＣＫのデューティー値の変化を該カウンタ７３の出
力Ｑ１〜Ｑｎの変化に置き換えて出力する。

【００７８】時刻＝ｔ４０：図４の時刻ｔ４０で新たな
外部トリガ信号ＥＸ−Ｔが到来すると、それを受けた位
相トリガ作成回路１は、この新たな入力クロック信号Ｃ
Ｋの位相位置で内部トリガ信号ＰＨＴを作成し出力す
る。

【００７９】時刻ｔ４０で新たな内部トリガ信号ＰＨＴ
を受けた幅作成回路５は、出力すべき同期クロック信号
ＰＨＣＫを立ち上げようとするが、幅作成回路５のリセ
ット入力Ｒには、図４の時刻ｔ２８以降、まだ一致出力
ＳＡを受けていない。そのため、幅作成回路５は、時刻
ｔ２８に続いて時刻４０に再度内部トリガ信号ＰＨＴを
受けても、その出力である同期クロック信号ＰＨＣＫが
Ｈレベルのまま変化しない。

【００８０】ｔ４０＜時刻＜ｔ４１：同期クロック信号
ＰＨＣＫを受けている実測回路７は、その遅延ライン発
振器７１が発振を行い、発振出力ＯＳＫ７１を作成し、
その発振出力を受けた実測回路７のカウンタ７３は、発
振出力ＯＳＫ７１のカウント動作を行い、引き続き同期
クロック信号ＰＨＣＫのデューティー値の変化を該カウ
ンタ７３の出力Ｑ１〜Ｑｎの変化に置き換えて出力す
る。

【００８１】時刻＝ｔ４１：一致回路６は、その一方の
側の入力に受けた演算回路４からの入力クロック信号Ｃ
Ｋの半周期分に相当する演算出力Ｙ１〜Ｙｎと、その他
方の側に受けた実測回路７からの同期クロック信号ＰＨ
ＣＫのデューティー値に応じて変化するカウンタ７３の
出力Ｑ１〜Ｑｎとが一致して、一致出力ＳＡを作成し出
力する。その結果、この一致出力ＳＡを受けた幅作成回
路５は、出力すべき同期クロック信号ＰＨＣＫを立ち下
げる。また、この位置は、それ以前と同様に時刻ｔ２８
から見ると入力クロック信号ＣＫの半周期分である。つ
まり、出力すべき同期クロック信号ＰＨＣＫは、その出
力途中に到来した外部トリガ信号ＥＸ−Ｔに影響される
こと無く、入力クロック信号ＣＫの半周期分、即ちデュ
ーティー５０％の位相位置で立ち下がることになる。

【００８２】時刻＝ｔ４２：図１の位相トリガ作成回路
１は、新たな外部トリガ信号ＥＸ−Ｔの到来した位相位
置である図４の時刻ｔ４２で新たな内部トリガ信号ＰＨ
Ｔを作成し出力し、それを受けた幅作成回路５は、時刻
ｔ２０と同様、出力すべき同期クロック信号ＰＨＣＫを
立ち上げる。

【００８３】時刻＝ｔ４３：時刻ｔ２１と同様、一致回
路６はその両方の入力がともに一致し、一致出力ＳＡを
出力し、幅作成回路５は、この一致出力ＳＡを受け出力
すべき同期クロック信号ＰＨＣＫを立ち下げる。なお、
時刻ｔ４２から時刻ｔ４３までの時間は、従来と同様入
力クロック信号ＣＫの半周期分となり、デューティー５
０％の位相位置で立ち下がる。

【００８４】時刻ｔ４３以降：本実施の形態のクロック
同期回路では、外部トリガ信号ＥＸ−Ｔが到来したとき
の入力クロック信号ＣＫの位相位置（図４の時刻ｔ４３
以降に示したｙ２の位相位置）で出力すべき同期クロッ
ク信号ＰＨＣＫを立ち上げ、入力クロック信号ＣＫの半
周期分、即ちデューティー５０％の位相位置で立ち下げ
る。

【００８５】この様にして本実施の形態のクロック同期
回路は、出力すべき同期クロック信号ＰＨＣＫを作成し
出力するが、この同期クロック信号ＰＨＣＫは、外部ト
リガ信号ＥＸ−Ｔが到来したときの入力クロック信号Ｃ
Ｋの位相位置で立ち上がり、入力クロック信号ＣＫの半
周期分、即ちデューティー５０％の位相位置で立ち下が
る。また、出力すべき同期クロック信号ＰＨＣＫを作成
し出力している途中で新たな外部トリガ信号ＥＸ−Ｔが
到来した場合には、それ以前に出力されていた同期クロ
ック信号ＰＨＣＫは、途中で到来した新たな外部トリガ
信号ＥＸ−Ｔに影響されること無くデューティー５０％
の位相位置で立ち下がり、その後、新たな外部トリガ信
号ＥＸ−Ｔが到来した入力クロック信号ＣＫの位相位置
で、新たな同期クロック信号ＰＨＣＫは立ち上がり、該
同期クロック信号ＰＨＣＫはデューティー５０％の位相
位置で立ち下がる。

【００８６】すなわち、本実施の形態のクロック同期回
路によると、同期クロック信号ＰＨＣＫが出力されてい
る際に外部トリガ信号ＥＸ−Ｔが到来した場合には、そ
れに直ちに対応して同期クロック信号ＰＨＣＫが作成さ
れ出力されないものの、それ以外の位相位置において
は、外部トリガ信号ＥＸ−Ｔの到来したときの入力クロ
ック信号ＣＫの位相位置で立ち上がり、入力クロック信
号ＣＫの半周期分、即ちデューティー５０％の位相位置
で立ち下がる同期クロック信号ＰＨＣＫを作成し出力す
ることができる。

【００８７】なお、これらは既に説明したように、時間
幅測定回路３及び実測回路７の遅延ライン発振器３１及
び７１において、各々の発振出力ＯＳＫ３１及びＯＳＫ
７１が同一周波数であり、時間幅測定回路３はタイミン
グ発生回路２の設定により入力クロック信号ＣＫのｎ周
期分（ｎは正の整数）に応じた時間幅測定結果を出し、
演算回路４は、受けた時間幅測定結果即ち時間幅測定回
路３のラッチ出力Ｑ１〜Ｑｎに対して１／２ｎの演算を
行う場合の動作である。

【００８８】［第１の実施の形態の変形例］本実施の形
態における図９に示す周期計測回路３の遅延ライン発振
器３１は、変形例として、図１１または図１２で示す構
成としても良い。すなわち、図１１は、ＮＡＮＤゲート
４１ａ及びインバータ４１ｂからなる部分について、図
９では１段で構成したが、これを２段で構成したもので
ある。その結果、インバータ４１ｃの遅延時間を無視す
れば、この図１１における発振出力ＯＳＫ３１の周期
は、図９における発振出力ＯＳＫ３１の２倍となる。ま
た、図１２は、ＮＡＮＤゲート４１ａ及びインバータ４
１ｂからなる部分をより一般化して、ｍ（ｍは正の整
数）段用いた構成としたものである。この場合、インバ
ータ４１ｃの遅延時間を、上記と同様に無視すれば、こ
の図１２の発振出力ＯＳＫ３１の周期は、図９のｍ倍と
なる。

【００８９】［第２の実施の形態］本発明の第１の実施
の形態によると、位相トリガ作成回路においてタイミン
グ発生回路１１は２つの発振制御信号ＣＴ１及びＣＴ２
を作成し出力するため、これに対応して位相位置付与回
路は、２つの位相位置付与回路１０Ａ及び１０Ｂを備え
た構成となっている。しかし、この構成では入力クロッ
ク信号ＣＫの繰り返し周波数が変動する場合や、そのデ
ューティーが６０％を大きく超えて過大、あるいは３０
％大きく下まわって過小となった場合には、正常な発振
制御信号ＣＴを作成できず、結果として位相トリガ作成
回路１が所望の内部トリガ信号ＰＨＴを作成し出力でき
ないことがある。本実施の形態は、このようなケースに
対応するためのものであり、図１３は、本実施の形態の
位相トリガ作成回路を示すブロック回路図である。ま
た、図１４は、図１３の位相トリガ作成回路１の動作を
示すタイミングチャートである。

【００９０】［構成］本実施の形態の図１３の位相トリ
ガ作成回路１には、遅延回路１０５，１０７及びインバ
ータ１０６から構成されるタイミング発生回路１１，位
相位置付与回路１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，ＯＲ
ゲート１２ｂ，１３が備えられている。そして、このよ
うな図１３の位相トリガ作成回路１において、そのタイ
ミング発生回路１１が入力クロック信号ＣＫを受け、そ
の信号をそのまま発振制御信号ＣＴ１として作成し出力
するように設けられている。同様に遅延回路１０５は、
受けた入力クロック信号ＣＫを一定時間ｔｄ１２遅延さ
せ、発振制御信号ＣＴ２を作成し出力するように設けら
れている。また、インバータ１０６は受けた入力クロッ
ク信号ＣＫを反転して位相を１８０度遅延させ、発振制
御信号ＣＴ３を作成し出力するように設けられている。
さらに、遅延回路１０５は、受けた発振制御信号ＣＴ３
を一定時間ｔｄ１３遅延させ、発振制御信号ＣＴ４を作
成し出力するように設けられている。

【００９１】［作用・効果］以下、本実施の形態のクロ
ック同期回路における各部の動作を、図１４を用いて時
間の経過とともに詳細に説明する。

【００９２】すなわち、時刻ｔ２０で、図１３の位相ト
リガ作成回路１の位相位置付与回路１０Ａは、発振制御
信号ＣＴ１と外部トリガ信号ＥＸ−Ｔを受け、外部トリ
ガ信号ＥＸ−Ｔを受けたときＨレベルとなっている発振
制御信号ＣＴ１の位相位置を記憶し、記憶に応じた発振
制御信号ＣＴ１の位相位置で内部トリガ信号ＰＨ１を作
成し出力する。同様に位相位置付与回路１０Ｂは、発振
制御信号ＣＴ２と外部トリガ信号ＥＸ−Ｔを受け、外部
トリガ信号ＥＸ−Ｔを受けたときＨレベルとなっている
発振制御信号ＣＴ２の位相位置を記憶し、記憶に応じた
発振制御信号ＣＴ２の位相位置で内部トリガ信号ＰＨ２
を作成し出力する。

【００９３】また、時刻ｔ３０で、図１３の位相トリガ
作成回路１の位相位置付与回路１０Ｃは、発振制御信号
ＣＴ３と外部トリガ信号ＥＸ−Ｔを受け、外部トリガ信
号ＥＸ−Ｔを受けたときＨレベルとなっている発振制御
信号ＣＴ３の位相位置を記憶し、記憶に応じた発振制御
信号ＣＴ３の位相位置で内部トリガ信号ＰＨ３を作成し
出力する。同様に位相位置付与回路１０Ｂは、発振制御
信号ＣＴ４と外部トリガ信号ＥＸ−Ｔを受け、外部トリ
ガ信号ＥＸ−Ｔを受けたときＨレベルとなっている発振
制御信号ＣＴ４の位相位置を記憶し、記憶に応じた発振
制御信号ＣＴ４の位相位置で内部トリガ信号ＰＨ４を作
成し出力する。なお、図１３のＯＲゲート１２ｂ及びＯ
Ｒゲート１３は、それぞれ第１の実施の形態である図１
の位相トリガ作成回路１のＯＲゲート１２及び１３と同
様の働きをする。

【００９４】したがって、本実施の形態のクロック同期
回路によると、入力クロック信号ＣＫの繰り返し周波数
が変動する場合や、そのデューティーが６０％を大きく
超えて過大、あるいは３０％大きく下まわって過小とな
った場合にも、図１３のタイミング発生回路１１は適正
な発振制御信号ＣＴを作成し、さらに図１３の位相トリ
ガ作成回路１は、図１で示す位相トリガ作成回路１と同
様に、所望の内部トリガ信号ＰＨＴを作成し出力するこ
とができる。

【００９５】［第２の実施の形態の変形例］なお、図１
３で示した位相トリガ作成回路は、その位相位置付与回
路を更に多数用いて図１５に示す構成としても良い。

【００９６】［第３の実施の形態］ ［構成］上記第１の実施の形態である図１のクロック同
期回路では、時間幅測定回路３及び実測回路７の双方の
遅延ライン発振器３１及び７１において発振出力ＯＳＫ
３１及びＯＳＫ７１の出力周波数は同一であったが、本
実施の形態は、これら発振出力ＯＳＫ３１とＯＳＫ７１
を異なる出力周波数の構成としたものであり、請求項２
記載の本発明に対応する。

【００９７】このような本実施の形態によると、具体的
には、図１に示す本実施の形態のクロック同期回路の時
間幅測定回路３及び実測回路７の遅延ライン発振器３
１，７１において、これら発振出力ＯＳＫ３１，ＯＳＫ
７１を各々異なる出力周波数とした場合、演算回路４
は、その入力Ｘ１〜Ｘｎに時間幅測定回路３のラッチ３
３からのラッチ出力Ｑ１〜Ｑｎを受け、それらに対して
上記タイミング発生回路２の設定と共に、各遅延ライン
発振器の発振出力ＯＳＫ３１とＯＳＫ７１の周波数比に
も応じた演算を行うことになる。

【００９８】以上によれば演算回路４は、入力クロック
信号ＣＫの半周期分に相当する実測回路７のカウンタ７
３の出力Ｑ１〜Ｑｎを演算結果Ｙ１〜Ｙｎに置き換えて
出力し、一致回路６は演算回路４からの演算結果Ｙ１〜
Ｙｎと実測回路７からのカウント値を受け、双方が一致
したときに同期クロック信号ＰＨＣＫのデューティーが
５０％となったことを示す一致出力ＳＡを出力すること
になる。

【００９９】図１９は、このような構成における図１の
動作を示すタイミングチャートであり、以下、本実施の
形態のクロック同期回路における各回路の構成につい
て、この図１９を用いて順次説明する。なお、図１９に
おいて、図１に示す時間幅測定回路３の遅延ライン発振
器３１の発振出力ＯＳＫ３１は、その周波数が図２及び
図３の半分であり、実測回路７の遅延ライン発振器７１
の発振出力ＯＳＫ７１は、その周波数が図２及び図３と
同一である。つまり図１９では、発振出力ＯＳＫ３１の
周波数は、発振出力ＯＳＫ７１の半分である。また、図
２及び図３と同様、図１９においてもＣＫは位相トリガ
作成回路１及びタイミング発生回路２に入力される入力
クロック信号ＣＫであり繰り返し周波数は一定（周期
Ｔ）であるがデューティーは変動することがあるクロッ
ク信号である。また、外部トリガ信号ＥＸ−Ｔは、入力
クロック信号ＣＫとは非同期の関係にあるトリガ信号で
ある。なお、図２及び図３の各ｘ１の位置及び各ｙ１の
位置は、入力クロック信号ＣＫの同一位相位置である。
そのため同期クロック信号ＰＨＣＫの周期は入力クロッ
ク信号ＣＫと同一であり、同様に繰り返し周波数も入力
クロック信号ＣＫと同一となる。

【０１００】（１）位相トリガ作成回路１ 位相トリガ作成回路１は、外部トリガ信号ＥＸ−Ｔの到
来したときの入力クロック信号ＣＫの位相位置で内部ト
リガ信号ＰＨＴを作成し出力する。すなわち、図１９の
時刻ｔ２０及びｔ３０で外部トリガ信号ＥＸ−Ｔが到来
すると、到来したときの入力クロック信号ＣＫの位相位
置（図１９の各ｘ１及びｙ１の位相位置）で内部トリガ
信号ＰＨＴを作成し出力する。

【０１０１】（２）タイミング発生回路２ タイミング発生回路２は、そのカウンタ２０が入力クロ
ック信号ＣＫを受けて該クロック信号のカウント動作を
行い、該カウンタ２０のカウント値の設定に対応して入
力クロック信号ＣＫの周期に応じた基準周期信号２ＥＣ
Ｋを作成して出力する。図１９では、カウンタ２０は、
１／４カウンタとして動作している。そのためカウンタ
２０は、入力クロック信号ＣＫの２周期に応じた基準周
期信号２ＥＣＫを作成して出力する。また、パルス幅拡
幅回路２１は、基準周期信号２ＥＣＫを受けて、入力ク
ロック信号ＣＫの周期に応じた時間幅を有し、しかも基
準周期信号２ＥＣＫよりも若干遅れた位置（図１９の例
では、入力クロック信号ＣＫの２周期に応じた時間幅を
有し、基準周期信号２ＥＣＫよりも時間ｔｄだけ若干遅
れた位置）まで継続して出力する周期計測信号２ＣＫＷ
を作成して出力する。

【０１０２】（３）時間幅測定回路３ 時間幅測定回路３は、その遅延ライン発振器３１が周期
計測信号２ＣＫＷを受けて発振動作を開始し、発振出力
ＯＳＫ３１を作成し出力する。また、カウンタ３２は、
そのクリア入力ＣＬに周期計測信号２ＣＫＷを受けて
（例えば図１９では、時刻ｔａ１から）カウント動作が
可能となり、そのクロック入力ＣＫに発振出力ＯＳＫ３
１を受けて、該発振出力ＯＳＫ３１のカウント動作を開
始し、周期計測信号２ＣＫＷの立ち上がりからの時間幅
に応じて変化するカウント出力Ｑ１〜Ｑｎを作成し出力
する。さらに、ラッチ３３は、そのデータ入力Ｄ１〜Ｄ
ｎにカウンタ３２からのカウンタ出力Ｑ１〜Ｑｎを受け
てラッチ動作を待機し、そのクロック入力ＣＫに基準周
期信号２ＥＣＫの立下りを受けて（例えば図１９では、
時刻ｔｂ１のタイミングで）、そのデータ入力Ｄ１〜Ｄ
ｎに受けていたカウント出力Ｑ１〜Ｑｎをラッチし、該
カウント出力を次の基準周期信号２ＥＣＫの立下り時ま
で保持するラッチ出力Ｑ１〜Ｑｎを作成し出力する。

【０１０３】ところで図１９の例では、時刻ｔａ１から
時刻ｔｂ１間は、入力クロック信号ＣＫの２周期分の時
間幅である。この間に遅延ライン発振器３１は、「１
６」クロック分の発振出力ＯＳＫ３１を作成出力し、該
発振出力ＯＳＫ３１を受けたカウンタ３２は、時刻ｔｂ
１において入力クロック信号ＣＫの２周期分の時間幅に
応じた「１６」カウントに相当するカウント出力Ｑ１〜
Ｑｎを作成し出力する。

【０１０４】また、ラッチ３３は、この時刻ｔｂ１のタ
イミングでそのデータ入力Ｄ１〜Ｄｎに受けたカウンタ
３２からのカウント出力Ｑ１〜Ｑｎをラッチする。その
ため、図１９においてラッチ３３の出力は、入力クロッ
ク信号ＣＫの２周期分に応じた時間幅測定結果として
「１６」に相当するラッチ出力Ｑ１〜Ｑｎを作成し出力
する。

【０１０５】なお、時間幅測定回路３は、タイミング発
生回路２のカウンタ２０の設定の変更、即ちカウンタ２
０のカウント値を変更してｎ周期分（ｎは正の整数）に
おける測定を行っても良い。

【０１０６】いずれにせよ時間幅測定回路３のラッチ出
力Ｑ１〜Ｑｎは、入力クロック信号ＣＫの周期に応じた
時間幅測定結果となり、その周期はタイミング発生回路
２のカウンタ２０の設定に応じて変化する。

【０１０７】（４）演算回路４ 演算回路４は、その入力Ｘ１〜Ｘｎに時間幅測定回路３
のラッチ３３からラッチ出力Ｑ１〜Ｑｎを受け、それら
に対してタイミング発生回路２の設定並びに時間幅測定
回路３と実測回路７双方に内蔵された遅延ライン発振器
の周波数比に応じた演算を行い、入力クロック信号ＣＫ
の半周期分に相当する実測回路７のカウンタ７３の出力
Ｑ１〜Ｑｎを演算結果Ｙ１〜Ｙｎに置き換えて出力す
る。

【０１０８】既にタイミング発生回路２で説明を行った
が、図１９では図１のタイミング発生回路２のカウンタ
２０は、１／４カウンタとして動作している。そのため
時間幅測定回路３は、入力クロック信号ＣＫの２周期分
に応じた時間幅を測定し、その測定結果として時間幅測
定回路３のラッチ３３の出力に「１６」に相当するラッ
チ出力を作成し出力する。そこで演算回路４は、タイミ
ング発生回路２の設定に応じて入力クロック信号ＣＫの
２周期分を入力クロック信号ＣＫの半周期分に変換する
ため時間幅測定回路３のラッチ３３の出力「１６」に対
して１／４の演算を行う。

【０１０９】また、演算回路４は、図１９では時間幅測
定回路３及び実測回路７の遅延ライン発振器の発振出力
ＯＳＫ３１及びＯＳＫ７１は、その出力周波数が異な
り、具体的には発振出力ＯＳＫ３１の周波数は、発振出
力ＯＳＫ７１の半分であることから、この周波数比に応
じた演算も行い、具体的には２倍の演算も同時に行う。
この結果、演算回路４は、図１９では合計で１／４×２
＝１／２の演算を行う。つまり演算回路４は、時間幅測
定回路３のラッチ３３の出力「１６」に対して１／２の
演算を行い、演算回路４はその出力Ｙ１〜Ｙｎに「８」
に相当する演算結果を出力する。つまり図１９において
入力クロック信号ＣＫの半周期分は、実測回路７の遅延
ライン発振器７１の発振出力ＯＳＫ７１では「８」クロ
ック分に相当する時間の長さとなる。

【０１１０】なお、タイミング発生回路２のカウンタ２
０の設定変更を行い、時間幅測定回路３が入力クロック
信号ＣＫのｎ周期分（ｎは正の整数）に応じた時間幅測
定結果を出力し、更に時間幅測定回路３及び実測回路７
の遅延ライン発振器は、その各発振出力ＯＳＫ３１及び
ＯＳＫ７１の出力周波数が異なり、具体的には発振出力
ＯＳＫ３１の周波数は、発振出力ＯＳＫ７１の１／ｍ
（ｍは正の整数）となる場合には、演算回路４は時間幅
測定回路３のラッチ出力Ｑ１〜Ｑｎに対して１／２ｎの
演算を行うと共に、時間幅測定回路３及び実測回路７の
各発振出力ＯＳＫ３１及びＯＳＫ７１の周波数比にも応
じてｍ倍の演算も同時に行う。

【０１１１】その結果、演算回路４は、以上の条件下で
は、その入力に受けた時間幅測定回路３のラッチ出力Ｑ
１〜Ｑｎに対してｍ／２ｎの演算を行い、入力クロック
信号ＣＫの半周期分に相当する実測回路７のカウンタ７
３の出力Ｑ１〜Ｑｎを、演算回路４の演算結果Ｙ１〜Ｙ
ｎに置き換えて出力する。

【０１１２】（５）実測回路７ 実測回路７の遅延ライン発振器７１は、幅作成回路５か
ら同期クロック信号ＰＨＣＫを受けて発振動作を開始
し、発振出力ＯＳＫ７１を作成し出力する。

【０１１３】実測回路７のカウンタ７３は、そのクリア
入力ＣＬに同期クロック信号ＰＨＣＫを受けてカウント
可能な状態となり（例えば図１９の時刻ｔ２０及びｔ３
０）、そのクロック入力ＣＫに発振出力ＯＳＫ７１を受
けてそのカウント動作を行い、同期クロックＰＨＣＫの
パルス幅の増加、つまり同期クロック信号ＰＨＣＫのデ
ューティー値の変化を、カウンタ７３の出力Ｑ１〜Ｑｎ
の変化に置き換えて出力する。

【０１１４】（６）一致回路６ 一致回路６は、演算回路４の演算出力Ｙ１〜Ｙｎを一方
の側の入力Ａ１〜Ａｎに受け、実測回路７から同期クロ
ック信号ＰＨＣＫのデューティー値に応じて変化するカ
ウンタ出力Ｑ１〜Ｑｎを他方の側の入力Ｂ１〜Ｂｎに受
け、両側の入力値が一致したときに一致出力ＳＡを出力
し同期クロック信号ＰＨＣＫのデューティーが５０％の
パルス幅に達したことを一致出力ＳＡの出力に置き換え
て出力する。

【０１１５】上記のとおり、図１９において一致回路６
は、その一方の入力Ａ１〜Ａｎに演算回路４から「８」
に相当する演算出力を受けているが、これはタイミング
発生回路２、時間幅測定回路３及び演算回路４の働きに
より入力クロック信号ＣＫの半周期分に相当する実測回
路７のカウンタ７３の出力Ｑ１〜Ｑｎを、演算回路４の
演算結果Ｙ１〜Ｙｎに置き換えたものである。そこで実
測回路７のカウンタ７３は、そのクリア入力ＣＬに同期
クロック信号ＰＨＣＫを受けてカウント可能な状態とな
り（例えば図１９の時刻ｔ２０及びｔ３０）、そのクロ
ック入力ＣＫに発振出力ＯＳＫ７１を受けてそのカウン
ト動作を行い、発振出力ＯＳＫ７１が「８」クロック分
出力し、それをうけたカウンタ７３が「８」に相当する
カウント出力Ｑ１〜Ｑｎを出力すると（例えば図１９の
時刻ｔ２１及びｔ３１）一致回路６は、その両側の入力
が「８」となって一致し、一致出力ＳＡを作成し出力す
る。

【０１１６】つまり、上記の一致回路６が一致出力ＳＡ
を出力する位置は、例えば、図１９の時刻ｔ２０及びｔ
３０から見れば入力クロック信号ＣＫの半周期分とな
り、一致回路６は同期クロック信号ＰＨＣＫのデューテ
ィーが５０％のパルス幅に達したことを一致出力ＳＡの
出力に置き換えて出力していることが分かる。

【０１１７】（７）幅作成回路５ 幅作成回路５は、そのＲＳフリップフロップ（ＲＳ−Ｆ
Ｆ）５ａのセット入力Ｓに内部トリガ信号ＰＨＴを受
け、出力すべき同期クロック信号ＰＨＣＫの立ち上げ動
作を行う。また、出力すべき同期クロックＰＨＣＫのデ
ューティーが５０％つまり半周期（Ｔ／２）の位置に達
すると、幅作成回路５は、そのＲＳ−ＦＦ５ａのリセッ
ト入力Ｒに一致回路６から一致出力ＳＡを受け、出力す
べき同期クロック信号ＰＨＣＫの立ち下げ動作を行う。
図１９の時刻ｔ２１及びｔ３１はその例を示したもので
ある。

【０１１８】すなわち、図１９の時刻ｔ２１で一致出力
ＳＡを受けた幅作成回路５は、同期クロック信号ＰＨＣ
ＫをＬレベルに立ち下げるので同期クロック信号ＰＨＣ
Ｋは、入力クロック信号ＣＫの半周期分で立ち下がるこ
とになる。

【０１１９】以後、同様に位相トリガ作成回路１は、外
部トリガ信号ＥＸ−Ｔを受けたときに応じた入力クロッ
ク信号ＣＫの位相位置（図１９の各ｘ１またはｙ１の位
置）で内部トリガ信号ＰＨＴを作成し、それを受けた幅
作成回路５は、出力すべき同期クロック信号ＰＨＣＫの
立ち上げ動作を行うとともに、一致回路６からの一致出
力ＳＡを受け出力すべき同期クロック信号ＰＨＣＫをデ
ューティー５０％に対応するタイミング位置で立ち下げ
動作を行う。

【０１２０】（８）まとめ 以上のとおり、図１に示す本実施の形態のクロック同期
回路は、外部トリガ信号ＥＸ−Ｔに同期し、入力クロッ
ク信号ＣＫと同一の繰り返し周波数で、しかもデューテ
ィー５０％に対応するタイミング位置で立ち下がる同期
クロック信号ＰＨＣＫを作成し出力するように設けられ
ている。

【０１２１】なお、このような本実施の形態における演
算回路４で行う演算をまとめると、以下のとおりとな
る。 （ａ） 図１の第１の実施の形態において時間幅測定回
路３及び実測回路７の遅延ライン発振器３１及び７１
で、発振出力ＯＳＫ３１の周波数がＯＳＫ７１の周波数
の１／２であり、時間幅測定回路３はタイミング発生回
路２の設定により入力クロック信号ＣＫのｎ（ｎは正の
整数）に応じた時間幅測定結果を出した場合には、演算
回路４は、受けた時間幅測定結果即ち時間幅測定回路３
のラッチ出力Ｑ１〜Ｑｎに対して１／ｎの演算を行う。 （ｂ） 図１の第１の実施の形態において時間幅測定回
路３及び実測回路７の遅延ライン発振器３１及び７１
で、発振出力ＯＳＫ３１の周波数がＯＳＫ７１の周波数
の１／ｍ（ｍは正の整数）であり、時間幅測定回路３は
タイミング発生回路２の設定により入力クロック信号Ｃ
Ｋのｎ（ｎは正の整数）に応じた時間幅測定結果を出し
た場合には、演算回路４は、受けた時間幅測定結果即ち
時間幅測定回路３のラッチ出力Ｑ１〜Ｑｎに対してｍ／
２ｎの演算を行う。

【０１２２】［作用・効果］図２０は、図１９と同様に
本実施の形態のクロック同期回路の動作を示すタイミン
グチャートであるが、図１９とは異なり２番目に到来し
た外部トリガ信号ＥＸ−Ｔの到来位置が、それ以前に出
力されていた同期クロック信号ＰＨＣＫの立ち下がる前
（図２０では時刻ｔ４０）となった場合における動作を
示している。

【０１２３】図２０と、第１の実施の形態における同様
の状況下での図１の動作を示す図４とを比べても分かる
ように、本実施の形態の場合、つまり図１の時間幅測定
回路３及び実測回路７の遅延ライン発振器３１及び７１
において、各発振出力ＯＳＫ３１及びＯＳＫ７１は、そ
の出力周波数が異なり演算回路４は、これら発振出力Ｏ
ＳＫ３１とＯＳＫ７１の周波数比に応じて演算の設定を
変更する構成とした場合でも、本発明の一実施例である
図１は、同期クロック信号ＰＨＣＫが出力されている際
に外部トリガ信号ＥＸ−Ｔが到来した時には、それに直
ちに対応して同期クロック信号ＰＨＣＫが作成され出力
されないものの、それ以外の位相位置においては、外部
トリガ信号ＥＸ−Ｔの到来したときの入力クロック信号
ＣＫの位相位置で立ち上がり、入力クロック信号ＣＫの
半周期分、即ちデューティー５０％の位相位置で立ち下
がる同期クロック信号ＰＨＣＫを作成し出力することが
可能である。

【０１２４】

【発明の効果】以上、説明したように本発明によれば、
次のような優れた効果を奏することができる。（１）外
部トリガ信号（ＥＸ−Ｔ）に関連する素子数を大幅に低
減したため、外部トリガ信号（ＥＸ−Ｔ）が到来したと
きから出力が立ち上がるまでの時間遅れが低減されると
共に消費電力が抑えられ、更にコストも低減される。 （２）外部トリガ信号（ＥＸ−Ｔ）に関連したフリップ
フロップを削減したため、不要なジッタの増加を抑えら
れる。 （３）回路全体の中で構成上多くの素子数が必要とされ
る演算回路、一致回路を低減出来たため、消費電力が抑
えられ更にコストも低減される。 （４）本発明の出力となる同期クロック信号ＰＨＣＫの
立ち下がり位置に関連する素子を大幅に削減できたた
め、同期クロック信号ＰＨＣＫのデューティーを精度良
く５０％に近づけることが可能となる。

【図面の簡単な説明】

【図１】本発明による第１の実施の形態に係る位相トリ
ガ作成回路のブロック回路図である。

【図２】図１のブロック回路図の動作を示すタイミング
チャートである。

【図３】図１のブロック回路図の動作を示すタイミング
チャートである。

【図４】図１のブロック回路図の動作を示すタイミング
チャートである。

【図５】図１のタイミング発生回路１１の一例を示す回
路図である。

【図６】図５の回路図の動作を示すタイミングチャート
である。

【図７】図１のパルス幅拡幅回路２１の一例を示す回路
図である。

【図８】図７の回路図の動作を示すタイミングチャート
である。

【図９】図１の遅延ライン発振器３１の一例を示す回路
図である。

【図１０】図９の回路図の動作を示すタイミングチャー
トである。

【図１１】図１の遅延ライン発振器３１の一例を示す回
路図である。

【図１２】図１の遅延ライン発振器３１の一例を示す回
路図である。

【図１３】本発明の第２の実施の形態における位相トリ
ガ作成回路のブロック回路図である。

【図１４】図１３のブロック回路図の動作を示すタイミ
ングチャートである。

【図１５】図１の位相トリガ作成回路１の一例を示すブ
ロック回路図である。

【図１６】図１の位相トリガ作成回路１の位相位置付与
回路１０Ａの一例を示す回路図である。

【図１７】図１６の回路図の動作を示すタイミングチャ
ートである。

【図１８】図１６の回路図の動作を示すタイミングチャ
ートである。

【図１９】本発明による第３の実施の形態に係る図１の
ブロック回路図の動作を示すタイミングチャートであ
る。

【図２０】本発明による第３の実施の形態に係る図１の
ブロック回路図の動作を示すタイミングチャートであ
る。

【図２１】従来のクロック同期回路の左半分を示す図で
ある。

【図２２】従来のクロック同期回路の右半分を示す図で
ある。

【図２３】図２１及び２２に示した従来のクロック同期
回路の問題点を示す図である。

【符号の説明】

１ 位相トリガ作成回路 ２ タイミング発生回路 ３ 時間幅測定回路 ４ 演算回路 ５ 幅作成回路 ５ａ ＲＳ−ＦＦ ６ 一致回路 ７ 実測回路 １０Ａ 位相位置付与回路 １０Ｂ 位相位置付与回路 １０Ｃ 位相位置付与回路 １０Ｄ 位相位置付与回路 １０Ｎ 位相位置付与回路 １１ タイミング発生回路 １２ ＯＲゲート １２ｂ ＯＲゲート １２ｃ ＯＲゲート １３ ＯＲゲート ２０ カウンタ ２１ パルス幅拡幅回路 ３１ 遅延ライン発振器 ３２ カウンタ ３３ ラッチ ３４ 演算回路 ３６ 一致回路 ４０ 遅延ライン発振器 ４０ｂ 遅延ライン発振器 ４１ａ ＮＡＮＤゲート ４１ｂ インバータ ４１ｃ インバータ ４２ａ ＮＡＮＤゲート ４２ｂ インバータ ４Ｍａ ＮＡＮＤゲート ４Ｍｂ インバータ ５０ カウンタ ５１ ラッチ ５２ 一致回路 ５３ ＯＲゲート ５４ ＡＮＤゲート ７１ 遅延ライン発振器 ７３ カウンタ ９１ ＲＳ−ＦＦ ９２ ＲＳ−ＦＦ ９３ ＲＳ−ＦＦ ９４ ＲＳ−ＦＦ ９５ ＯＲゲート ９６ ＯＲゲート ９７ ＯＲゲート ９８ ＯＲゲート １０１ 遅延回路 １０２ ＯＲゲート １０３ ＮＡＮＤゲート １０５ 遅延回路 １０６ インバータ １０７ 遅延回路 １１０ 遅延回路 １１１ ＯＲゲート １５１ ＡＮＤゲート １５２ ＡＮＤゲート １５３ ＯＲゲート １５４ ＰＲ−Ｄ−ＦＦ １５５ ＯＲゲート ２０１ タイミング発生回路 ２０２ タイミング発生回路 ２１１ Ｄ−ＦＦ ２１２ Ｄ−ＦＦ ２１３ ＡＮＤゲート ２１４ ＡＮＤゲート ２１５ ＡＮＤゲート ２１６ ＡＮＤゲート ２ＥＣＫ 基準周期信号 ２ＣＫＷ 周期計測信号 ＣＣＫ 発振出力 ＣＫ 入力クロック信号 ＣＫＤ 遅延クロック信号 ＣＴ１ 発振制御信号 ＣＴ２ 発振制御信号 ＣＴ３ 発振制御信号 ＣＴ４ 発振制御信号 ＣＴＮ 発振制御信号 ＤＣＫ 基準遅延信号 ＤＬ−ＯＳＣ 遅延ライン発振器 ＥＸ−Ｔ 外部トリガ信号 ＦＣ 帰還信号 ＮＣＴ 一次クロック信号 ＯＳＫ３１ 発振出力 ＯＳＫ７１ 発振出力 ＰＨ１ 内部トリガ信号 ＰＨ２ 内部トリガ信号 ＰＨ３ 内部トリガ信号 ＰＨ４ 内部トリガ信号 ＰＨＮ 内部トリガ信号 ＰＨＣＫ 同期クロック信号 ＰＨＳ 内部トリガ信号 ＰＨＴ 内部トリガ信号 ＳＡ 一致出力 ＺＤＴ Ｎゼロ検出信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部トリガ信号を受けたときに応じた入
   力クロック信号の位相位置で内部トリガ信号を作成して
   出力する位相トリガ作成回路と該位相トリガ作成回路か
   らの内部トリガ信号を受け、出力すべき同期クロック信
   号の立ち上げ動作を行い、一致回路からの一致信号を受
   け出力すべき同期クロック信号の立ち下げ動作を行う幅
   作成回路と入力クロック信号を受け、その周期に応じた
   タイミング信号を作成して出力するタイミング発生回路
   と該タイミング発生回路からのタイミング信号を受け、
   入力クロック信号の周期に応じた時間幅を測定し、その
   時間幅測定結果に応じた論理データを出力する時間幅測
   定回路と該時間幅測定回路からの論理データを受け、そ
   の論理データに対してタイミング発生回路の設定に応じ
   た演算を行い、入力クロック信号の半周期分に相当する
   演算結果を出力する演算回路と幅作成回路からの同期ク
   ロック信号を受け、その信号の立ち上がりからの継続時
   間に応じたカウント値を出力する実測回路と演算回路か
   らの演算結果と、実測回路からのカウント値を受け、双
   方が一致したことを示す一致信号を出力する一致回路
   と、を備えることを特徴とするクロック同期回路。
2. 【請求項２】 請求項１に記載のクロック同期回路にお
   いて、上記演算回路は、上記時間幅測定回路からの論理
   データを受け、その論理データに対して上記タイミング
   発生回路、上記時間幅測定回路及び上記実測回路の設定
   に応じた演算を行い、その演算結果を出力すること、を
   特徴とするクロック同期回路。