CN1132104C

CN1132104C - 时钟同步延迟控制电路

Info

Publication number: CN1132104C
Application number: CN97110801A
Authority: CN
Inventors: 户田春希
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-04-23
Filing date: 1997-04-23
Publication date: 2003-12-24
Anticipated expiration: 2017-04-23
Also published as: CN1389797A; KR100292127B1; KR970072700A; CN1229729C; CN1169000A; TW345636B

Abstract

一种时钟同步延迟控制电路，该电路能在使内部时钟同步、进行数据传送的系统中，使该内部时钟与外部时钟正确同步。外部时钟CK经由缓冲器，变为具有偏离D1的内部时CLK。该内部时钟CLK通过经由具有延迟量A的延迟电路32、形成延迟量2×Δ的延迟单元阵列33-1～33-n以及具有延迟量D2的延迟电路34，变成校正内部时钟CK’，与外部时钟CK同步。各延迟单元具备状态保持部；前向脉冲经过的延迟单元，固定维持于状态保持部所定的状态。由此，可正确形成延迟量2×Δ。

Description

时钟同步延迟控制电路

技术领域

本发明涉及一种用延迟阵列，对CPU发生的外部时钟的定时和存储器(IC)内部使用的内部时钟的定时进行控制的控制电路。

背景技术

最近，使用存储器、使其与时钟同步进行数据传送，从而实现高速数据传送的应用情况正在增加。例如，使用同步DRAM之类的时钟同步型DRAM，使其分别与100MHz和250MHz的时钟同步，然后在与CPU等部件之间进行数据的发送接收。

在这样的使其与时钟同步，然后在部件之间进行数据发送接收的系统中，会产生一个问题，那就是CPU等部件给予存储器的外部时钟和该存储器内部所生成的内部时钟之间会有微小的时间差，即有偏离。

例如，使用100MHz的外部时钟时，由于1个周期是10毫微秒，所以如果在外部时钟和内部时钟间有1毫微秒的偏差，则这一偏差相当于1个周期的时间的10％，将会妨碍高速同步控制。

特别是由存储器向其它部件传送数据时，外部时钟和和内部时钟的偏离将直接影响到存储器数据的输出时间，使数据传送时间变慢。

图48表示使用高速时钟进行同步控制的系统之一例。另外，图49是表示图48的系统中的外部时钟和内部时钟的关系图。

例如，由CPU12所生成的外部时钟CK输入至存储器(同步DRAM等的时钟同步型DRAM)11上。外部时钟CK经由缓冲器13变换成内部时钟CLK，内部时钟CLK供给输入电路14、输出电路15及写入读出电路16等，控制数据的输入输出动作。

由于内部时钟CLK是通过将外部时钟CK作为触发信号、由缓冲器13生成的，所以在外部时钟CK和内部时钟CLK之间必然存在偏离。

由于控制存储器11内部动作的是内部时钟CLK，所以，在存储器11和其它部件(CPU12等)进行数据的发送接收时，有必要估算到外部时钟CK和和内部时钟CLK之间偏离的定时设定。但是，估算了这一偏离的定时设定，将使数据的传送速度变慢，这一点已如上面所述。

为此，最近正进行技术开发以消除这一偏离。下面，说明现阶段该技术的二个例子。

第一个是采用PLL(Phase-Locked Loop：锁相环路)的技术。这种技术是通过PLL检出偏离的宽度，设法使这一偏离变为零。此外，由于这一技术要对内部时钟施加反馈，所以，当加到存储器上的外部时钟的频率总是一定且不会中断时，这一技术是有效的。

第二个是一种基于所定的原理，构成生成与外部时钟一致的补偿内部时钟的电路的技术。外部时钟的频率有变化，或外部时钟即使中断，这一技术能马上对应这些情况使外部时钟和内部时钟一致，所以，这一技术被认为是很有前途的。

下面，详细说明上述第二种技术。

首先，一边参照图50，一边就该技术的原理作一说明。

设外部时钟CK和内部时钟CLK的偏离的宽度(延迟量)为D1、外部时钟CK和内部时钟CLK的周期为T。这里，在从内部时钟CLK的第一个脉冲产生的时刻(前沿时刻)起经过了时间A的时刻，使产生延迟模仿脉冲FCL。这时，从延迟模仿脉冲FCL产生的时刻至内部时钟CLK的第二个脉冲产生的时刻为止的时间定为Δ。另外，复制这一时间Δ，使在由延迟模仿脉冲FCL产生的时刻起、经过2×Δ时间后的时刻上产生延迟模仿脉冲RCL。于是，从延迟模仿脉冲RCL产生的时刻起经过时间A后的时刻就与内部时钟CLK的第三个脉冲产生的时刻一致。

其中，假定(A+W)＜T。W是延迟模仿脉冲FCL、RCL的宽度。

这里，假定从延迟模仿脉冲RCL产生的时刻起至外部时钟CK的第三个脉冲产生的时刻为止的时间为D2的话，则如果能使延迟模仿脉冲RCL仅延迟时间D2，就可得到与外部时钟CK的的定时相一致的补偿内部时钟CK’。也就是说，形成能产生延迟量A、(2×Δ)、D2的延时电路，并使内部时钟CLK刚好推迟时间A+(2×Δ)+D2的话，就会得到与外部时钟CK的定时一致的补偿内部时钟CK’。由图50显然可知存在A＝D1+D2这一关系，所以，延迟量D2可由A及D1求得。

另外，由于外部时钟CK有及内部时钟CLK的周期T是一不定值，这是作为前提的，所以，时间Δ也没有定值。因此，必须要构成一个能相应于外部时钟CK及内部时钟CLK的周期T来正确生成时间(2×Δ)那样的生成时间(2×Δ)的延迟电路。若遵循这一原理，就可以不依赖于外部时钟CK及内部时钟CLK的周期T，使补偿内部时钟的第一个脉冲总是与外部时钟CK的的第三个脉冲一致。另外，由于在外部时钟CK的第三个脉冲以后的时间内，外部时钟CK的定时与补偿内部时钟CLK的定时会保持一致，所以，即使在外部时钟CK中断那样的情况下，也可立即与之相应、使外部时钟和内部时钟一致。

下面，基于上述原理，就使外部时钟与内部时钟的定时一致的电路构成作一讨论。

图51是表示该电路构成的一个例子的图。外部时钟CK经由输入端21输入至输入缓冲器22。内部时钟CLK从输入缓冲器22输出。这里，由于输入缓冲器22有延迟量D1，所以，在外部时钟CK和内部时钟CLK之间，会产生延迟量D1那么大小的偏离。内部时钟CLK经由具有延迟量A的延迟电路23，输入至前向延迟阵列24。前向延迟阵列24由多个具有延迟量d的延迟电路25-1、25-2……25-n所构成。密勒控制电路26具有与延迟电路25-1、25-2、……25-n的数目相当数量的控制单元27-1、27-2，……27-n。密勒控制电路26决定前向延迟阵列24的延迟量Δf，同时它具有使后向延迟阵列28的延迟量Δb与延迟量Δf相等的功能。后向延迟阵列28与前向延迟阵列24相同，由多个具有延迟量d的延迟电路29-1、29-2。……29-n所构成。从后向延迟阵列28输出的时钟，经由具有延迟量D2的延迟电路30，就变为具有和外部时钟CK的定时相一致的定时的补偿内部时钟CK’。

在上述结构的电路中，是使前向延迟阵列24的构成与后向延迟阵列28的构成相同，并将前向脉冲的延迟量Δf照原样复制后作为后向脉冲的延迟量Δb，从而得到2Δ(Δf＝Δb＝Δ)的。

然而，在上述结构的电路中有一个缺点，即要使前向脉冲的延迟量Δf和后向脉冲的延迟量Δb一致这一点是很难的，它起因于前向脉冲具有一定的脉冲宽度。下面。就这一缺点作说明。

图52是表示图50中的t时刻，(即决定延迟量Δf、Δb的时刻)时图51的电路状态。这里，把前向脉冲输入至前向延迟阵列的延迟电路的状态定义为激活状态(用斜线表示)，而把该前向脉冲未输入至前向延迟阵列的延迟电路的状态定义为非激活状态。这种情况下，例如假如前向脉冲输入至延迟电路25-K，则延迟电路25-K呈激活状态，其它的延迟电路呈非激活状态。

若在前向脉冲输入至延迟电路25-K后，产生内部时钟CLK的脉冲，则后向延迟阵列的延时电路29-K呈激活状态，延迟电路29-K产生后向脉冲。也就是说，由于在延迟阵列头上数起的第K个控制27-K上，输入前向脉冲和内部时钟CLK的脉冲，所以，控制单元27-K使后向延迟阵列的延迟电路29-K呈激活状态，并从延迟电路29-K产生后向脉冲。但是，这时前向脉冲所输入的延迟电路29-K的距最前头(第一段延迟电路29-1)的位置和产生后向脉冲的延迟电路29-K的距最前头(第一段延迟电路29-1)的位置是相同的。因此，决定延迟量Δf的前向脉冲的前端F1和决定延迟量Δb的后向脉冲的前端F2必然仅相差一段延迟电路的延迟量(例如前向脉冲的脉冲宽度W那么大小)。即具有图27的结构的电路中，有延迟量Δb最多只能比延迟量Δf小一段延迟电路部分的延迟量这样的缺点。

这样，由于以往基于所定的定理、构成生成与外部时钟一致的补偿内部时钟的电路的技术中，不能构成正确地复制所定的延迟量的电路，所以就很难使补偿内部时钟和外部时钟完全一致。

发明内容

本发明是为能解决上述缺点而开发，其目的是基于所定的原理，在构成生成与外部时钟一致的补偿内部时钟的电路的技术中，构成能正确地复制所定的延迟量的电路，从而使补偿内部时钟与外部时钟完全一致。

本发明目的还在于提供一种基于规定原理生成相对外部时钟具有一定相位关系，即相对外部时钟相位延迟规定量的修正内部时钟的电路。

为达到上述目的，本发明的延迟阵列由多个串联连接而成的延迟单元构成。各延迟单元由使前向脉冲仅延迟一定的延迟量再传送至后一段延迟单元上的前向脉冲延迟电路、使后向脉冲仅延迟一定的延迟量再传送至前一段延迟单元上的后向脉冲延迟电路、内部时钟脉冲未输入至前述多个延迟单元时，若输入前述前向脉冲，则设定为置位状态，前述内部时钟脉冲输入至前述多个延迟单元时，若输入前述后向脉冲，则设定为复位状态的状态保持部所构成。前述前向脉冲被输入至第一段延迟单元，在前述内部时钟脉冲输入至前述多个延迟单元时、前述后向脉冲的前沿在状态保持部呈复位状态的延迟单元中最靠近前述第一段延迟单元的延迟单元中形成，前述后向脉冲从前述第一段延迟单元输出。

又，在前述内部时钟脉冲未输入至前述多个延迟单元时，前述后向脉冲前沿以外的边缘在状态保持部呈复位状态的延迟单元中最靠近前述第一段延迟单元的延迟单元中形成。

本发明的时钟同步延迟控制电路由前述延迟阵列、具有延迟量D1、基于外部时钟产生内部时钟的缓冲器、使前述内部时钟脉冲仅推迟延迟量A，然后作为前向脉冲供给前述延迟阵列的第一段延迟单元的第1延迟电路、使由前述第一段延迟单元输出的后向脉冲仅推迟延迟量D2，然后作为补偿内部时钟输出的第2延迟电路所组成，前述延迟量D1、前述延迟量D2及前述延迟量A具有A＝D1+D2的关系。

本发明的时钟同步延迟控制电路备有控制脉冲发生电路，在由前述内部时钟脉冲输入至前述延迟阵列的多个延迟单元直至将前述前向脉冲供给至前述第一段延迟单元的期间内，该控制脉冲发生电路产生控制脉冲，以使前述多个延迟单元的前向脉冲延迟电路初始化。

本发明的时钟控制电路还备有控制装置，在从前述延迟阵列的最末端延迟单元输出前述前向脉冲时，它切断由前述第一段延迟单元输出的后向脉冲，并从前述第2延迟电路输出前述内部时钟脉冲取代前述后向脉冲。上述装置是在由前述第2延迟电路输出前述内部时钟脉冲之后，基于由前述第一段延迟单元输出的后向脉冲使前述第2延迟电路初始化。前述延迟阵列配置于前述缓冲器所处位置和前述第2延迟电路所处位置的中间。前述第1延迟电路模型设置成由两个模型(图形)的组成而构成，一个模型与前述缓冲器及从前述缓冲器至前述延迟阵列的布线模型相同，另一个模型与前述第2延迟电路及从前述延迟阵列至前述第2延迟电路的布线模型(图形)相同。

本发明的存储器电路由存储器单元阵列、对前述存储器单元阵列作数据的写入或读出的写入读出电路、为从总线输入前述数据的输入电路、为将前述数据输出至前述总线的输出电路及前述时钟控制电路所构成，前述写入读出电路的动作受从前述时钟控制电路的缓冲器输出的内部时钟控制，前述输入电路或输出电路的动作至少由从前述时钟控制电路的第2延迟电路输出的补偿内部时钟控制。

本发明的同步控制系统具备有总线、对前述总线作数据的发送接收并与此同时产生外部时钟的控制部件、和具有前述存储器电路并对前述总线作数据的发送接收、还与此同时接受外部时钟的存储器部件。

本发明延迟阵列，由串联连接的多个第1和第2延迟单元构成。各第1延迟单元由，使前向脉冲延迟一定的延迟量再传送到后级延迟单元的前向脉冲延迟电路、使后向脉冲延迟所述一定的延迟量再传送到前级延迟单元的第1后向脉冲延迟电路、以及在内部时钟信号脉冲没有输入上述多个第1延迟单元时，一旦上述前向脉冲输入，即设定于第1状态，在上述内部时钟信号脉冲输入上述多个第1延迟单元时，一旦上述第1后向脉冲输入，即设定于第2状态的状态保持部构成。各第2延迟单元由使第2后向脉冲延迟所述一定的延迟量再传送到前级延迟单元的第2后向脉冲延迟电路构成。所述前向脉冲输入第1级的第1延迟单元，所述第1后向脉冲的前缘由所述内部时钟信号脉冲输入所述多个第1延迟单元时状态保持部处于第2状态的第1延迟单元中最接近上述第1级的第1延迟单元的第1延迟单元形成，所述第1后向脉冲从所述第1级的第1延迟单元输出。所述第2后向脉冲的前缘由形成所述第1后向脉冲的前缘的第1延迟单元对应的第2延迟单元形成。所述第2后向脉冲从第1级的第2延迟单元输出，所述第1后向脉冲延迟电路的延迟量和所述第2后向脉冲延迟电路的延迟量相同。

所述第1后向脉冲的前缘以外的边缘由所述内部时钟信号脉冲没有输入所述多个第1延迟单元时状态保持部处于第2状态的第1延迟单元中最接近上述第1级的第1延迟单元的第1延迟单元形成。

所述第1延迟单元的数目和所述第2延迟单元的数目互不相同。所述第2延迟单元的数目比所述第1延迟单元数目少较为有效。

由所述多个第1延迟单元中连续的j个第1延迟单元构成一个第1块，由所述多个第2延迟单元中连续的k个第2延迟单元构成与所述第1块对应的一个第2块，根据控制所述第1块的所述j个第1延迟单元中k个动作的控制脉冲，控制所述第2块k个第2延迟单元的动作。其中j、k是互为素数的自然数，而且j＞k。

所述第1延迟单元构成r个(r为自然数)块，所述第1延迟单元的总数为n个(＝r×j)，所述第2延迟单元也构成r个块，所述第2延迟单元的总数为m个(＝r×j)，令所述第1后向脉冲的延迟量为Δ时，所述第2后向脉冲的延迟量为(m/n)×Δ。

本发明时钟控制电路具备：前述的延迟阵列、具有延迟量k×D1，根据外部时钟信号产生所述内部时钟信号的缓冲器、使所述内部时钟信号脉冲延迟延迟量A作为所述前向脉冲提供给所述第1级的第1延迟单元的第1延迟电路、使所述第1级的第1延迟单元输出的所述第1后向脉冲延迟(j-k)×D1+j×D2的延迟量后作为第1修正的内部时钟信号输出的第2延迟电路、以及使所述第1级的第2延迟单元输出的所述第2后向脉冲延迟(k-1)×D1+k×D2的延迟量后作为第2修正的内部时钟信号输出的第3延迟电路。其中j、k是互为素数的自然数，而且j＞k。

所述延迟量D1、所述延迟量D2和所述延迟量A具有

A＝j×(D1+D2)的关系。

本发明时钟控制电路还具备：在所述内部时钟信号脉冲输入所述多个第1延迟单元起到所述前向脉冲被提供给所述第1级的第1延迟单元为止的期间内，产生控制脉冲用于使所述多个第1延迟单元的所述前向脉冲延迟电路初始化的控制脉冲发生电路。

由所述多个第1延迟单元中连续的j个第1延迟单元构成一个第1块，由所述多个第2延迟单元中连续的k个第2延迟单元构成与所述第1块对应的一个第2块，根据控制所述第1块的所述j个第1延迟单元中k个动作的控制脉冲，控制所述第2块的k个第2延迟单元的动作。

所述第1延迟单元构成r个(r为自然数)块，所述第1延迟单元的总数为n个(＝r×j)，所述第2延迟单元也构成r个块，所述第2延迟单元的总数为m个(＝r×j)。

所述第2后向脉冲延迟电路生成的延迟量为所述第1后向脉冲延迟电路生成的延迟量的m/n(＝k/j)。

所述j为2，所述k为1，所述第2延迟单元的所述第2后向脉冲延迟电路生成的延迟量为所述第1延迟单元的所述第1后向脉冲延迟电路生成的延迟量的一半。

所述k为1，所述第2延迟单元的所述第2后向脉冲延迟电路生成的延迟量为所述第1延迟单元的所述第1后向脉冲延迟电路生成的延迟量的1/j。

本发明时钟控制电路具备：输入有相对于外部时钟信号延迟m×D1的内部时钟信号，所述内部时钟信号输入后经过延迟时间A后输出前向脉冲的第1延迟电路、使所述前向脉冲延迟2×Δ后输出后向脉冲的第2延迟电路、以及输入所述后向脉冲，所述后向脉冲输入后经过延迟时间(j-k)×D1+j×D2后，输出与所述外部时钟信号相位一致的修正的内部时钟信号的第3延迟电路。其中j、k是互为素数的自然数，j＞k，Δ为所述前向脉冲发生后到最初发生所述内部时钟信号脉冲为止的时间，A为j×(D1+D2)。

本发明时钟控制电路具备：输入有相对于外部时钟信号延迟k×D1的内部时钟信号，所述内部时钟信号输入后经过延迟时间A后输出前向脉冲的第1延迟电路、使所述前向脉冲延迟Δ+(k/j)×Δ后输出后向脉冲的第2延迟电路、以及输入所述后向脉冲，所述后向脉冲输入后经过延迟时间(k-1)×D1+k×D2后，输出比所述外部时钟信号相位延迟(k/j)×T的修正的内部时钟信号的第3延迟电路。其中j、k是互为素数的自然数，j＞k，Δ为所述前向脉冲发生后到最初发生所述内部时钟信号脉冲为止的时间，A为j×(D1+D2)，T为外部时钟信号的周期。

附图概述

下面，边参照附图，边就本发明的时钟同步延迟控制电路作详细说明。

图1是表示备有具有本发明的电路的存储器的系统的主要部分的图。

图2是表示图1的存储器内的时钟控制电路的构成的图。

图3是详细表示图2电路内的延迟单元的电路图。

图4是详细表示图3延迟单元内的状态保持部的电路图。

图5是详细表示图2电路内控制脉冲发生电路的图。

图6是表示本发明原理的图。

图7是表示图2～6的电路动作的定时关系图。

图8是表示图7定时关系图的a状态的图。

图9是表示图7定时关系图的b状态的图。

图10是表示图7定时关系图的c状态的图。

图11是表示图7定时关系图的d状态的图。

图12是表示图7定时关系图的e状态的图。

图13是表示图7定时关系图的f状态的图。

图14是表示图7定时关系图的g状态的图。

图15是表示图7定时关系图的h状态的图。

图16是表示图7定时关系图的i状态的图。

图17是表示图2电路的变形例子的图。

图18是图2电路的变形例。

图19是详细表示图18电路中的延迟电路34的图。

图20是详细表示图18电路中的控制脉冲发生电路61的图。

图21是表示图2电路的动作的几个存在问题的图。

图22是表示图18～图20电路动作的定时关系图。

图23是表示将本发明的电路装入一芯片时的布置图。

图24是表示图2及图18的电路动作的图。

图25是表示图2及图18的电路动作的图。

图26是表示图2及图18的电路动作的图。

图27是表示图2及图18的电路动作的图。

图28表示图2的时钟控制电路的主要结构。

图29表示本发明时钟控制电路的第1例。

图30表示本发明时钟控制电路的第2例。

图31表示本发明时钟控制电路的第3例。

图32表示本发明时钟控制电路的第4例。

图33表示本发明时钟控制电路的第5例。

图34详细表示图1的时钟控制电路的结构。

图35详细表示图34的电路图内的延迟单元Ui的结构。

图36详细表示图34的电路图内的延迟单元Ui的结构。

图37表示HBD的结构的第1例。

图38表示HBD的结构的第2例。

图39表示图37或图38的延迟单元bdi的结构。

图40符号化表示图39的电路。

图41表示1/3BD的结构的第1例。

图42表示1/3BD的结构的第2例。

图43表示m/nBD的结构。

图44表示图43的块B(i)的结构。

图45表示本发明的原理。

图46表示本发明的原理。

图47表示本发明存储器系统的结构。

图48表示已有技术系统的主要部分。

图49是表示图48中系统的外部时钟与内部时钟的偏移的电路图。

图50表示作为本发明基础的同步系统的原理。

图51表示用于实现图50原理的电路的一个例子。

图52表示图51电路中决定延迟量Δf、Δb的情况。

具体实施例

图1是表示备有具有本发明的时钟同步延迟控制电路的存储器部件的同步控制系统的一个例子的图。

例如由CPU12生成的外部时钟CK输入至存储器(同步DRAM等的时钟同步型DRAM)11上。外部时钟CK经由缓冲器13变换为内部时钟CLK。内部时钟CLK供给写入读出电路16，来控制数据的写入读出动作。

时钟同步延迟控制电路31基于内部时钟CLK，生成与外部时钟的定时一致的补偿内部时钟CK’。补偿内部时钟CK’供给输入电路14及输出电路15，控制数据的输入输出动作。

图2是表示图1存储器11中的时钟同步延迟控制电路31的构成的图。外部时钟CK加至存储器的输入端30。外部时钟加至具有延迟量D1的输入缓冲器13上。输入缓冲器13输出相对于外部时钟CK具有D1偏离的内部时钟CLK。内部时钟CLK加至具有延迟量A的延迟电路32上，延迟电路32输出前向脉冲FCL1(延迟模仿脉冲CL)。

内部时钟CLK以及通过反相器35将内部时钟CLK的反相后的反向内部时钟 CLK分别被输入至n个延迟单元33-1，33-2，……33-n上。n个延迟单元33-1，33-2，……33-n相互串联连接着。前向脉冲FCL1输入至第一段延迟单元33-1上，另外，从第一段延迟单元33-1输出后向脉冲RCL1。后向脉冲RCL1通过经由具有延迟量D2的延迟电路34变为补偿内部时钟CK’。

图3是详细表示图2的延迟单元的构成的图。延迟单元33-i由前向脉冲延迟电路、状态保持电路及后向脉冲延迟电路这三部分所构成。

前向脉冲延迟电路由三个反相器41～43所构成。反相器41、42串联连接，第一段延迟单元的输出信号FCLi输出至反相器41上，反相器42将输出信号FCL_i+1输出至后一段延迟单元。反相器(时钟反相器)41的动作受控制脉冲 P控制，例如当控制脉冲 P为“1”时，反相器41呈激活状态。又，反相器43的输出端连接至反相器42的输入端，反相器43的输入端上总是加上“0”电位(例如接地电位)。反相器(时钟反相器)43的动作受控制脉冲P控制，例如当控制脉冲P为“1”时，反相器43呈激活状态。

后向脉冲延迟电路由三个反相器44～46所构成。反相器44、45串联连接，后一段延迟单元的输入信号RCL_i+1或内部时钟CLK输入至反相器44上，反相器45将输出信号RCL_i输出至前一段延迟单元。反相器(时钟反相器)44的动作受控制脉冲Q控制，例如只有控制脉冲Q为“1”时，反相器44才呈激活状态。又，反相器46的输出端连接至反相器45的输入端，反相器46的输入端上总是输入内部时钟CLK。反相器(时钟反相器)46的动作受控制脉冲Q控制，例如当控制脉冲 Q为“1”时，反相器46呈激活状态。

状态保持电路由状态保持部47以及NAND电路48、49所构成。NAND电路48上输入前一段延迟单元的输出信号FCLi及反相内部时钟 CLK，NAND电路49上输入反相器45的输出信号及内部时钟CLK。NAND电路48的输出信号成为状态保持部47的置位输入 S，NAND电路49的输出信号成为状态保持部47的复位输入 R。因此，NAND电路48的输出信号(置位输入) S为“0”时，状态保持部47呈置位状态，NAND电路49的输出信号(复位输入) R为“0”时，状态保持部47呈复位状态。状态保持部47被构成得也能输出控制脉冲Q、 Q。状态保持部47呈置位状态时，控制脉冲Q为“1”；状态保持部47呈复位状态时，控制脉冲 Q为“1”。

图4是表示图3中的状态保持部的构成例的图。P沟道型MOS晶体管51及N沟道型MOS晶体管53、54相互串联连接，其两端分别加上高电位VDD及低电位VSS。同样，P沟道型MOS晶体管52及N沟道型MOS晶体管55、56互相串联连接，其两端分别加上高电位VDD及低电位VSS。置位输入 S被输入至MOS晶体管5154的控制极，复位输入 R被输入至MOS晶体管52、56的控制极。MOS晶体管53的控制极连接至MOS的晶体管52的漏极，MOS晶体管55的控制极连接至MOS晶体管51的漏极。控制脉冲Q从MOS晶体管51的漏极输出，控制脉冲 Q从MOS晶体管52的漏极输出。

图5是表示控制脉冲P、 P的发生电路的构成例的图。内部时钟CLK经由具有延迟量A’的延迟电路57输入至NOR电路58的一个输入端，反相内部时钟 CLK输入至NOR电路58的另一个输入端。NOR电路58输出控制脉冲P。另外，控制脉冲P通过经由反相器59变为控制脉冲 P。控制脉冲P、 P的脉冲宽度由延迟电路57的延迟量A’决定。但是，该延迟量A’设定成比输出延迟模仿脉冲的延迟电路32的延迟量A还小。这是由于在输入前向脉冲至第一段延迟单元前，必须把所有的延迟单元的前向延迟电路初始化的缘故。

下面，边参照图6，边就本发明的原理作一确认。

设外部时钟CK和内部时钟CLK偏离的宽度(延迟量)为D1，外部时钟CK和内部时钟CLK的周期为T。从内部时钟CLK的第一个脉冲产生的时刻(前沿时刻)起经过了时间A的时刻使延迟模仿脉冲FCL1产生。这时，从延迟模仿脉冲FCL1产生的时刻起至内部时钟CLK的的第二个脉冲产生的时刻为止的时间为Δf。另外，将这一时间Δf复制制成Δb，然后在从使延迟模仿脉冲FCL1产生的时刻起经过了2×Δ(其中Δf＝Δb＝Δ)的时刻产生延迟模仿脉冲RCL1。于是，在从延迟模仿脉冲RCL1产生的时刻起经过了时间A的时刻，会与内部时钟CLK的第三个脉冲产生的时刻一致。其中，假定(A+W)＜T。W为延迟模仿脉冲FCL、RCL的宽度。若设从延迟模仿脉冲RCL1产生的时刻至外部时钟CK的第三个脉冲产生的时刻为止的时间为D2，则使延迟模仿脉冲RCL1仅延迟时间D2，就可得到和外部时钟CK的定时一致的补偿内部时钟CK’。也就是说，形成生成延迟量A、(2×Δ)、D2的延迟电路，使内部时钟CLK仅延迟时间A+(2×Δ)+D2的话，即可得到与外部时的定时一致的补偿内部时钟CK’。又，由于存在A＝D1+D2这样的关系，因此，延迟量D2可由A及D1求得。另外，这也是为了在控制脉冲P输入至第一段延迟单元前，使所有的延迟单元的前向延迟电路初始化的缘故。

下面，就图2至图5的时钟同步延迟控制电路的动作作一说明。

1.图7的时间图中a时刻的状态

如图8所示，内部时钟CLK为“1”(前沿)。因此，控制脉冲发生电路60的输出信号P＝“1”、 P＝“0”，具有由延迟量A’所决定的脉冲宽度的控制脉冲P、 P被生成，并被输入至各延迟单元33-1，33-2，……33-n。

在各延迟单元33-1，33-2，……33-n上，由于P＝“1”、 P＝“0”，所以，反相器43呈激活状态，反相器41呈非激活状态。因此，所有的延迟单元33-1，33-2，……33-n的前向脉冲延迟电路的输入输出信号FCL1～FCLn全为“0”，前向脉冲的传送线被初始化。此后，在各延迟单元33-1，33-2，……33-n上，一旦P＝“0”、 P＝“1”，反相器41即呈激活状态，反相器43即呈非激活状态。即各延迟单元33-1，33-2，……33-n的前向脉冲延迟电路相互电气连接，与此同时，延迟单元33-1的前向脉冲延迟电路4输入端被电连接至延迟电路32上，前向脉冲传送的准备结束。控制脉冲P、 P的脉冲宽度(P为“1”、 P为“0”期间)要比由延迟电路32的延迟量A决定的期间还小，这是必要条件。这是因为在前向脉冲(延迟模仿脉冲)FCL1输入至延迟单元33-1之前，有必要预先使所有的延迟单元33-1，33-2，……33-n的前向脉冲的传送线初始化的缘故。

2.图7的时间图的b时刻的状态

如图9所示，内部时钟CLK为“0”，反相内部时钟 CLK为“1”。由于内部时钟CLK及反相内部时钟 CLK对各延迟单元33-1，33-2，……33-n是通用，所以，各延迟单元33-1，33-2，……33-n的NAND电路48的一个输入端为“1”。另一方面，各延迟单元33-1，33-2，……33-n的状态保持部47呈复位状态，由状态保持部47输出的控制脉冲Q＝“0”、 Q＝“1”。因此，各延迟单元33-1，33-2，……33-n的反相器46呈激活状态、反相器44呈非激活状态，各延迟单元33-1，33-2，……33-n的后向脉冲延迟电路的输入输出信号RCL1～RCLn全为“0”。

3.图7的时间图的c时刻的状态

如图10所示，前向脉冲(延迟模仿脉冲)FCL1从延迟电路(延迟量A)32输出，输入至延迟单元33-1上。另外，必须如下那样地设定，即前向脉冲宽度(“1”期间)加上由延迟量A决定的期间的和值要比内部时钟CLK的周期T小。若前向脉冲FCL1(＝“1”)输入至延迟单元33-1上，则延迟单元33-1的NAND电路48的另一输入端变为“1”。NAND电路48的输出(置位输入 S)变为“0”。因此，状态保持部47的状态变为置位状态S。在状态保持部47呈置位状态的延迟单元33-1中，由于状态保持部47输出的控制脉冲Q＝“1”、 Q＝“0”，所以，反相器44呈激活状态，反相器46呈非激活状态。

4.图7的时间图的d、e时刻的状态

如图11所示，前向脉冲顺次经由延迟单元33-1，33-2，……33-n向前传送。在前述脉冲通过后的延时单元33-1上，NAND电路48的另一个输入再次变为“0”，NAND电路48的输出(置位输入 S)变为“1”，但状态保持部47的状态仍维持在置位状态。同样，前向脉冲一旦输入至延迟单元33-2，延迟单元33-2的状态保持部47即变为置位状态S。前向脉冲即使通过了延迟单元33-2，延迟单元33-2的状态保持部47仍维持置位状态S。一旦内部时钟CLK再次变为“1”、反相内部时钟 CLK变为“0”，这一内部时钟CLK和反相内部时钟 CLK即输入至各延迟单元33-1，33-2，……33-n上。因此，各延迟单元33-1，33-2，……33-n的NAND电路48的一个输入变为“0”，与此同时，NAND电路49的一个输入变为“1”。

另外，由于在状态保持部47呈置位状态S的延迟单元33-1、33-2上，Q＝“1”、反相器44呈激活状态，所以，后向脉冲延迟电路的输出信号RCL1、RCL2维持“0”的状态，但在状态保持部47呈复位状态R的延迟单元33-3～33-n上，由于 Q＝“1”、反相器46呈激活状态，所以，后向脉冲延迟电路的输出信号RCL3～RCLn为“1”。由此，形成后向脉冲的前端F2。这里，后向脉冲的前端F2是在内部时钟CLK＝“1”时，在状态保持部呈复位状态R的延迟单元33-3～33-n中最靠近第一段延迟单元33-1侧的延迟单元33-3内形成的。由于这些前向脉冲的前端F1可以认为处在紧靠延迟单元33-3前的位置上，所以，前向脉冲的前端F1和后向脉冲的前端F2一致。因此，从前向脉冲(延迟模仿脉冲)FCL1产生的时刻至内部时钟CLK的脉冲产生的时间Δf等于从该内部时钟CLK的脉冲产生后(后向脉冲产生后)至后向脉冲RCL1被输出、并被输入至延迟电路34的时间Δb。

此后，如图12所示，控制脉冲发生电路60的输出信号P＝“1”、 P＝“0”，具有由延迟量A’决定的脉冲宽度的控制脉冲P、 P被生成，并被输入至各延迟单元33-1，33-2，……33-n。由于各延迟单元33-1，33-2，……33-n内P＝“1”、 P＝“0”，所以，反相器43呈激活状态，反相器41呈非激活状态。因此，各延迟单元33-1，33-2，……33-n的前向脉冲延迟电路的输入输出信号FCL1～FCLn全为“0”，前向脉冲消失、前向脉冲的传送线被初始化。

另一方面，一旦后向脉冲(＝“1”)的前沿被输入至延迟单元33-1，则由于在延迟单元33-2内，NAND电路49的二个输入都为“1”，所以，NAND电路49的输出(复位输入 R)变为“0”，状态保持部47变为复位状态R(被初始化)。

各延迟单元的状态保持部47的初始化(指成为复位状态R)仅在内部时钟CLK为“1”期间进行的。这是由于内部时钟CLK为“1”时，若输入后向脉冲(＝“1”)，NAND电路49的二个输入都变为“1”的缘故。

又，由于各延迟单元的状态保持部47的初始化仅在内部时钟CLK为为“1”期间进行的，所以有时也有不能使所有的延迟单元的状态保持部47初始化、即呈复位状态R的情况，但这没什么问题。这是因为未初始化的延迟单元33-1上，下一个前向脉冲能通过这一点是显而易见的。

5.图7的时间图中的f时刻的状态

如图13所示，内部时钟CLK为“0”、反相内部时钟 CLK为“1”。这样的内部时钟CLK和反相内部时钟 CLK被输入至各延迟单元33-1，33-2，……33-n上。又，由于在各延迟单元33-1，33-2，……33-n上P＝“0”、 P＝“1”，所以，反相器41呈激活状态，反相器43呈非激活状态。即各延迟单元33-1，33-2，……33-n的前向脉冲延迟电路互相电气连接，与此同时，延迟单元33-1的前向脉冲延迟电路的输入端被电连接至延迟电路32上，前向脉冲的传送准备结束。

另一方面，在状态保持部47呈复位状态R的延迟单元33-2～33-n， Q＝1，反相器46呈激活状态。由此，一旦内部时钟CLK变为“0”，状态保持部47呈复位状态R的延迟单元33-2～33-n的输出信号RCL2～RCLn全为“0”，并形成后向脉冲的后沿。因此，后向脉冲的脉冲宽度与一个延迟单元的延迟量(二段反相器的延迟量)相当的期间相同，或比它小。

如果想使后向脉冲的脉冲宽度比一个延迟单元的延迟量更大时，可以如图17所示那样，将延迟电路33-n的NAND电路49的另一个输入作为上一段延迟电路33-(n-1)的输出RCL_n-1就行。此时，后向脉冲的最大脉冲宽度变为与二个延迟单元的延迟量(4个反相器的延迟量)相当的期间。

又，在状态保持部47呈置位状态S的延迟单元33-1内，Q＝“1”、反相器44呈激活状态。因此，经由延迟单元33-1、将后向脉冲引向延迟电路34的准备结束。

6.图7的时间图中的g时刻的状态

如图14所示，前向脉冲(延迟模仿脉冲)FCL1从延迟电路(延迟量A)32输出，被输入至延迟单元33-1上。一旦前向脉冲FCL1(＝“1”)被输入至延迟单元33-1，延迟单元33-1的NAND电路48的另一个输入即变为“1”，NAND电路48的输出(置位输入 S)变为“0”。因此，延迟单元33-1的状态保持部47呈置位状态时，状态保持部47维持置位状态S，而该状态保持部47呈复位状态R时，状态保持部47变为置位状态S。在状态保持部47呈置位状态S的延迟单元33-1内，由于从状态保持部47输出的控制脉冲Q＝“1”、 Q＝“0”，所以，反相器44呈激活状态，反相器46呈非激活状态。

另一方面，后向脉冲被输入至第一段延迟单元33-1，经二个反相器的延迟，从第一段延迟单元33-1输出。

7.图7的时间图中的h时刻的状态

如图15所示，前向脉冲边顺序经由延迟单元33-1，33-2，……33-n，边向前传送。

在前向脉冲已通过了的延迟单元33-1内，NAND电路48的另一个输入再次变为“0”，NAND电路48的输出(置位输入 S)变为“1”，但状态保持部47的状态仍维持在置位状态S。同样，一旦前向脉冲输入至延迟单元33-2，延迟单元33-2的状态保持部47即变为置位状态S。前向脉冲即使通过了延迟单元33-2，延迟单元33-2的状态保持部47仍维持置位状态S。

另一方面，后向脉冲被输入至延迟电路34。延迟电路34使后向脉冲仅延迟延迟量D2，产生补偿内部时钟CK’的脉冲。这一补偿内部时钟CK’的脉冲定时与外部时钟CK的脉冲定时一致。

8.图7的时间图中的I时刻的状态

如图16所示，当内部时钟CLK再次变为“1”、反相内部时钟 CLK变为“0”时，这一内部时钟CLK和反向内部时钟 CLK被输入至各延迟单元33-1，33-2，……33-n上。因此，所有的延迟单元33-1，33-2，……33-n的NAND电路48的一个输入变为“0”，与此同时，NAND电路49的一个输入变为“1”。

另外，由于在状态保持部47呈置位状态S的延迟单元33-1，33-2内，Q＝“1”、反相器44呈激活状态，所以，后向脉冲延迟电路的输出信号RCL1、RCL2仍维持“0”的状态，但由于在状态保持部47呈复位状态R的延迟单元33-3～33-n内， Q＝“1”、反相器46呈激活状态，所以后向脉冲延迟电路的输出信号RCL3～RCLn变为“1”。由此，形成后向脉冲的前沿F1。

此后，图12～图16的动作反复进行。

若依靠前述构成的时钟同步延迟控制电路，就可通过各延迟单元具有状态保持部这一点，正确复制从延迟模仿脉冲(前向脉冲)FCL1产生到内部时钟CLK的脉冲产生为止的时间Δf，形成Δb，并在该内部时钟CLK的脉冲产生、经过时间Δb(＝Δf)后，将后向脉冲RCL1输入至具有延迟量D2的延迟电路34上。因此，可产生与外部时钟CK正确同步的补偿内部时钟CK’，进而可达成使用高速时钟的数据传送。另外，本发明对下述存储器是有效的，这种存储器如同同步DRAM那样，当内部时钟暂时中断的同时，能使之与频率变化的高速时钟同步、进行数据的发送接收。

图18是表示图2的时钟同步延迟控制电路的一个变形例的图。

这一时钟同步延迟控制电路与图2相比，不同点是在延迟电路34上附加了所定的功能，其它构成与图2的电路相同。即在这种实施形态中，外部时钟CK或内部时钟CLK的周期T大于所定值以上时，不进行使内部时钟CLK的定时与外部时钟CK的定时相一致这样的处理，而是通过带有一定偏离的内部时钟CLK来进行存储器的输入输出电路的控制。这是由于外部时钟CK的频率比较低(周期长)时，偏离本身不太成问题的缘故。另外，这也是由于从与存储器芯片上的占有面积的关系来看，构成时钟同步延迟控制电路的延迟单元的数目也不太多的缘故。下面，简单说明该实施形态的电路构成。

外部时钟CK被加至存储器的输入端子30。外部时钟CK被输入至具有延迟量D1的输入缓冲器13上。输入缓冲器13输出相对于外部时钟CK带有D1偏离的内部时钟CLK。内部时钟CLK被输入至带有延迟量A的延迟电路32上，延迟电路32输出前向脉冲FCL(延迟模仿脉冲FCL)。内部时钟CLK及通过反相器35使内部时钟CLK反相的反相内部时钟 CLK分别被输入至n个延迟单元33-1，33-2，……33-n上。

n个延迟单元33-1，33-2，……33-n互相串联连接着。在第一段延迟单元33-1上输入前向脉冲FCL1，另外，从第一段延迟单元33-1输出后向脉冲RCL1。

当外部时CK的周期T小于所定值(高速时钟)时，通过经由具有延迟量D2的延迟电路34，后向脉冲RCL1变为补偿内部时钟CK’。这一补偿内部时钟CK’的定时是与外部时钟CK的定时一致的。

当外部时钟CK的周期T大于所定值时，后向脉冲RCL1被输入至具有延迟量D2的延迟电路34上，但从延迟电路34没有输出。取而代之的是内部时钟CLK从延迟电路34输出。这时，相对于外部时钟CK，内部时CLK当然带有一定的偏离，但相对于外部时钟CK的周期，这一偏离值的大小是不太成问题的。

控制脉冲发生电路61基于最后段延迟单元33-n的前向脉冲延迟电路的输出LST和第一段延迟单元33-1的后向脉冲延迟电路的输出RCL1，输出控制脉冲L、 L。控制脉冲L、 L决定输出补偿内部时钟CK’或内部时钟CLK。

图19是详细说明图18中的延迟电路34的构成的图。

延迟单元33-1的输出RCL1经由延迟电路62及反相器63输入至NAND电路64的一个输入端，与此同时，还直接输入至NAND电路64的另一个输入端。NAND电路64的输出信号通过经由三个反相器65～67，变成补偿内部时钟CK’。

反相器66是一个控制时钟 L为“1”时呈激活状态那样的时钟反相器。即控制时钟 L为“1”时，使后向脉冲仅延迟一定时间，生成补偿内部时钟CK’，当控制时钟 L为“0”时，断路后向脉冲。

内部时钟CLK经由反相器68被输入至延迟电路34的反相器67上。反相器68是控制脉冲L为“1”时呈激活那样的时钟反相器。即当控制时L为为“1”时，把内部时钟CLK引至反相器67，控制时钟L为“0”时，断路内部时钟CLK。

图20是表示图18中的控制脉冲发生电路61的构成的图。

NOR电路69的一个输入端上输入最后段延迟单元33-n的前向脉冲延迟电路的输出LST，另一个输入端上输入NOR电路72的输出。NOR电路72的一个输入端上，输入NOR电路69的输出，另一个输出端上，输入NOR电路71的输出。NOR电路71上，分别输入最后段延迟单元33-n的前向脉冲延迟电路的输出LST和用反相器70将第一段延迟单元33-1的后向脉冲延迟电路的输出RCL1反相后的信号。NAND电路73上，分别输入NOR电路69的输出及通过延迟电路74将此输出仅延迟延迟量D3的信号。NAND电路73的输出成为控制时钟L，通过反相器75将这一控制时钟L反相后的信号成为控制时钟 L。

NAND电路73及延迟电路74是为了相对于NOR电路69的输出，不延迟控制时钟L的前沿，只对控制时钟L的后沿延时延迟量D3，从而使延迟电路34内的后向脉冲确实消失、进行初始化的缘故。

下面，边参照图21，边就图18～图20的时钟同步延迟控制电路的原理作一简单说明。

图21表示外部时钟CK的一个周期(周期时间)比较长、由全部延迟单元产生的最大延迟量maxΔ比从延迟模仿脉冲产生的时刻至内部时钟CLK的脉冲发生的时刻为止的时间Δf还小时的时间图。

设外部时钟CK和内部时钟CLK的偏离的宽度(延迟量)为D1，外部时钟CK的周期为T。

在从内部时钟CLK的第一个脉冲产生的时钟(前沿时刻)经过了时间A的时刻，使延迟模仿脉冲FCL1产生。这时，从延迟模仿脉冲FCL1产生的时刻至内部时钟CLK的第二个脉冲产生的时刻的时间为Δf。然而，全部延迟单元能形成的最大延迟量为maxΔ(＜Δf)。也就是说，由于依靠本发明的时钟同步延迟控制、能复制的延迟量的最大值为maxΔ，所以，从内部时钟CLK的的第二个脉冲产生的时刻起经过了时间maxΔ后的时刻，产生延迟模仿脉冲RCL1，就不能正确复制延迟量Δf。

因此，即使在从延迟模仿脉冲RCL1产生的时刻起经过了时间D2的时刻产生补偿内部时钟CK’，这一补偿内部时钟CK’的定时还是与外部时钟CK的定时偏离的。并且，有时这一偏离比原本存在的偏离还要大，反而使存储器的功能变坏。

本实施形态是可以认为能避免这样的现象的。在图2的实施形态中，当从内部时钟CLK的脉冲产生至延迟模仿脉冲产生的时间定为A、全部延迟单元产生的最大延迟量定为maxΔ的情况下，有必要满足A+maxΔ≤T，但在本实施形态中，这样的条件变得不必要。

下面，边参照图22的时间图，边就图18至图20的时钟同步延迟控制电路的动作作一说明。

因为满足A+maxΔ≤T时的动作，与图7所示的时间图相同，所以，下面仅就A+maxΔ.＞T时的动作作一说明。

若内部时钟CLK为“1”，则P＝“1”、 P＝“0”，所有的延迟单元33-1，33-2，…33-n的前向脉冲延迟电路的输入输出信号FCL1～FCLn全为“0”，前向脉冲的传送线被初始化。

此后，若P＝“0”、 P＝“1”，则各延迟单元33-1，33-2，……33-n的前向脉冲延迟电路相互电气连接，与此同时，延迟单元33-1的前向脉冲延迟电路的输入端电连接至延迟电路32上，前向脉冲的传送的准备结束。

内部时钟CLK变为“0”、反相内部时钟 CLK变为“1”后，从延迟电路(延迟量A)32输出前向脉冲(延迟模仿脉冲)FCL1，并被输入至延迟单元33-1上。

一旦前向脉冲FCL1(＝“1”)输入至延迟单元33-1上，延迟单元33-1的状态保持部47的状态即变为置位状态S。另外，前向脉冲边顺次经由延迟单元33-1，33-2，……33-n，边向前传送。在前向脉冲通过了的延迟单元，状态保持部47的状态仍维持置位状态S。

此后，前向脉冲经由所有的延迟单元33-1，33-2，……33-n，从延迟单元33-n作为输出脉冲LST(＝“1”)输出。

这一输出脉冲LST输入至控制脉冲发生电路61上。其结果是控制脉冲发生电路61产生L＝“1”、 L＝“0”的总线交替信号。也就是说，在输出脉冲LST输出的时刻，L＝“1”、 L＝“0”，延迟电路34被非激活，并从延迟电路34输出与内部时CLK一致的补偿内部时钟CK’。

另外，内部时钟CLK再次变为“1”后、经过了时间maxΔ时，从延迟单元33-1输出后向脉冲RCL1。一旦这一后向脉冲RCL1输入至控制发生电路61，在从延迟电路34输入后向脉冲RCL1这一时刻后，即在后向脉冲RCL1消灭后，控制脉冲发生电路61产生L＝“0”、 L＝“1”的总线交替信号。

也就是说，延迟电路34被初始化(激活)、延迟电路34变为能输出延迟单元33-1的输出信号RCL1的状态。

延迟电路62、反相器63及NAND电路64决定由延迟单元33-1输出的后向脉冲的脉冲宽度。即电路结构能在内部时钟CLK用于存储器的输入输出控制的情况下，在延迟电路34内后向脉冲消失后，变成L＝“0”、 L＝“1”、延迟电路34被初始化(激活)。延迟电路34、62、74的各延迟量设定成具有D3＞D2+D2’这样的关系。

若依靠前述构成的时钟同步延迟控制电路，就可产生与外部时钟CK正确同步的补偿内部时钟CK’，就能达到使用高速时钟的数据传送。

另外，在本实施形态中，可相应于外部时钟CK的频率，决定照原样使用内部时钟CK，或使用与外部时钟CK同步的补偿内部时钟CK’。也就是说，其结构为，当要与外部时钟CK和内部时钟CLK的偏离成问题那样的高速时钟同步、进行数据的发送接收时，使用与外部时钟CK同步的补偿内部时钟CK’；当要与该偏离不成其为问题那样的时钟同步、进行数据的发送接收时，象通常一样，使用内部时钟CK。

又，由延迟单元的数目决定使用内部时钟或使用补偿内部时钟。因此，当外部时钟CK的周期(周期时间)较长的情况下，也不会产生外部时钟CK和补偿(校正)内部时钟CK’的偏离反而变大这样的情况。

图23是表示将本发明的时钟同步延迟控制电路配置于芯片时的设计图。

将本发明的时钟同步延迟控制电路作为IC实际装入系统时，必须考虑布线容量引起的延迟(布线延迟)。

这里，首先要配置延迟单元阵列(下面，称之为STBD-Synchronous TracedBackwards Delay)80在合适的位置，以使其离输入缓冲器13的距离(或布线延迟量)和其至转出缓冲器(延迟电路)34的距离(或布线延迟量)相等。

其次，通过线长L的布线连接输入缓冲器13和STBD80。这里，实际的偏离D1是由输入缓冲器13引起的延迟量和由线长L的布线引起的延迟量之和来计算的。

下面，就具有延迟量A的延迟电路32加以讨论。延迟量A如前述所示那样，用D1+D2表示(例如，参照图6)。另外，延迟电路(输出缓冲器)34的实际的延迟量D2由输出缓冲器34引起的延迟量和由线长L的布线引起的延迟量合计而成。于是，具有延迟量A的延迟电路由相对于形成偏离D1的模型81、左右反之而成的模型82和与形成延迟量D2的模型83相同的模型84构成。

采用这样的设计，由于能在考虑到布线延迟的基础上来决定延迟量A、D1、D2，所以，可更正确地使补偿内部时钟CK’与外部时钟CK同步。

若依靠本发明的时钟同步延迟控制电路，即可如前所述那样，获得下述效果。

通过各延迟单元具有状态保持部这一点，可正确复制延迟模仿脉冲(前向脉冲)FCL1产生至内部时钟CLK的脉冲产生的时间Δf，形成Δb，并可在该内部时钟CLK的脉冲产生后经过时间Δb(＝Δf)后，使后向脉冲RCL1输入至具有延迟量D2的延迟电路上。

图24～图27概略地表示了这一情况。即在初始状态，如图24所示，延迟单元33-1～33-n的前向脉冲延迟电路及后向脉冲延迟电路全是输出“0”的状态。

如图25所示，前向脉冲输入至延迟单元33-4，延迟单元33-4的状态保持部变为置位状态S后，一旦发生内部时钟CLK脉冲，状态保持部处于复位状态R的延迟单元33-5～33-n便输出“1”。

就是说，前向脉冲的前沿F1与后向脉冲的前沿F2变为一致，因而延迟量Δf与延迟量Δb相同。

此后，如图26和图27所示，延迟单元33-4初始化为复位状态R，接着形成后向脉冲，后向脉冲经由延迟单元33-3，33-2，从延迟单元33-1输出。

通过这种动作，可以发生与外部时钟CK正确同步的修正内部时钟CK’，可建立利用高速时钟的数据发送。

通过对延迟单元的最后级输出的信号进行监视，可根据外部时钟CK的频率，决定是照原样用内部时钟CK，还是用与外部时钟CK同步的修正内部时钟CK’。

就是说，在同外部时钟CK号内部时钟CLK的时差成问题这种高速时钟相同步进行数据交换时，采用与外部时钟CK同步的修正内部时钟CK’，当与该时差不成问题这种时钟相同步进行数据交换时，按通常道理，可构成为采用内部时钟CK。

另外，可由延迟单元个数来确定是采用内部时钟还是采用修正内部时钟。

因而，外部时钟CK周期(循环时间)较长时，不再发生外部时钟CK与修正内部时钟CK’的差进一步加大这种情况。

此外，着眼于延迟量A由(D1+D2)来表示，并考虑配线延迟，按照与形成延迟量D1、D2的图案相同的图案形成延迟量A的图案。

因而，可通过简化的布图，构成正确地使修正内部时钟DK’与外部时钟CK同步的系统。

另外，本发明对于如同步DRAM那样，存在内部时钟暂时中断这种情况，并且与频率变化的高速时钟同步进行数据交换这种存储器较为有效。

图28是图2的时钟控制电路的简化表示图。

D1是具有延迟量D1的延迟电路，D2是具有延迟量D2的延迟电路，A是具有延迟量D1+D2的延迟电路，STBD(同步跟踪后向延迟：Synchronous TracedBackward Delay)是延迟单元的阵列。STBD由FD(前向延迟：Forward Delay)和BD(后向延迟：Backward Delay)构成。

这样构成的时钟控制电路如上所述外部时钟CK的相位和内部时钟的相位CK’完全一致(没有偏移)。因此，上述结构的时钟控制电路在外部时钟上升(从低电平转变到高电平)时输出数据的情况下是有效的。

另一方面，近年来，在外部时钟的周期为T时，除了没有偏移的内部时钟CK’外，还要求正确发生相对于外部时钟CK只有(k/j)×T的相位延迟的内部时钟CKD(k、j互为素数的自然数，而且j＞k)。

例如在外部时钟CK上升时和下降时分别输出数据那样的情况下，与相对于外部时钟CK相位一致的内部时钟CK’的同时，有必要生成相对于外部时钟CK的相位只延迟T/2(＝π)的内部时钟CKD。

又，在那样的情况下，如果内部时钟CKD的相位不是正确地相对于外部时钟的相位只延迟T/2(＝π)，则数据输出时数据窗口(数据确定的时间)变短，有可能输出错误数据。

因此，在下面对能够正确发生相对于外部时钟CK只有(k/j)×T的相位延迟的内部时钟CKD的时钟控制电路进行说明。

图29表示本发明的时钟控制电路的结构的第1例。

该时钟控制电路在发生相对于外部时钟CK相位一致的内部时钟CK’的同时，发生相对于外部时钟CK只有T/2(＝π)的相位延迟的内部时钟CKD(T为外部时钟的周期)。

外部时钟CK被输入具有延迟量D1的输入缓冲器13。输入缓冲器13输出对外部时钟CK有偏移D1的内部时钟CLK。内部时钟CLK被输入具有延迟量A的延迟电路32，延迟电路32输出延迟模仿脉冲CL(前向脉冲FCL1)。

延迟模仿脉冲CL被输入STBD的FD。延迟模仿脉冲CL在FD中超前延迟量Δ后，分别在BD和HBD(半后向延迟：HalfBackward Delay)中生成后向脉冲。

BD中的后向脉冲RCL在正确地滞后延迟量Δ后从BD被输出。而HBD中的后向脉冲HCL在正确地滞后延迟量Δ/2后从HBD被输出。

内部时钟CLK被输入BD和HBD，决定后向脉冲生成的时间。内部时钟CLK由反相器35将内部时钟CLK加以反相的反相内部时钟/CLK被输入FD，决定前向脉冲的超前时间(延迟量)Δ。

后向脉冲RCL经过具有延迟量D1+(D2×2)的延迟电路34，即成为与外部时钟CK相位一致的校正的内部时钟CK’。而后向脉冲HCL经过具有延迟量D2的延迟电路36即成为相对于外部时钟CK延迟相位T/2(＝180°)的内部时钟CKD。

这里延迟电路32的延迟量A设定为2×(D1+D2)。

图30表示本发明的时钟控制电路的结构的第2例。

该时钟控制电路是，与生成相对于外部时钟CK相位一致的内部时钟CK’同时，还生成相对于外部时钟CK只有T/j(＝2π/j)的相位延迟的内部时钟CKD的电路(T为外部时钟的周期，j为自然数)。

外部时钟CK被输入具有延迟量D1的输入缓冲器13。输入缓冲器13输出相对于外部时钟CK具有D1的偏移的内部时钟CLK。内部时钟CLK被输入具有延迟量A的延迟电路32，延迟电路32输出延迟模仿脉冲CL(前向脉冲FCL1)。

延迟模仿脉冲CL被输入STBD(同步跟踪后向延迟：Synchronous TracedBackward Delay)的FD(前向延迟：Forward Delay)。延迟模仿脉冲CL在FD中超前延迟量Δ后，分别在BD和1/jBD(后向延迟：Backward Delay)中生成后向脉冲。

BD中的后向脉冲RCL在正确延迟了延迟量Δ后从BD被输出。而1/jBD中的后向脉冲1/jCL在正确地滞后了延迟量Δ/j的量后从1/jBD被输出。

内部时钟CLK被输入BD及1/jBD，决定后向脉冲的生成时间。由反相器35将内部时钟CLK加以反相的反相内部时钟/CLK被输入FD，决定前向脉冲超前的时间(延迟量)Δ。

后向脉冲RCL经过具有延迟量(j-1)×D1+j×D2的延迟电路34，即成为与外部时钟CK相位一致的校正内部时钟CK’。而后向脉冲1/jCL经过具有延迟量D2的延迟电路36即成为相对于外部时钟CK延迟相位T/j(＝360°/n)的内部时钟CKD。

这里延迟电路32的延迟量A设定为j×(D1+D2)。

图31表示本发明时钟控制电路的结构的第3例。

该时钟控制电路是，与生成相对于外部时钟CK相位一致的内部时钟CK’同时，还生成相对于外部时钟CK只有(k/j)×T(＝2πk/j)的相位延迟的内部时钟CKD的电路(T为外部时钟的周期，k、j是互为素数的自然数，j＞k)。

外部时钟CK被输入具有延迟量k×D1的输入缓冲器13。输入缓冲器13输出相对于外部时钟CK具有k×D1的偏移的内部时钟CLK。内部时钟CLK被输入具有延迟量A的延迟电路32，延迟电路32输出延迟模仿脉冲CL(前向脉冲FCL1)。

延迟模仿脉冲CL被输入STBD的FD。延迟模仿脉冲CL在FD中超前延迟量Δ后，后向脉冲分别在BD和k/jBD(Backward Delay)中生成。

BD中的后向脉冲RCL在正确滞后了延迟量Δ后从BD被输出。而k/jBD中的后向脉冲k/jCL在正确地滞后了延迟量Δ×(k/j)的量后从k/jBD输出。

内部时钟CLK被输入BD及k/jBD，决定后向脉冲输出的时间。由反相器35将内部时钟CLK加以反相的反相内部时钟/CLK被输入FD，决定前向脉冲超前的时间(延迟量)Δ。

后向脉冲RCL经过具有延迟量(j-k)×D1+j×D2的延迟电路34，即成为与外部时钟CK相位一致的校正内部时钟CK’。而后向脉冲k/jCL经过具有延迟量k×D2的延迟电路36，即成为相对于外部时钟CK延迟相位T×(k/j)(＝360°×k/j)的内部时钟CKD。

这里延迟电路32的延迟量A设定为j×(D1+D2)。

图32表示本发明时钟控制电路的结构的第4例。

该时钟控制电路是，与产生相对于外部时钟CK相位一致的内部时钟CK’同时，生成相对于外部时钟CK只有T×(k/j)(＝2πk/j)的相位延迟的内部时钟CKD的电路(T为外部时钟的周期，k、j是互为素数的自然数，j＞k)。

外部时钟CK被输入具有延迟量D1的输入缓冲器13。输入缓冲器13输出相对于外部时钟CK具有D1偏移的内部时钟CLK。内部时钟CLK被输入具有延迟量A的延迟电路32，延迟电路32输出延迟模仿脉冲CL(前向脉冲FCL1)。

BD中的后向脉冲RCL在正确滞后了延迟量Δ后从BD输出。而k/jBD中的后向脉冲k/jCL在正确地滞后了延迟量Δ×(k/j)的量后从k/jBD输出。

后向脉冲RCL经过具有延迟量(j-1)×D1+j×D2的延迟电路34，即成为与外部时钟CK相位一致的校正内部时钟CK’。而后向脉冲k/CL经过具有延迟量(k-1)×D1+k×D2的延迟电路36，即成为相对于外部时钟CK延迟相位T×(k/j)(＝360°×k/j)的内部时钟CKD。

这里延迟电路32的延迟量A设定为j×(D1+D2)。

图33表示本发明时钟控制电路的结构的第5例。

该时钟控制电路是，与产生相对于外部时钟CK相位一致的内部时钟CK’同时，生成相对于外部时钟CK分别只有T/4(＝90°)、T/2(＝180°)、3T/4(＝270°)的相位延迟的内部时钟CKQ、CKH、CK3Q。

延迟模仿脉冲CL被输入SAD(同步可调延迟：Synchronous Adjustable Delay)的FD。SAD包含STBD、SMD(同步镜向延迟：Synchronous Mirror Delay)和MDLL(测量受控DLL：Measure controlled DLL)等。

延迟模仿脉冲CL在FD中超前延迟量Δ后，后向脉冲分别在BD、QBD(四分之一后向延迟：Quarter Backward Delay)、HBD(二分之一后向延迟：(HalfBackward Delay)及3QBD(四分之三后向延迟：3 Quarters backward Delay)中生成。

BD中的后向脉冲RCL在正确滞后了延迟量Δ(X个延迟元件的量)后从BD输出。而QBD中的后向脉冲QCL在滞后了延迟量Δ/4(X/4个延迟元件的量)的量后从QBD输出，HBD中的后向脉冲HCL在滞后了延迟量Δ/2(X/2个延迟元件的量)的量后从HBD输出，3QBD中的后向脉冲3QCL在滞后了延迟量3Δ/4(3X/4个延迟元件的量)的量后从3QBD输出。

内部时钟CLK分别被输入BD、QBD、HBD、3QBD，决定后向脉冲生成的时间。由反相器35将内部时钟CLK加以反相的反相内部时钟/CLK被输入FD，决定前向脉冲超前的时间(延迟量)Δ。

后向脉冲RCL经过具有延迟量(D1×3+D2×4)的延迟电路34，即成为与外部时钟CK相位一致的校正内部时钟CK’。

而后向脉冲QCL经过具有延迟量D2的延迟电路36a，即成为相对于外部时钟CK延迟相位T/4(＝90°)的内部时钟CKQ。

而后向脉冲HCL经过具有延迟量(D1+D2×2)的延迟电路36b，即成为相对于外部时钟CK延迟相位T/2(＝-180°)的内部时钟CKH。

而后向脉冲3QCL经过具有延迟量(D1×2+D2×3)的延迟电路36c，即成为相对于外部时钟CK延迟相位3T/4(＝270°)的内部时钟CKD。

这里延迟电路32的延迟量A设定为4×(D1+D2)。

图34详细表示图32的时钟控制电路的结构。

外部时钟CK加给存储器的输入端子30。外部时钟CK被输入具有延迟量D1的输入缓冲器13。输入缓冲器13输出相对于外部时钟CK具有D1的偏移的内部时钟CLK。内部时钟CLK输入具有延迟量A的延迟电路32，延迟电路32输出前向脉冲FCL1(延迟模仿脉冲CL)。

内部时钟CLK与由反相器35将内部时钟CLK加以反相的反相内部时钟/CLK分别输入n(n为自然数)个延迟单元33-1、33-2、……33-n。

n个延迟单元33-1、33-2、……33-n成串联连接。在第1级的延迟单元33-1输入前向脉冲FCL1，而从第1级的延迟单元33-1输出后向脉冲RCL1。

在n个延迟单元33-1、33-2、……33-n，输入控制脉冲发生电路60输出的控制脉冲P、/P。而延迟单元33-i(i为1～n)输出控制脉冲Qi、/Qi。控制脉冲Qi、/Qi输入k/jBD37。

后向脉冲RCL1经过具有延迟量(j-1)×D1+j×D2的延迟电路34，成为校正内部时钟CK’。

后向脉冲k/jCL经过具有延迟量(k-1)×D1+k×D2的延迟电路36，成为相对于外部时钟CK延迟相位T×(k/j)(＝360°×k/j)的内部时钟CKD。

图35详细表示图34的延迟单元的结构的第1例。

延迟单元Ui(i＝1～n)由前向脉冲延迟电路、状态保持电路、和后向脉冲延迟电路3部分构成。

前向脉冲延迟电路由3个反相器41～43构成。反相器41、42成串联连接，反相器41输入前级延迟单元的输出信号FCLi，反相器42向后级延迟单元输出信号FCLi+1。反相器(时钟反相器)41的动作由控制脉冲/P控制，例如在控制脉冲/P为“1”时，反相器41为导通状态。

而反相器43的输出端连接于反相器42的输入端，反相器43的输入端上通常加以“0”电位(例如接地电位)。反相器(时钟反相器)43的动作由控制脉冲P控制，例如在控制脉冲P为“1”时，反相器43为导通状态。

后向脉冲延迟电路由3个反相器44～46构成。反相器44、45成串联连接，反相器44输入后级延迟单元的输出信号RCLi+1或内部时钟CLK，反相器45向前级延迟单元输出输出信号RCLi。反相器(时钟反相器)44的动作由控制脉冲Qi控制，例如只在控制脉冲Qi为“1”时，反相器44为导通状态。

而反相器46的输出端连接于反相器45的输入端，反相器46的输入端上通常输入内部时钟CLK。反相器(时钟反相器)46的动作由控制脉冲/Qi控制，例如在控制脉冲/Qi为“1”时，反相器46为导通状态。

状态保持电路由状态保持部47和NAND电路48、49构成。NAND电路48输入前级延迟单元的输出信号GCLi和反相内部时钟/CLK，NAND电路49输入反相器45的输出信号和内部时钟CLK。

NAND电路48的输出信号成为状态保持部47的置位输入/S，NAND电路49的输出信号成为状态保持部47的置位输入/R。因此，NAND电路48的输出信号(置位输入)/S为“0”时状态保持部47为置位状态，NAND电路49的输出信号(置位输入)/R为“0”时状态保持部47为置位状态。

状态保持部47也形成能够输出控制脉冲Q、/Q的结构。控制脉冲Q在状态保持部47为置位状态时为“1”，控制脉冲/Q在状态保持部47为置位状态时为“1”。

状态保持部47可以使用例如图4那样的结构。

在前向脉冲通过的延迟单元Ui，控制脉冲Qi为高电平“H”，/Qi为低电平“L”。相反，在后向脉冲通过的延迟单元Ui，控制脉冲Qi为低电平“L”，/Qi为高电平“H”。

图36详细表示图34的延迟单元的结构的第2例。

延迟单元Ui(i＝1～n)由前向脉冲延迟电路fdi、状态保持电路sri及后向脉冲延迟电路bdi 3部分构成。

前向脉冲延迟电路fdi由5个反相器91～95构成。反相器91～93串联连接，反相器91输入前级延迟单元的输出信号FCLi，反相器92向后级延迟单元输出输出信号FCLi+1。反相器(时钟反相器)91的动作由控制脉冲/P控制，例如在控制脉冲/P为“1”时，反相器91为导通状态。

又，反相器94的输出端在连接于反相器91的输出端的同时连接于反相器92、95的输入端，在反相器94的输入端通常加以“0”电位(例如接地电位)。反相器(时钟反相器)94的动作由控制脉冲P控制，例如在控制脉冲P为“1”时，反相器91为导通状态。

后向脉冲延迟电路bdi由5个反相器96～100构成。反相器96～98串联连接，反相器96输入后级延迟单元的输出信号RCLi+1或内部时钟CLK，反相器97向前级延迟单元输出输出信号RCLi。反相器(时钟反相器)96的动作由控制脉冲Qi+2控制，例如仅在控制脉冲Qi+2为“1”时，反相器96为导通状态。

又，反相器99的输出端在连接于反相器96的输出端的同时连接于反相器97、100的输入端，在反相器99的输入端通常输入内部时钟CLK。反相器(时钟反相器)99的动作由控制脉冲/Qi+2控制，例如在控制脉冲Qi+2为“1”时，反相器99为导通状态。

状态保持电路sri由P沟道MOS晶体管101、102，N沟道MOS晶体管103、104和反相器105构成。

P沟道MOS晶体管101、102串联连接于电源端子和节点Z之间，N沟道MOS晶体管103、104串联连接于接地端子和节点Z之间。

在MOS晶体管101、104的栅极输入使内部时钟CLK反相的时钟/CLK，在MOS晶体管102栅极输入延迟单元Ui-3的输出信号/RCLi-3，在MOS晶体管103栅极输入延迟单元Ui-1的输出信号FFCLi-3。

反相器105的输入端连接于节点Z，控制脉冲Qi从反相器105的输出端输出。控制脉冲/Qi从节点Z输出。

图37及图38表示图34的k/jBD的结构例。

在这一例子中，对k等于1、j等于2的情况，即相对于外部时钟相位仅延迟T/2的情况加以说明。在该情况下k/jBD变成HBD。

HBD由串联连接的m(m为自然数)个延迟单元bdi(i＝1～m)构成。各延迟单元bdi的构成与SAD(Synchronous Adjustable Delay)的延迟单元Ui的后向脉冲延迟电路bdi的构成相同。

因此，BD中的后向脉冲的延迟量和HBD中的后向脉冲的延迟量的比与BD中的延迟单元数目和HBD中的延迟单元数目的比，正确地说，是与一个块内的BD的延迟单元数目和HBD的延迟单元数目的比相等。

具体地说，在本实施例中，将n个延迟单元Ui(i＝1～n)与m个延迟单元bdi(i＝1～m)分别等分为r个(r为自然数)块B(1)、B(2)、…B(r)。

例如由两个延迟单元U1、U2和1个延迟单元bd1构成块B(1)，由延迟单元U1输出的控制脉冲Q1、/Q1和由延迟单元U2输出的控制脉冲Q2、/Q2中的任一方被送给延迟单元bd1。

同样，由两个延迟单元Un-1、Un和1个延迟单元bdm构成块B(r)，由延迟单元Un-1输出的控制脉冲Qn-1、/Qn-1和由延迟单元Un输出的控制脉冲Qn、/Qn中的任一方被送给延迟单元bdm。

总之，在本实施例中，相对于SAD的两个延迟单元，设置HBD的一个延迟单元。因此，相对于在BD中后向脉冲只延迟Δ，在HBD中后向脉冲只延迟Δ/2。

还有，在本实施例的情况下存在着r与m相等，而m＝n/2的关系。而上述说明中多次出现的互为素数的自然数j、k分别为j＝2(等于一个块内的SAD的延迟单元的数目)、k＝1(等于一个块内的HBD的延迟单元的数目)。

又，SAD的延迟单元的总数n为j(在本实施例为2)×r，HBD的延迟单元的总数m为k(在本实施例为1)×r。

又，HBD的延迟单元bd1～bdm相对于SAD的延迟单元U1～Un均等配置为好。总之，如果使HBD的一个延迟单元相对于SAD的相邻的两个延迟单元对应配置，就能够正确地产生Δ/2的延迟。

图39表示HBD的延迟单元bdi的结构的一个例子。

本实施例是使用图35的延迟单元Ui时的例子。即延迟单元Ui的后向脉冲延迟电路由于由3个反相器44～46构成，因此HBD的延迟单元bdi也由3个反相器44’～46’构成。

反相器44’、45’成串联连接，反相器44’输入后级延迟单元的输出信号HCLi+1或内部时钟CLK，反相器45’向前级延迟单元输出输出信号HCLi。反相器(时钟反相器)44’的动作由控制脉冲Qi控制，例如只在控制脉冲Qi为“1”时，反相器44’为导通状态。

而反相器46’的输出端连接于反相器45’的输入端，反相器46’的输入端上通常输入内部时钟CLK。反相器(时钟反相器)46’的动作由控制脉冲/Qi控制，例如在控制脉冲/Qi为“1”时，反相器46’为导通状态。

图40是图39的延迟单元bdi的符号化表示。因此图39的电路与图40的电路表示相同的内容。

图41表示图34的k/jBD的结构的一个例子。

在本实施例对j等于3，k等于1的情况，即相对于外部时钟相位只延迟T/3的情况加以说明。

1/3BD由串联连接的m个延迟单元bdi(i＝1～m)构成。各延迟单元bdi的结构与SAD的延迟单元Ui的后向脉冲延迟电路bdi的结构相同。

因此，BD的后向脉冲的延迟量和1/3BD的后向脉冲的延迟量的比，与BD的延迟单元数目和1/3BD的延迟单元数目的比，正确地说，是与一个块内的BD的延迟单元数目和1/3BD的延迟单元数目的比相等。

具体地说，在本实施例中，将n个延迟单元Ui(i＝1～n)与m个延迟单元bdi(i＝1～m)分别等分为r个块B(1)、B(2)、…B(r)。

例如由3个延迟单元U1～U3和1个延迟单元bd1构成块B(1)，由延迟单元U1输出的控制脉冲Q1、/Q1被送给延迟单元bd1。但是也可以代替控制脉冲Q1、/Q1，以延迟单元U2或延迟单元U3输出的控制脉冲提供给延迟单元bd1。

总之，在本实施例中，相对于SAD的3个延迟单元，设置1/3BD的一个延迟单元。因此，相对于在BD中后向脉冲只延迟Δ，在1/3BD后向脉冲只延迟Δ/3。

还有，在本实施例的情况下存在着r与m相等，而m＝n/3的关系。而上述说明中多次出现的互为素数的自然数j、k分别为j＝3(等于一个块内的SAD的延迟单元的数目)、k＝1(等于一个块内的HBD的延迟单元的数目)。

又，SAD的延迟单元的总数n为j(在本实施例为3)×r，HBD的延迟单元的总数m为k(在本实施例为1)×r。

又，1/3BD的延迟单元bd1～bdm相对于SAD的延迟单元U1～Un均等配置为好。总之，如果使1/3BD的一个延迟单元相对于SAD的相邻的3个延迟单元对应，就能够正确地产生Δ/3的延迟。

图42表示图34的k/jBD的结构的一个例子。

在本实施例对j等于3，k等于2的情况，即相对于外部时钟相位只延迟2T/3的情况加以说明。

2/3BD由串联连接的m个延迟单元bdi(i＝1～m)构成。各延迟单元bdi的结构与SAD的延迟单元Ui的后向脉冲延迟电路bdi的结构相同。

因此，BD的后向脉冲的延迟量和2/3BD的后向脉冲的延迟量的比，与BD的延迟单元数目和2/3BD的延迟单元数目的比，正确地说，是与一个块内的BD的延迟单元数目和2/3BD的延迟单元数目的比相等。

具体地说，在本实施例中，将n个延迟单元Ui(i＝1～n)与m个延迟单元bdi(i＝1～m)等分为r个块B(1)、B(2)、…B(r)。

例如由3个延迟单元U1～U3和2个延迟单元bd1、bd2构成块B(1)，由延迟单元U1输出的控制脉冲Q1、/Q1被送给延迟单元bd1，由延迟单元U3输出的控制脉冲Q3、/Q3被送给延迟单元bd2。

但是也可以代替控制脉冲Q1、/Q1、Q3、/Q3，以控制脉冲Q1、/Q1、Q2、/Q2提供给延迟单元bd1、bd2，又，可以以控制脉冲Q2、/Q2、Q3、/Q3提供给延迟单元bd1、bd2。

总之，在本实施例中，相对于SAD的3个延迟单元，设置2/3BD的两个延迟单元。因此，相对于在BD中后向脉冲只延迟Δ，在2/3BD中后向脉冲只延迟2Δ/3。

还有，在本实施例的情况下存在着m＝2n/3的关系。而上述说明中多次出现的互为素数的自然数j、k分别为j＝3(等于一个块内的SAD的延迟单元的数目)、k＝2(等于一个块内的HBD的延迟单元的数目)。

又，SAD的延迟单元的总数n为j(在本实施例为3)×r，HBD的延迟单元的总数m为k(在本实施例为2)×r。又由于m/n＝k×r/j×r，所以存在m/n＝k/j的关系。

又，2/3BD的延迟单元bd1～bdm相对于SAD的延迟单元U1～Un均等配置为好。总之，如果使2/3BD的两个延迟单元相对于SAD的相邻的3个延迟单元对应，就能够正确地产生2Δ/3的延迟。

图43一般地表示图34的k/jjBD的结构。图44表示图43的一个块B(i)内的k/jBD的结构。

SAD由r个块B(1)～B(r)构成。在SAD中，各块包含j个延迟单元，同样，k/jBD由r个块B(1)～B(r)构成。在k/jBD中，各块包含k个延迟单元。

j和k是互为素数的自然数，通常设定j＞k。由于存在r个块，SAD的延迟单元的合计数目n为r×j个，k/jBD的延迟单元的合计数目m为r×k。

SAD的块数目与k/jBD的块数目相等。例如SAD的块B(1)与k/jBD的块(1)对应，SAD的块B(2)与k/jBD的块(2)对应，SAD的块B(r)与k/jBD的块(r)对应。

例如，在SAD的块B(1)中生成j组控制脉冲Q1、/Q1、Q2、/Q2、Qh、/Qj。但是，只选择j组控制脉冲中的k组(k＜j)，将该k组控制脉冲提供给k/jBD的块(1)。

k组的控制脉冲从j组控制脉冲Q1、/Q1、Q2、/Q2、…Qj、/Qj有规则地而且均等地加以选择。

又，所选择的k组控制脉冲有规则地加给k/jBD对应的k个延迟单元。例如在选择控制脉冲Q1、/Q1、Q2、/Q2的情况下，将控制脉冲Q1、/Q1加给k/jBD的延迟单元bd1(不加给bd2)、控制脉冲Q2、/Q2加给k/jBD的延迟单元bd2(不加给bd2)。

采用这样的结构，不管SAD的前向脉冲到达的延迟单元的位置如何，SAD的延迟单元数目和k/jBD的延迟单元数目的比总满足k/j＝m/n。因此，不管前向脉冲到达的延迟单元的位置如何，总能够在k/jBD中正确地生成k/jΔ的延迟量。

下面参照图45对本发明(图31的例子的情况)的原理加以说明。

以k×D1为外部时钟CK和内部时钟CLK的偏移的幅度(延迟量)，以T为外部时钟CK和内部时钟CLK的周期。

在从内部时钟CLK的第1个脉冲发生的时刻(上升时刻)起经过时间A的时刻使延迟模仿脉冲CL发生。在该情况下从延迟模仿脉冲CL发生的时刻起到内部时钟CLK的第2个脉冲发生的时刻为止的时间为Δf。

又将时间Δf拷贝作成Δb，在从使延迟模仿脉冲CL发生的时刻起经过时间2×Δ的时刻(Δf＝Δb＝Δ)使延迟模仿脉冲RCL发生。于是，从延迟模仿脉冲RCL发生的时刻起经过时间A的时刻与内部时钟CLK的第3个脉冲发生的时刻一致。但是，使(A+W)＜T。W为延迟模仿脉冲CL、RCL的宽度。

以从延迟模仿脉冲RCL发生的时刻起到外部时钟CK的第3个脉冲发生的时刻为止的时间为(j-k)×D1+j×D2，则如果使延迟模仿脉冲RCL只延迟(j-k)×D1+j×D2，就可得到与外部时钟CK的定时关系一致的校正内部时钟CK’。

总之，构成生成延迟量A、(2×Δ)、(j-k)×D1+j×D2的延迟电路，使内部时钟CLK只延迟时间A+(2×Δ)+{(j-k)×D1+j×D2}，则可得到与外部时钟CK的定时关系一致的校正内部时钟CK’。

延迟量(2×Δ)由SAD生成，而延迟量(j-k)×D1+j×D2由延迟元件生成。延迟量A按如下方法决定。

从图50的关系导出

k×D1+A+Δ＝T+k×D1…(1)

k×D1+A+2Δ+(j-k)×D1+j×D2＝2T…(2)

根据式(1)导出式(3)：

T＝A+Δ…(3)

根据式(2)导出式(4)：

A+2Δ+j(D1+D2)＝2T…(4)

根据(3)、(4)式导出式(5)：

A+2Δ+j(D1+D2)＝2(A+Δ)

A＝j(D1+D2)…(5)

而相对于外部时钟CK只延迟(k/j)×T的内部时钟CKD生成的原理如下。

作成时间(k/j)×Δ(Δ＝Δf＝Δb)，在从在从使延迟模仿脉冲CL发生的时刻起经过时间Δ+(k/j)×Δ的时刻使延迟脉冲k/jCL发生。又在从延迟脉冲k/jCL发生的时刻起经过时间k×D2的时刻使内部时钟CKD发生。

这时，如图45所示，内部时钟CKD只相对于外部时钟CK延迟式(6)所示的时间。

k×D1+(k/j)×Δ+k×D2…(6)

式(6)变形为式(7)：

(k/j)×(j×D1+Δ+j×D2)

＝(k/j)×{j(D1+D2)+Δ}…(7)

根据上述(3)、(5)式，式(7)变成式(8)：

(k/j)×T…(8)

总之，意味着内部时钟CKD相对于外部时钟CK相位只延迟(k/j)×T。

因此，如果形成生成延迟量A、Δ+(k/j)×Δ、k×D2的延迟电路，使内部时钟CLK只延迟时间A+{Δ+(k/j)×Δ}+k×D2，就能够得到相对于外部时钟CK相位只延迟(k/j)×T的内部时钟CKD。

延迟量Δ由SAD的FD生成，而延迟量k×D2由延迟元件生成。延迟量A依据上述方法如式(5)所示，设定为j(D1+D2)。

下面参照图46对本发明(图32的例子的情况)的原理加以说明。

以D1为外部时钟CK和内部时钟CLK的偏移的幅度(延迟量)，以T为外部时钟CK和内部时钟CLK的周期。

又将该时间Δf拷贝作成Δb，在从使延迟模仿脉冲CL发生的时刻起经过时间2×Δ的时刻(Δf＝Δb＝Δ)使延迟模仿脉冲RCL发生。于是，从延迟模仿脉冲RCL发生的时刻起经过时间A的时刻与内部时钟CLK的第3个脉冲发生的时刻一致。其中，使(A+W)＜T。W为延迟模仿脉冲CL、RCL的宽度。

以从延迟模仿脉冲RCL发生的时刻起到外部时钟CK的第3个脉冲发生的时刻为止的时间为(j-1)×D1+j×D2，则如果使延迟模仿脉冲RCL只延迟U-1)×D1+j×D2，就可得到与外部时钟CK的定时关系一致的校正内部时钟CK’。

总之，构成生成延迟量A、(2×Δ)、(j-1)×D1+j×D2的延迟电路，使内部时钟CLK延迟时间A+(2×Δ)+{(j-1)×D1+j×D2}，则可得到与外部时钟CK的定时关系一致的校正内部时钟CK’。

延迟量(2×Δ)由SAD生成，而延迟量(j-1)×D1+j×D2由延迟元件生成。延迟量A按如下方法决定。

从图50的关系导出

D1+A+Δ＝T+D1…(9)

D1+A+2Δ+(j-1)×D1+j×D2＝2T…(10)

根据式(9)导出式(11)：

T＝A+Δ…(11)

根据式(10)导出式(12)：

A+2Δ+j(D1+D2)＝2T…(12)

根据(11)、(12)式导出式(13)：

A+2Δ+j(D1+D2)＝2(A+Δ)

A＝j(D1+D2)…(13)

作成时间(k/j)×Δ(Δ＝Δf＝Δb)，在从使延迟模仿脉冲CL发生的时刻起经过时间Δ+(k/j)×Δ的时刻使延迟脉冲k/jCL发生。又在从延迟脉冲k/jCL发生的时刻起经过时间(k-1)×D2+k×D2的时刻使内部时钟CKD发生。

这时，如图46所示，内部时钟CKD相对于外部时钟K只延迟式(14)所示的时间。

D1+(k/j)×Δ+(k-1)×D1+k×D2…(14)

将式14加以改变，即成为

(k/j)×G×D1+Δ+j×D2)

＝(k/j)×{j(D1+D2)+Δ}…(15)

借助于上述(11)、(12)式，(15)式变成

(k/j)×T…(16)

因此，如果构成生成延迟量A、Δ+(k/j)×Δ、k×D2的延迟电路，使内部时钟CLK只延迟时间A+{Δ+(k/j)×Δ}+k×D2，则可得到相对于外部时钟CK相位只延迟(k/j)×T的内部时钟CKD。

延迟量Δ由SAD的FD生成，而延迟量k×D2由延迟元件生成。延迟量A按上述方法如式(13)所示设定为j(D1+D2)。

图47表示发生外部时钟，接收数据的控制器和根据由外部时钟生成的内部时钟输出数据的存储器的连接关系。

在上述例子中，对明确决定外部时钟与内部时钟的相位关系，从存储器输出正确的数据的技术进行了叙述。在本实施例中，对控制器能够正确接收从这样的存储器读出的数据的技术加以说明。

通常存储系统包含控制器(CPU)和多个存储器(IC)。又，外部时钟CK从控制器到存储器1、2需要一定的时间。这里首先使从控制器到各存储器1、2的外部时钟的配线长度相等。

又，存储器1或存储器2根据相对于外部时钟CK保持一定的相位关系的内部时钟输出数据。数据经过数据总线传输到控制器。

控制器从存储器1或存储器2接收数据，而由于数据总线的配线长度、配线电容量等的关系，数据从存储器1、或存储器2输出，输入到控制器需要一定的时间。

即为了取入正确数据，控制器必须根据考虑到数据总线传送数据的时间的定时关系取入数据。

因此，采用具有与存储器1、2相等的外部时钟的输入电容量的虚拟存储器(dummy memory，IC)。从控制器到虚拟存储器的外部时钟的配线长度等于从控制器到各存储器1、2的外部时钟的配线长度。

又使输入虚拟IC的外部时钟CK返回控制器，以此作为返回块。

返回块决定控制器接受存储器1或存储器2输出数据的定时关系。因此，使从虚拟存储器到控制器的返回块的配线长度等于从存储器1或存储器2到控制器的数据总线长度。

这样，控制器根据返回块接受存储器1或存储器2来的数据。从而不会有错误数据输入控制器。

如上所述，采用本发明的时钟控制电路具有如下效果。

能够稳定地生成相对于外部时钟总保持一定的相位关系的内部时钟，而且即使外部时钟的周期改变，在外部时钟的第若干周期，内部时钟也能够经常保持相对于外部时钟有一定的相位关系。

因此，本发明最适合所谓同步存储器那样的时钟同步型的DRAM的数据输入输出电路的控制。

而且，在借助于将块的周期分频进行数据输出那样的控制，在一个时钟周期输出一些数据的情况下，需要多个相对于外部时钟准确偏移规定的量的内部时钟，而采用本发明即使不使用PLL等复杂的系统，也容易生成这样的多个内部时钟。

Claims

1.一种延迟阵列，其特征在于：该延迟阵列由多个串联而成的延迟单元构成；各延迟单元由使前向脉冲仅延迟一定的延迟量再传送至后一级延迟单元上的前向脉冲延迟电路、使后向脉冲仅延迟一定的延迟量再传送至前一级延迟单元上的后向脉冲延迟电路、内部时钟脉冲未输入至前述多个延迟单元时，若输入前述前向脉冲，则设定为置位状态，前述内部时钟脉冲输入至前述多个延迟单元时，若输入前述后向脉冲，则设定为复位状态的状态保持部所构成；前述前向脉冲被输入至第一级延迟单元、在前述内部时钟脉冲输入至前述多个延迟单元时，前述后向脉冲的前沿在状态保持部呈复位状态的延迟单元中最靠近前述第一级延时单元的延迟单元中形成，前述后向脉冲从前述第一级延迟单元输出。

2.如权利要求1所述的延迟阵列，其特征在于：在前述内部时钟脉冲未输入至前述多个延迟单元时，前述后向脉冲前沿以外的边沿在状态保持部呈复位状态的延迟单元中最靠近前述延迟单元的延迟单元中形成。

3.一种时钟同步延迟控制电路，其特征在于，该时钟同步延迟控制电路由延迟阵列、具有延迟量D1，基于外部时钟信号产生内部时钟信号的缓冲器、使前述内部时钟脉冲仅延迟延迟量A，然后作为前向脉冲供给前述延迟阵列的第一级延迟单元的第1延迟电路、使由前述第一级延迟单元输出的后向脉冲仅延迟延迟量D2，然后作为补偿内部时钟信号输出的第2延迟电路所组成；

所述延迟阵列是这样的延迟阵列，即由多个串联而成的延迟单元构成；各延迟单元由使前向脉冲仅延迟一定的延迟量再传送至后一级延迟单元上的前向脉冲延迟电路、使后向脉冲仅延迟一定的延迟量再传送至前一级延迟单元上的后向脉冲延迟电路、内部时钟脉冲未输入至前述多个延迟单元时，若输入前述前向脉冲，则设定为置位状态，前述内部时钟脉冲输入至前述多个延迟单元时，若输入前述后向脉冲，则设定为复位状态的状态保持部所构成；前述前向脉冲被输入至第一级延迟单元、在前述内部时钟脉冲输入至前述多个延迟单元时，前述后向脉冲的前沿在状态保持部呈复位状态的延迟单元中最靠近前述第一级延时单元的延迟单元中形成，前述后向脉冲从前述第一级延迟单元输出；

前述延迟量D1、前述延迟量D2及前述延迟量A具有A＝D1+D2的关系。

4.如权利要求3所述的时钟同步延迟控制电路，其特征在于：该发明备有控制脉冲发生电路，在由前述内部时钟脉冲输入至所述多个延迟单元直至将前述前向脉冲供给至前述第一级延迟单元的期间内，该控制脉冲发生电路产生控制脉冲，以使前述多个延迟单元的前述脉冲延迟电路初始化。

5.如权利要求3所述的时钟同步延迟控制电路，其特征在于：备有控制装置，在从构成所述延迟阵列的所述多个延迟单元的最末级延迟单元输出前述前向脉冲时，该控制装置断路由前述第一级延迟单元输出的后向脉冲，并从前述第2延迟电路输出前述内部时钟脉冲取代前述后向脉冲。

6.如权利要求5所述的时钟同步延迟控制电路，其特征在于：前述装置是在由前述第2延迟电路输出前述内部时钟脉冲之后，基于由前述第一级延迟单元输出的后向脉冲使前述第2延迟电路初始化。

7.如权利要求3所述的时钟同步延迟控制电路，其特征在于：所述延迟阵列配置于前述缓冲器所处位置和前述第2延迟电路所处位置的中间；前述第1延迟电路模型设计成由两个模型的组合而构成，一个模型与前述缓冲器及从前述缓冲器至前述延迟阵列的布线模型相同，另一个模型与前述第2延迟电路及从前述延迟阵列至前述第2延迟电路的布线模型相同。

8.一种存储器电路，其特征在于：该存储器电路由存储器单元阵列、对前述存储器单元阵列作数据的写入或读出的写入读出电路、为从总线输入前述数据的输入电路、为将前述数据输出至前述总线的输出电路及时钟同步延迟控制电路所构成；前述写入读出电路的动作受从前述时钟同步延迟控制电路的缓冲器输出的内部时钟信号控制，前述输入电路或输出电路的动作至少受前述时钟同同步延迟控制电路的第2延迟电路输出的校正内部时钟信号控制，

所述时钟同步延迟控制电路由延迟阵列、具有延迟量D1，基于外部时钟产生内部时钟信号的缓冲器、使前述内部时钟脉冲仅延迟延迟量A，然后作为前向脉冲供给前述延迟阵列的第一级延迟单元的第1延迟电路、使由前述第一级延迟单元输出的后向脉冲仅延迟延迟量D2，然后作为补偿内部时钟信号输出的第2延迟电路所组成；

9.一种同步控制系统，其特征在于：该同步控制系统具备有总线、对前述总线作数据的发送接收并与此同时产生外部时钟的控制时钟、和具有前述权利要求8所述的存储器电路并对前述总线作数据的发送接收、还与此同时接受外部时钟的存储器部件。

10.一种延迟电路，其特征在于：该延迟阵列由多个串联连接的延迟单元构成，各延迟单元具备有：使前向脉冲及后向脉冲仅延迟一定延迟量、使之作非同步传送的延迟电路以及由前述前向脉冲设定为置位状态、由前述后向脉冲设定为复位状态的状态保持部、前述前向脉冲被输入至第一级延迟单元；前述后向脉冲的前沿在将内部时钟的脉冲输入至前述多个延迟单元时、状态保持部呈复位状态和延迟单元中最靠近前述第一级延迟单元的延迟单元中形成；前述后向脉冲与前述前向脉冲的进行方向相反，由前述第一级延迟单元输出。

11.一种延迟阵列，其特征在于，由串联连接的多个第1和第2延迟单元构成，

各第1延迟单元由，使前向脉冲延迟一定的延迟量再传送到后级延迟单元的前向脉冲延迟电路、使第一后向脉冲延迟所述一定的延迟量再传送到前级延迟单元的第1后向脉冲延迟电路、以及在内部时钟脉冲没有输入上述多个第1延迟单元时、一旦上述前向脉冲输入、即设定于第1状态、在上述内部时钟脉冲输入上述多个第1延迟单元时、一旦上述第1后向脉冲输入、即设定于第2状态的状态保持部构成，

各第1延迟单元由使第2后向脉冲延迟所述一定的延迟量再传送到前级延迟单元的第2后向脉冲延迟电路构成，

所述前向脉冲输入第1级的第1延迟单元，在所述内部时钟脉冲输入所述多个第1延迟单元时、用状态保持部为第2状态的第1延迟单元中最接近上述第1级的第1延迟单元的第1延迟单元形成所述第1后向脉冲的前沿，所述第1后向脉冲从所述第1级的第1延迟单元输出，

所述第2后向脉冲的前沿在与形成所述第1后向脉冲前沿的第1延迟单元相对应的第2延迟单元中形成，所述第2后向脉冲从第1级的第2延迟单元输出，

所述第1后向脉冲延迟电路的延迟量和所述第2后向脉冲延迟电路的延迟量相同。

12.根据权利要求11所述的延迟阵列，其特征在于，在所述内部时钟信号脉冲没有输入所述多个第1延迟单元时在状态保持部为第2状态的第1延迟单元中最接近上述第1级的第1延迟单元的第1延迟单元中形成所述第一后向脉冲的前沿。

13.根据权利要求11所述的延迟阵列，其特征在于，所述第1延迟单元的数目和所述第2延迟单元的数目互不相同。

14.根据权利要求11所述的延迟阵列，其特征在于，所述第2延迟单元的数目比所述第1延迟单元的数目少。

15.根据权利要求11所述的延迟阵列，其特征在于，用所述多个第1延迟单元中连续的j个第1延迟单元构成一个第1块，用所述多个第2延迟单元中连续的k个第2延迟单元构成与所述第1块对应的一个第2块，根据控制所述第1块的所述j个第1延迟单元中的k个动作的控制脉冲，控制所述第2块中k个第2延迟单元的动作，其中，k是互为素数的自然数，而且j＞k。

16.根据权利要求15所述的延迟阵列，其特征在于，所述第1延迟单元构成r个块r为自然数，所述第1延迟单元的总数为n个，n＝r×j，所述第2延迟单元也构成r个块，所述第2延迟单元的总数为m个，m＝r×j，所述第1后向脉冲的延迟量为Δ时，所述第2后向脉冲的延迟量为(m/n)×Δ。

17.一种时钟控制电路，其特征在于具备：一种延迟阵列；具有延迟量k×D1、根据外部时钟信号产生所述内部时钟信号的缓冲器；使所述内部时钟脉冲延迟延迟量A作为所述前向脉冲提供给所述第1级的第1延迟单元的第1延迟电路；使所述第1级的第1延迟单元输出的所述第1后向脉冲延迟(j-k)×D1+j×D2的延迟量后作为第1校正的内部时钟信号输出的第2延迟电路；以及使所述第1级的第2延迟单元输出的所述第2后向脉冲延迟(k-1)×D1+k×D2的延迟量后作为第2校正内部时钟信号输出的第3延迟电路，其中，j、k是互为素数的自然数，而且j＞k，

所述延迟量D1、所述延迟量D2和所述延迟量A具有A＝j×(D1+D2)的关系，

所述一种延迟阵列，由串联连接的多个第1和第2延迟单元构成，

18.根据权利要求17所述的时钟控制电路，其特征在于，k＝1。

19.根据权利要求17或18所述的时钟控制电路，其特征在于，还具备在所述内部时钟脉冲输入所述多个第1延迟单元后到所述前向脉冲被提供给所述第1级的第1延迟单元为止的期间内产生使所述多个第1延迟单元的所述前向脉冲延迟电路初始化用的控制脉冲的控制脉冲发生电路。

20.根据权利要求17或18所述的时钟控制电路，其特征在于，所述第1延迟单元的数目和所述第2延迟单元的数目互不相同。

21.根据权利要求17或18所述的时钟控制电路，其特征在于，所述第2延迟单元的数目比所述第1延迟单元的数目少。

22.根据权利要求17或18所述的时钟控制电路，其特征在于，用所述多个第1延迟单元中连续的j个第1延迟单元构成一个第1块，用所述多个第2延迟单元中连续的k个第2延迟单元构成与所述第1块对应的一个第2块，根据控制所述第1块的所述j个第1延迟单元中的k个动作的控制脉冲，控制所述第2块的k个第2延迟单元的动作。

23.根据权利要求22所述的时钟控制电路，其特征在于，所述第1延迟单元构成r个块，r为自然数，所述第1延迟单元的总数为n个，n＝r×j，所述第2延迟单元也构成r个块，所述第2延迟单元的总数为m个，m＝r×j。

24.根据权利要求23所述的时钟控制电路，其特征在于，所述第2后向脉冲延迟电路生成所述第1后向脉冲延迟电路生成的延迟量的m/n的延迟量，且m/n＝k/j。

25.根据权利要求23所述的时钟控制电路，其特征在于，所述j为2，所述k为1，所述第2延迟单元的所述第2后向脉冲延迟电路生成所述第1延迟单元的所述第1后向脉冲延迟电路生成的延迟量的一半的延迟量。

26.根据权利要求23所述的时钟控制电路，其特征在于，所述k为1，所述第2延迟单元的所述第2后向脉冲延迟电路生成所述第1延迟单元的所述第1后向脉冲延迟电路生成的延迟量的1/j的延迟量。

27.一种时钟控制电路，其特征在于，具备：相对于外部时钟信号延迟m×D1的内部时钟信号被输入，所述内部时钟信号输入后经过延迟时间A后输出前向脉冲的第1延迟电路；使所述前向脉冲延迟2×Δ后输出后向脉冲的第2延迟电路；以及输入所述后向脉冲，所述后向脉冲输入后经过延迟时间(j-k)×D1+j×D2后，输出与所述外部时钟信号相位一致的校正内部时钟信号的第3延迟电路，其中，j、k是互为素数的自然数，j＞k，Δ为所述前向脉冲发生后到最初发生所述内部时钟信号脉冲为止的时间，A为j×(D1+D2)。

28.根据权利要求27所述的时钟控制电路，其特征在于，m＝1，k＝1。

29.一种时钟控制电路，其特征在于，具备：相对于外部时钟信号延迟k×D1的内部时钟信号被输入，所述内部时钟信号输入后经过延迟时间A后输出前向脉冲的第1延迟电路；使所述前向脉冲延迟Δ+(k/j)×Δ后输出后向脉冲的第2延迟电路；以及输入所述后向脉冲，所述后向脉冲输入后经过延迟时间(k-1)×D1+k×D2后，输出比所述外部时钟信号相位延迟(k/j)×T的校正内部时钟信号的第3延迟电路，其中，j、k是互为素数的自然数，j＞k，Δ为所述前向脉冲发生后到最初发生所述内部时钟信号脉冲为止的时间，A为j×(D1+D2)，T为外部时钟信号的周期。

30.根据权利要求29所述的时钟控制电路，其特征在于，所述k＝1。