KR970072700A - 클록 동기 지연 제어 회로 - Google Patents

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Abstract

내부 클록에 동기시켜 데이터 전송을 행하는 시스템에서 해당 내부 클록을 외부 클록에 정확히 동기시킨다. 외부 클록(CK)은, 버퍼(13)를 경유하여, 스큐(D1)를 갖는 내부 클록(CLK)이 된다. 이 내부 클록(CLK)은, 지연량(A)을 갖는 지연회로(32), 지연량(2×Δ)을 형성하는 지연 유닛 어레이(33-1∼33-n) 및 지연량(D2)을 갖는 지연 회로(34)를 경유함으로써, 보정 내부 클록(CK')이 되며, 외부 클록(CK)에 동기한다. 각 지연 유닛은, 상태 유지부를 가지며, 전진 펄스가 경유한 지연 유닛에 대해서는, 상태 유지부가 소정의 상태로 고정된다. 이로서, 정확히 지연량(2×Δ)가 형성된다.

Description

클록 동기 지연 제어 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 회로를 갖는 메모리를 구비한 시스템의 주요부를 도시한 도면, 제2도는 제1도의 메모리내의 클록 제어 회로의 구성을 도시한 도면.

Claims (31)

  1. 직렬로 접속된 복수의 지연 유닛으로 구성되며, 각각의 지연 유닛은, 전진 펄스를 일정한 지연량 만큼 지연시켜 후단의 지연 유닛에 전달하는 전진 펄스 지연 회로와, 후진 펄스를 상기 일정한 지연량 만큼 지연시켜 전단의 지연 유닛에 전달하는 후진 펄스 지연 회로와, 내부 클록의 펄스가 상기 복수의 지연 유닛에 입력되어 있지 않은 경우에 상기 전진 펄스가 입력되면 세트 상태로 설정되며, 상기 내부 클록의 펄스가 상기 복수의 지연 유닛에 입력되어 있는 경우에 상기 후진 펄스가 입력되면 리세트 상태로 설정되는 상태 유지부로 구성되며, 상기 전진 펄스는, 초기단의 지연 유닛에 입력되며, 상기 후진 펄스의 프론트 에지는 상기 내부 클록의 펄스가 상기 복수의 지연 유닛에 입력되었을 때에 상태 유지부가 리세트 상태의 지연 유닛 중 가장 상기 초기단의 지연 유닛에 가까운 지연 유닛에서 형성되며, 상기 후진 펄스는, 상기 초기단의 지연 유닛으로부터 출력되는 것을 특징으로 하는 지연 어레이.
  2. 제1항에 있어서, 상기 후진 펄스의 프론트 에지 이외의 에지는 상기 내부 클록의 펄스가 상기 복수의 지연 유닛에 입력되지 않게 되었을 때에 상태 유지부가 리세트 상태의 지연 유닛 중 가장 상기 초기단의 지연유닛에 가까운 지연 유닛을 형성하는 것을 특징으로 하는 지연 어레이.
  3. 청구항 1에 따른 지연 어레이와, 지연량(D1)을 가지며, 외부 클록에 기초하여 내부 클록을 발생하는 버퍼와, 상기 내부 클록의 펄스를 지연량(A) 만큼 지연시켜 전진 펄스로서 상기 지연 어레이의 초기단의 지연 유닛에 공급하는 제1지연 회로와, 상기 초기단의 지연 유닛으로부터 출력되는 후진 펄스를 지연량(D2)만큼 지연시켜 보정 내부 클록으로서 출력하는 제2지연 회로로 구성되며, 상기 지연량(D1), 상기 지연량(D2) 및 상기 지연량(A)은, A=D1+D2의 관계를 가지고 있는 것을 특징으로 하는 클록 동기 지연 제어 회로.
  4. 제3항에 있어서, 상기 내부 클록의 펄스가 청구항 1에 따른 지연 어레이의 복수의 지연 유닛에 입력되고 나서 상기 전진 펄스가 상기 초기단의 지연 유닛에 공급되기까지의 기간내에, 상기 복수의 지연 유닛의 전진 펄스 지연 회로를 초기화하기 위한 제어 펄스를 발생하는 제어 펄스 발생 회로를 구비하는 것을 특징으로 하는 클록 동기 지연 제어 회로.
  5. 제3항에 있어서, 상기 전진 펄스가 청구항 1에 따른 지연 어레이의 최종단의 지연 유닛으로부터 출력되는 경우에, 상기 초기단의 지연 유닛으로부터 출력되는 후진 펄스를 차단하고, 상기 후진 펄스에 대신하여 상기 내부 클록의 펄스가 상기 제2지연 회로로부터 출력되도록 제어하는 수단을 구비하는 것을 특징으로 하는 클록 동기 지연 제어 회로.
  6. 제5항에 있어서, 상기 수단은, 상기 내부 클록의 펄스가 상기 제2지연 회로로부터 출력된 후에, 상기 초기단의 지연 유닛으로부터 출력되는 후진 펄스에 기초하여 상기 제2지연 회로를 초기화하는 것을 특징으로 하는 클록 동기 지연 제어 회로.
  7. 제3항에 있어서, 청구항 1에 따른 지연 어레이는, 상기 버퍼가 배치되는 위치와 상기 제2지연 회로가 배치되는 위치의 중간에 배치되며, 상기 제1지연 회로의 패턴은, 상기 버퍼 및 상기 버퍼로부터 상기 지연 어레이까지의 배선의 패턴에 동일한 패턴과, 상기 제2지연 회로 및 상기 지연 어레이로부터 상기 제2지연회로까지의 배선의 패턴에 동일한 패턴과의 조합에 의하여 구성되도록 레이아웃되는 것을 특징으로 하는 클록 동기 지연 제어 회로.
  8. 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대하여 데이터의 기입 또는 판독을 행하기 위한 기입·판독회로와, 상기 데이터를 버스로부터 입력하기 위한 입력 회로와, 상기 데이터를 상기 버스에 출력하기 위한 출력 회로와, 청구항 3에 따른 클록 동기 지연 제어 회로로 구성되며, 상기 기입·판독 회로의 동작은, 상기 클록 동기 지연 제어 회로의 버퍼로부터 출력되는 내부 클록에 의하여 제어되며, 상기 입력 회로 또는 상기 출력 회로의 동작은, 적어도 상기 클록 동기 지연 제어 회로의 제2지연 회로로부터 출력되는 보정 내부 클록에 의하여 제어되는 것을 특징으로 하는 메모리 회로.
  9. 버스와, 상기 버스에 대하여 데이터의 수수를 행함과 동시에 외부 클록을 발생하는 제어 블록과, 제8항에 따른 메모리 회로를 가지며, 상기 버스에 대하여 데이터와 수수를 행함과 동시에 상기 외부 클록을 수취하는 메모리 블록을 구비하는 것을 특징으로 하는 동기 제어 시스템.
  10. 직렬 접속된 복수의 지연 유닛으로 구성되며, 각각의 지연 유닛은, 전진 펄스 및 후진 펄스를 일정한 지연량 만큼 지연시켜 비동기로 전달시키는 지연 회로와, 상기 전진 펄스에 의하여 세트 상태로 설정되며, 상기 후진 펄스에 의하여 리세트 상태로 설정되는 상태 유지부를 가지며, 상기 전진 펄스는, 초기단의 지연 유닛에 입력되며, 상기 후진 펄스의 프론트 에지는, 내부 클록의 펄스가 상기 복수의 지연 유닛에 입력되었을 때에 상태 유지부가 리세트 상태의 지연 유닛 중 가장 상기 초기단의 지연 유닛에 가까운 지연 유닛에서 형성되며, 상기 후진 펄스는, 상기 전진 펄스의 진행 방향과는 반대 방향으로 진행하며, 상기 초기단의 지연 유닛으로부터 출력되는 것을 특징으로 하는 지연 어레이.
  11. 직렬로 접속된 복수의 제1 및 제2지연 유닛으로 구성되고, 각각의 제1지연 유닛은, 전진 펄스를 일정한 지연량만큼 지연시켜 후단의 지연 유닛으로 전달하는 전진 펄스 지연 회로와, 제1후진 펄스를 상기 일정한 지연량만큼 지연시켜 전단의 지연 유닛으로 전달하는 제1후진 펄스 지연 회로와, 내부 클록의 펄스가 상기 복수의 제1지연 유닛으로 입력되어 있는 않은 경우에 상기 전진 펄스가 입력되면 제1상태로 설정되고, 상기 내부 클록의 펄스가 상기 복수의 제1지연 유닛에 입력되어 있는 경우에 상기 제1후진 펄스가 입력되면 제2상태로 설정되는 상태 유지부로 구성되고, 각각의 제2지연 유닛은, 제2후진 펄스를 상기 일정한 지연량만큼 지연시켜 전단의 지연 유닛으로 전달하는 제2후진 펄스 지연 회로로 구성되고, 상기 전진 펄스는 초기단의 제1지연 유닛으로 입력되고, 상기 제1후진 펄스의 프론트 에지는 상기 내부 클록의 펄스가 상기 복수의 제1지연 유닛으로 입력되었을때에 상태 유지부가 제2상태의 제1지연 유닛 중 상기 초기단의 제1지연 유닛에 가장 가까운 제1지연 유닛에서 형성되고, 상기 제1후진 펄스는 상기 초기단의 제1지연 유닛으로부터 출력되고, 상기 제2후진 펄스의 프론트 에지는 상기 제1후진 펄스의 프론트 에지를 형성하는 제1지연 유닛에 대응하는 제2지연 유닛에서 형성되고 상기 제2후진 펄스는 초기단의 제2지연 유닛으로부터 출력되고, 상기 제1후진 펄스 지연 회로의 지연량과 상기 제2후진 펄스 지연 회로의 지연량이 동일한 것을 특징으로 하는 지연 어레이.
  12. 제11항에 있어서, 상기 제1후진 펄스의 프론트 에지 이외의 에지는, 상기 내부 클록의 펄스가 상기 복수의 제1지연 유닛에 입력되지 않았을 때에 상태 유지부가 제2상태의 제1지연 유닛 중 상기 초기단의 제1지연 유닛에 가장 가까운 제1유닛에서 형성되는 것을 특징으로 하는 지연 어레이.
  13. 제11항에 있어서, 상기 제1지연 유닛의 수와 상기 제2지연 유닛의 수는 서로 다른 것을 특징으로 하는 지연 어레이.
  14. 제11항에 있어서, 상기 제2지연 유닛의 수는 상기 제1지연 유닛의 수보다도 작은 것을 특징으로 하는 지연 어레이.
  15. 제11항에 있어서, 상기 복수의 제1지연 유닛중 연속하는 j개의 지연 유닛으로 1개의 제1블록을 구성하고, 상기 복수의 제2지연 유닛중 연속하는 k개의 제2지연 유닛으로 상기 제1블록에 대응하는 1개의 제2블록을 구성하고, 상기 제1블록의 상기 j개의 제1지연 유닛중 k개의 동작을 제어하는 제어 펄스에 기초하여, 상기 제2블록의 k개의 제2지연 유닛의 동작을 제어하는[단, j,k는 서로 소(素)인 자연수이며, 또 j〉k이다] 것을 특징으로 하는 지연 어레이.
  16. 제15항에 있어서, 상기 제1지연 유닛은, r(r은 자연수)개의 블록을 구성하고, 상기 제1지연 유닛의 총수는 n(=r×j)개이고, 상기 제2지연 유닛도 r개의 블록을 구성하고, 상기 제2유닛의 총 수는 m(=r×j)개이고, 상기 제1후진 펄스의 지연량을 Δ로 한 경우 상기 제2후진 펄스의 지연량은 (m/m)×Δ인 것을 특징으로 하는 지연 어레이
  17. 청구항 11에 따른 지연 어레이와, 지연량 D1을 갖고, 외부 클릭에 기초하여 상기 내부 클록을 발생하는 버퍼와, 상기 내부 크록의 펄스를 지연량(A)만큼 지연시켜 상기 전진 펄스로서 상기 초기단의 제1지연 유닛에 공급하는 제1지연 회로와, 상기 초기단의 제1지연 유닛으로부터 출력되는 상기 제1후진 펄스를 지연량(j-1)×D1+j×D2만큼 지연시켜 제1보정 내부 클록으로서 출력하는 제2지연 회로와, 상기 초기단의 제2지연 유닛으로부터 출력되는 상기 제2후진 펄스를 지연량(k-1)×D1+k×D2만큼 지연시켜 제2보정 내부 클록으로서 출력하는 제3지연 회로를 구비하고(단, j,k는 서로 소인 자연수이며, 또 j〉k이다), 상기 지연량 D1, 상기 지연량 D2 및 상기 지연량(A)는 A=j×(D1+D2)의 관계를 갖는 것을 특징으로 하는 클록 제어 회로.
  18. 청구항 11에 따른 지연 어레이와, 지연량 k×D1을 갖고, 외부 클록에 기초하여 상기 내부 클록을 발생하는 버퍼와, 상기 내부 클록을 펄스를 지연량(A)만큼 지연시켜 상기 전진 펄스로서 상기 초기단의 제1지연 유닛에 공급하는 제1지연 회로와, 상기 초기단의 제1지연 유닛으로부터 출력되는 상기 제1후진 펄스를 지연량(j-k)×D1+j×D2만큼 지연시켜 제1보정 내부 클록으로서 출력하는 제2지연 회로와, 상기 초기단의 제2지연 유닛으로부터 출력되는 상기 제 2후진 펄스를 지연량 k×D2만큼 지연시켜 제2보정 내부 클록으로서 출력하는 제3지연 회로를 구비하고(단, j,k는 서로 소인 자연수이며, 또 j〉k이다), 상기 지연량 D1, 상기 지연량 D2 및 상기 지연량(A)는 A=j×(D1+D2)의 관계를 갖는 것을 특징으로 하는 클록 제어 회로.
  19. 제17항 또는 제18항에 있어서, 상기 내부 클록의 펄스가 상기 복수의 제1지연 유닛에 입력되고부터 상기 전진 펄스가 상기 초기단의 제1지연 유닛으로 공급될 때까지의 기간 내에, 상기 복수의 제1지연 유닛의 상기 전진 펄스 지연 회로를 초기화하기 위한 제어 펄스를 발생하는 제어 펄스 발생 회로를 더 구비하는 것을 특징으로 하는 클록 제어 회로.
  20. 제17항 또는 제18항에 있어서, 상기 제1지연 유닛의 수와 상기 제2지연 유닛의 수는 서로 다른 것을 특징으로 하는 클록 제어 회로.
  21. 제17항 또는 제18항에 있어서, 상기 제2지연 유닛의 수는 상기 제1지연 유닛의 수 보다도 작은 것을 특징으로 하는 클록 제어 회로.
  22. 제17항 또는 제18항에 있어서, 상기 복수의 제1지연 유닛 중 연속하는 j개의 제1지연 유닛으로 1개의 제1블록을 구성하고, 상기 복수의 제2지연 유닛 중 연속하는 k개의 제2지연 유닛으로 상기 제1블록에 대응하는 1개의 제2블록을 구성하고, 상기 제1블록의 상개 j개의 제1지연 유닛 중 k개의 동작을 제어하는 제어 펄스에 기초하여, 상기 제2블록의 k개의 제2지연 유닛의 동작을 제어하는 것을 특징으로 하는 클록 제어 회로.
  23. 제22항에 있어서, 상기 제1지연 유닛은, r(r은 자연수)개의 블록을 구성하고, 상기 제1지연 유닛의 총수는 n(=r×j)개이고, 상기 제2지연 유닛도 r개의 블록을 구성하며, 상기 제2유닛의 총 수는 m(=r×j)개인 것을 특징으로 하는 클록 제어 회로.
  24. 제23항에 있어서, 상기 제2후진 펄스 지연 회로는, 상기 제1후진 펄스 지연 회로가 생성하는 지연량의 m/n(=k/j)의 지연량을 생성하는 것을 특징으로 하는 클록 제어 회로.
  25. 제23항에 있어서, 상기 j는 2, 상기 k는 1이며, 상기 제2지연 유닛의 상기 제2후진 펄스 지연 회로는 상기 제1지연 유닛의 상기 제1후진 펄스 지연 회로가 생성하는 지연량을 생성하는 것을 특징으로 하는 클록 제어 회로.
  26. 제23항에 있어서, 상기 k는 1이며, 상기 제2지연 유닛의 상기 제2후진 펄스 지연 회로는 상기 제1지연 유닛의 상기 제1후진 펄스 지연 회로가 생성하는 지연량의 1/j의 지연량을 생성하는 것을 특징으로 하는 클록 제어 회로.
  27. 복수의 메모리와 상기 복수의 메모리를 콘트롤하는 콘트롤러와, 상기 콘트롤러로부터 출력되는 외부 클록에 대하여, 상기 복수의 메모리를 입력 용량과 동일한 입력 용량을 갖는 더미 메모리와, 상기 콘트롤러로 부터 상기 복수의 메모리까지의 상기 외부 클록의 지연 시간과 상기 콘트롤러로부터 상기 더미 메모리까지의 상기 외부 클록의 지연 시간이 같아지도록 배치되는 제1배선과, 상기 외부 클록에 대하여 일정한 위상 관계를 갖는 내부 클록에 기초하여 상기 복수의 메모리 중의 하나로부터 상기 콘트롤러에 데이터를 도입하는 데이터 버스와, 상기 더미 메모리에 부착되는 상기 외부 클록을 리턴 클록으로 다시 상기 콘트롤러에 되돌리는 제2배선을 구비하고, 상기 복수의 메모리 중의 하나로부터 상기 콘트롤러까지의 상기 데이터의 지연 시간과 상기 더미 메모리로부터 상기 콘트롤러까지의 상기 리턴 클록의 지연 시간이 같아지고, 상기 콘트롤러는 상기 리턴 클록에 기초하여 상기 데이터를 취하는 것을 특징을 하는 메모리 시스템.
  28. 외부 클록에 대하여 D1만큼 지연된 내부 클록이 입력되며, 상기 내부 클록이 입력되고 나서 지연 시간(A)이 경과한 후, 후진 펄스를 출력하는 제1지연 회로와, 상기 전진 펄스를 2×Δ만큼 지연시킨 후, 후진 펄스를 출력하는 제2지연 회로와, 상기 후진 펄스가 입력되며, 상기 후진 펄스가 입력되고 나서 지연 시간[(i-1)×D1+j×D2]가 경유한 후, 상기 외부 클록에 대하여 위상이 일치하고 있는 보정 내부 클록을 출력하는 제3지연회로[단, j는 자연수, Δ는 상기 전진 펄스가 발생한 후, 최초에 상기 내부 클록의 펄스가 발생하기까지의 시간, A는 j×(D1+D2)이다]를 구비하는 것을 특징으로 하는 클록 제어 회로.
  29. 외부 클록에 대하여 m×D1만큼 지연된 내부 클록이 입력되며, 상기 내부 클록이 입력되고 나서 지연시간(A)이 경과한 후, 전진 펄스를 출력하는 제1지연 회로와, 상기 전진 펄스를 2×Δ만큼 지연시킨 후, 후진 펄스를 출력하는 제2지연 회로와, 상기 후진 펄스가 입력되며, 상기 후진 펄스가 입력되고 나서 지연 시간(i-k)×D1+j×D2가 경과한 후, 상기 외부 클록에 대하여 위상이 일치하고 있는 보정 내부 클록을 출력하는 제3지연 회로[단, j,k는 서로 소인 자연수,Δ는 상기 전진 펄스가 발생한 후, 최초에 상기 내부 클록의 펄스가 발생하기까지의 시간, A는 j×(D1+D2]임을 구비하는 것을 특징으로 하는 클록 제어 회로.
  30. 외부 클록에 대하여 D1만큼 지연된 내부 클록이 입력되며, 상기 내부 클록이 입력되고 나서 지연 시간(A)이 경과한 후, 전진 펄스를 출력하는 제1지연 회로와, 상기 전진 펄스를 Δ+(k/j)×Δ만큼 지연시킨 후, 후진 펄스를 출력하는 제2지연 회로와, 상기 후진 펄스가 입력되고, 상기 후진 펄스가 입력되고 나서 지연시간(k-1)×D1+k×D2가 경과한 후, 상기 외부 클록에 대하여 위상이(k/j)×T만큼 지연되어 있는 보정 내부 클록을 출력하는 제3지연 회로[단, j,k는 서로 소인 자연수,, Δ는 상기 전진 펄스가 발생한 후, 최초에 상기 내부 클록의 펄스가 발생하기까지의 시간, A는 j×(D1+D2), T는 외부 클록의 주기임]를 구비하는 것을 특징으로 하는 제어 회로.
  31. 외부 클록에 대하여 k×D1만큼 지연된 내부 클록이 입력되며, 상기 내부 클록이 입력되고 나서 지연시간(A)이 경과한 후, 전진 펄스를 출력하는 제1지연 회로와, 상기 전진 펄스를 Δ+(k/j)×Δ만큼 지연시킨 후, 후진 펄스를 출력하는 제2지연 회로와, 상기 후진 펄스가 입력되고, 상기 후진 펄스가 입력되고 나서 지연시간(k×D2가 경과한 후, 상기 외부 클록에 대하여 위상이 (k/j)×T만큼 지연되어 있는 보정 내부 클록을 출력하는 제3지연 회로[단, j,k는 서로 소인 자연수,, Δ는 상기 전진 펄스가 발생한 후, 최초에 상기 내부 클록의 펄스가 발생하기까지의 시간, A는 j×(D1+D2), T는 외부 클록의 주기임]를 구비하는 것을 특징으로 하는 클록 제어 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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