CN102739205A - 时钟生成系统 - Google Patents

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Abstract

一种时钟生成系统，用于以预定时钟频率比(f1/f2＝M/N)从第一时钟信号(CLK1)导出第二时钟信号(CLK2)，将第一时钟频率(f1)除以第一整数(N)，将第二时钟信号(CLK2)除以第二整数(M)，通过比较分频结果(CLK11，CLK21)生成误差信号(ERR)，且依靠所述误差信号控制压控振荡器(6)以生成第二时钟信号。为了消除误差，这可由在不同电路部分中处理两个时钟信号实现：提供开关(2)用于交替地将时钟信号中的一个信号切换到单个分频器(4)，或用于交替地将时钟信号中的一个信号切换到两个分频器中的一个分频器，并同时将时钟信号中的另一个信号切换到两个分频器中的另一个分频器；控制一个或多个分频器以在提供第一时钟信号时进行利用第一整数(N)的分频，并在提供第二时钟信号时进行利用第二整数(M)的分频；以及根据由开关的两个连续位置获得的分频结果的比较生成误差信号。

Description

时钟生成系统
技术领域
本发明涉及一种时钟生成系统，用于以第一时钟频率生成第一时钟信号并以与所述第一时钟频率成预定比例的第二时钟频率生成第二时钟信号，所述系统包括：-时钟信号发生器，提供第一时钟信号；分频器装置，具有至少一个分频器，以用于将第一时钟频率除以第一整数以产生第一辅助信号并将第二时钟频率除以第二整数以产生第二辅助信号；-相位/周期比较器，其用于通过比较第一和第二辅助信号生成误差信号；以及-压控振荡器，根据所述误差信号来控制以生成所述第二时钟信号。
背景技术
EP 2 207 263 A1示出了这样的系统，其用于以与第一时钟信号略微不同的频率比生成两个所述第二时钟信号，以便第二时钟信号具有略微不同的频率。如果适当选择整数除数(integer divisors)，则单个这样的系统可用于生成具有所需的与第一时钟信号略微不同的频率的第二时钟信号。
在已知的系统中，在第一和第二时钟信号到达相位/周期比较器之前，通过不同电路部分处理所述第一和第二时钟信号。因此，不同电路部分之间的任何不匹配，诸如由于制造公差、热偏移或老化引起的不同的传播时延或偏移电压，可能会导致第一和第二时钟信号之间不希望的频率比的误差。
发明内容
因此本发明的一个目的在于克服现有技术的缺点，并提供具有定义的和稳定的频率比的两个时钟信号。
根据本发明，这个目的是通过时钟生成系统实现的，其进一步包括：开关，用于交替地将第一和第二时钟信号中的一个信号切换到单个分频器或用于交替地将第一和第二时钟信号中的一个信号切换到两个分频器中的一个分频器，并同时将第一和第二时钟信号中的另一个信号切换到两个分频器中的另一个分频器；以及控制器，其用于控制所述至少一个分频器，以在提供第一时钟信号时进行利用第一整数的分频，并在提供第二时钟信号时进行利用第二整数的分频；且其中相位/周期比较器适于根据由开关的两个连续位置获得的第一和第二辅助信号的比较生成误差信号(ERR)。
时基发生器和方法的优选实施方案列于其余权利要求中。
开关交替并连续地将第一和第二时钟信号耦合至单个信号路径或在不同信号路径的情况下，将第一和第二时钟信号耦合至开关和相位/周期比较器之间的不同信号路径。因此，信号路径中或信号中的任何误差将会同样影响两个时钟信号，且将通过在相位/周期比较器(period comparator)中的比较来进行补偿。
附图说明
现将进一步通过优选实例并参照附图描述本发明，其中：
图1示出根据本发明的时钟生成系统的第一实例，
图2示出根据本发明的时钟生成系统的第二实例，
图3为作为图1中示出的时钟生成系统的一部分的相位/周期比较器的第一实例，
图4为作为图1中示出的时钟生成系统的一部分的相位/周期比较器的第二实例，
图5为作为图2中示出的时钟生成系统的一部分的相位/周期比较器的实例。
具体实施方式
图1示出时钟生成系统，其中时钟信号发生器1提供时钟频率f1的第一时钟信号CLK1。第一时钟信号CLK1应用于被设计为转换开关(change-over switch)或2-1的多路复用器(具有两个输入和一个输出)的开关2的第一输入。开关2的输出连接至分频器装置3，其包括单个分频器4，且其输出被给予相位/周期比较器5。相位/周期比较器5生成误差信号ERR并控制压控振荡器(VCO)6以生成具有时钟频率f2的第二时钟信号CLK2。压控振荡器6被控制，使得在误差信号ERR为零时，时钟频率f2保持恒定，相反则发生改变。第二控制信号CLK2被反馈回开关2的第二输入。由控制器7的控制信号CTRL控制开关2、分频器4、相位/周期比较器5和压控振荡器6。
控制器7控制开关2以交替地将第一时钟信号CLK1或第二时钟信号CLK2耦合至分频器4。
控制器7进一步控制分频器4以在提供第一时钟信号CLK1时进行利用第一整数N的分频，并在提供第二时钟信号CLK2时进行利用第二整数M的分频。因此，分频器交替产生频率f1/N的第一辅助信号CLK11和频率f2/M的第二辅助信号CLK21。
相位/周期比较器5适于并被控制以通过由开关2的两个连续位置获得的第一和第二辅助信号CLK11和CLK21的比较生成误差信号ERR。在每两个测量后，一个用于CLK11的测量以及一个用于CLK21的测量，将压控振荡器6的控制电压调节一个与ERR成比例的量，以便其从先前的值Vi-1变为下一个值Vi，其中Vi＝Vi-1-k·ERR。通过这种方式，连续调节压控振荡器6以将频率f1和f2代入并保持在关系式N/f1＝M/f2或f1/f2＝N/M中。
如果在开关2和相位/周期比较器5之间的信号路径(更确切地说，在相位/周期比较器5内比较的位置)中有任何误差(让我们称其为E)，该误差E都将会同样地影响两个辅助信号CLK11和CLK21，并将会通过比较式将其消除：E·N/f1＝E·M/f2或N/f1＝M/f2或f1/f2＝N/M。
图2示出另一个时钟生成系统，其中时钟信号发生器1提供时钟频率f1的第一时钟信号CLK1。第一时钟信号CLK1应用于被设计为具有两个输入和一个输出的转换开关(crossover switch)的开关21的第一输入。开关21的每个输出连接至分频器装置3的两个分频器41和42中的一个分频器，且其输出被给予相位/周期比较器5。相位/周期比较器5生成误差信号ERR并控制压控振荡器(VCO)6以生成具有时钟频率f2的第二时钟信号CLK2。第二时钟信号CLK2被反馈回开关21的第二输入。由控制器7的控制信号CTRL控制开关21、分频器41，42、相位/周期比较器5和压控振荡器6。
控制器7控制开关21以交替地将第一和第二时钟信号CLK1，CLK2中的一个时钟信号耦合至两个分频器41和42中的一个分频器，并同时将第一和第二时钟信号CLK1，CLK2中的另一个时钟信号切换至两个分频器41，42中的另一个分频器。
控制器7进一步控制分频器41和42以在提供第一时钟信号CLK1时进行利用第一整数N的分频(division)，并在提供第二时钟信号CLK2时进行利用第二整数M的分频。因此，分频器41交替产生频率f1/N的第一辅助信号CLK11和频率f2/M的第二辅助信号，同时另一个分频器42交替产生频率f2/M的第二辅助信号CLK21和频率f1/N的第一辅助信号CLK11。
相位/周期比较器5适于并被控制以通过由开关2的两个连续位置获得的第一和第二辅助信号CLK11和CLK21的比较生成误差信号ERR。例如，累加(add up)由第一和第二分频器41、42连续提供的第一辅助信号CLK11的相位/周期信息。以相同的方式，累加由第二和第一分频器42、41提供的第二辅助信号CLK21的相位/周期信息。然后比较第一辅助信号CLK11的总计信息(summed-up information)和第二辅助信号CLK21的总计信息以生成误差信号ERR。因此，在每两个测量后，将压控振荡器6的控制电压调节一个与ERR成比例的量，以便其从先前的值Vi-1变为新的值Vi，其中Vi＝Vi-1-k·ERR。通过这种方式，连续调节压控振荡器6以将频率f1和f2代入并保持在关系式N/f1＝M/f2或f1/f2＝N/M中。
如果在从开关2经由第一分频器41至相位/周期比较器5的信号路径中有任何误差(例如E1)，该误差E1都将会同样地影响两个辅助信号CLK11和CLK21。同样，如果在从开关2经由第二分频器42至相位/周期比较器5的信号路径中有任何误差(例如E2)，该误差E2都将会同样地影响两个辅助信号CLK11和CLK21。因此，误差E1和E2将会通过比较式来补偿：
(E1·N/f1)+(E2·N/f1)＝(E1·M/f2)+(E2·M/f2)或N/f1＝M/f2或f1/f2＝N/M.
然而，在最简单的情况下，相位/周期比较器5为数字类型，其可为任何类型，仅为数字类型或为数字和模拟组合的类型，例如，如果不希望出现接近但是不等于1的比例f1/f2＝N/M，则整数值N，M必须大，例如N＝300000以及M＝299997，这可引起长响应时间，来调节第二时钟信号CLK2的频率f2。在这种情况下，可能有利的是在比较第一和第二辅助信号CLK11，CLK21以生成误差信号ERR之前，利用模拟因子G1，G2单独加权所检测的周期持续时间(cycle duration)或定相(phasing)第一和第二辅助信号CLK11，CLK21。然后压控振荡器6调节并保持关系式G1·N/f1＝G1·M/f2或f1/f2＝G1/G2·N/M.
因此图1中的时钟生成系统中的误差E的补偿归于：
E·G1·N/f1＝E·G2·M/f2或G1·N/f1＝G1·M/f2或f1/f2＝G1/G2·N/M。
图2中的时钟生成系统中的误差E1和E2的补偿归于：
(E1·G1·N/f1)+(E2·G1·N/f1)＝(E1·G2·M/f2)+(E2·G2·M/f2)或G1·N/f1＝G1·M/f2或f1/f2＝G1/G2·N/M.
图3示出相位/周期比较器5与图1中示出的时钟生成系统的压控振荡器6的输入部分的混合的模拟和数字设计的实例。相位/周期比较器5包括交替连续地将第一和第二辅助信号CLK11，CLK21的相位/周期信息转换为电压的时间-电压转换器8。这可通过在待测量的时间间隔期间对电容器充恒定电流以已知的方式完成。可变增益放大器9交替利用因子G1加权从第一辅助信号CLK11中获得的电压，并交替利用电压因子G2加权从第二辅助信号CLK21获得的电压。加权的电压在采样-保持电路(sample-and-hold)10，11中缓冲，并提供给产生误差信号ERR的第一差分放大器12。
压控振荡器6的输入部分包括第二差分放大器13，其输出通过采样-保持电路14反馈回其一个输入，且其在另一个输入上接收误差信号ERR。在每两个测量后，将压控振荡器6的控制电压调节一个与ERR成比例的量，以便其从先前的值Vi-1变为新的值Vi，其中Vi＝Vi-1-k·ERR。
由控制信号CTRL控制部件8，9，...，14的定时(timing)和增益因数G1和G2的应用。
将如上述参照图1进行补偿在开关2(图1)和第一差分放大器12(图3)之间的信号路径中的任何误差。
图4示出上述混合的模拟和数字相位/周期比较器5的可选实例，其中模拟/数字转换器15替代可变增益放大器9和采样-保持电路10、11，且其中数字处理器16替代差分放大器12、13和采样-保持电路14。在所有其它方面，相位/周期比较器5都与上述类似地工作。
图5示出图2中示出的时钟生成系统的相位/周期比较器5的混合的模拟和数字设计。相位/周期比较器5包括连接至第一分频器41的输出(图2)的第一时间-电压转换器81和连接至第二分频器42的输出的第二时间-电压转换器82。时间-电压转换器81和82连接至差分放大器17，其具有可变增益功能，其对应于图3的可变增益放大器9的可变增益功能。压控振荡器的控制电压以如上所述的图3中的相位/频率比较器相同的方式来调节。

Claims (3)

1.一种时钟生成系统，用于以第一时钟频率(f1)生成第一时钟信号(CLK1)并以与所述第一时钟频率(f1)成预定比例(M/N)的第二时钟频率(f2)生成第二时钟信号(CLK2)，所述系统包括：
-时钟信号发生器(1)，提供所述第一时钟信号(CLK1)；
-分频器装置(3)，具有至少一个分频器(4；41，42)以用于将所述第一时钟频率(f1)除以第一整数(N)以产生第一辅助信号(CLK11)，并将所述第二时钟信号(CLK2)除以第二整数(M)以产生第二辅助信号(CLK21)；
-相位/周期比较器(5)，用于通过比较所述第一和第二辅助信号(CLK11，CLK21)生成误差信号(ERR)；以及
-压控振荡器(6)，根据所述误差信号(ERR)来控制以生成所述第二时钟信号(CLK2)；
其中，所述系统还包括：
-开关(2；21)，用于交替地将所述第一和第二时钟信号(CLK1，CLK2)中的一个信号切换到单个分频器(4)或用于交替地将所述第一和第二时钟信号(CLK1，CLK2)中的一个信号切换到两个分频器(41，42)中的一个分频器，并同时将所述第一和第二时钟信号(CLK1，CLK2)中的另一个信号切换到所述两个分频器(41，42)中的另一个分频器；以及
-控制器(7)，用于控制所述至少一个分频器(4；41，42)，以在提供所述第一时钟信号(CLK1)时进行利用所述第一整数(N)的分频，并在提供所述第二时钟信号(CLK2)时进行利用所述第二整数(M)的分频；
-其中所述相位/周期比较器(5)适于根据由开关(2，21)的两个连续位置获得的所述第一和第二辅助信号(CLK11，CLK21)的比较生成所述误差信号(ERR)。
2.根据权利要求1所述的时钟生成系统，其中所述相位/周期比较器(5)适于通过单独加权并比较所述周期持续时间或定相所述第一和第二辅助信号(CLK11，CLK21)生成所述误差信号(ERR)。
3.根据权利要求2所述的时钟生成系统，其中所述相位/周期比较器(5)包括至少一个交替接收所述第一或第二辅助信号(CLK11，CLK21)的时间-电压转换器(8；81，82)，和用于比较来自于所述第一和第二辅助信号(CLK11，CLK21)并由所述至少一个时间-电压转换器(8；81，82)生成的电压的电压比较器(11)。
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