CN117294286A - 射频开关控制电路 - Google Patents

Abstract

本发明提供一种射频开关控制电路，包括：边沿检测电路、时钟控制电路、振荡器和负电压发生器NVG；边沿检测电路的输出端连接时钟控制电路的第一输入端，时钟控制电路的第一输出端连接振荡器的输入端，振荡器的输出端连接NVG的输入端；边沿检测电路用于在检测到射频开关的开关状态改变时，向时钟控制电路发送边沿检测脉冲；时钟控制电路用于在收到边沿检测脉冲时，控制振荡器向NVG发送第一CLK信号，直至预设时长后，控制振荡器向NVG发送第二CLK信号，第一CLK信号的信号频率高于第二CLK信号的信号频率。本发明能够在进行开关状态的逻辑切换后，缩短VNEG建立稳定的时间，同时兼顾电路的功耗和电路中的干扰。

Description

射频开关控制电路

技术领域

本发明涉及射频开关技术领域，具体涉及一种射频开关控制电路。

背景技术

目前，射频开关控制电路主要包括两部分，一部分是负责开关状态切换的逻辑控制电路，另一部分是负责产生负电压的NVG（Negative Voltage Generator，负电压发生器）。对于NVG，如图1所示，C1和C2为电荷泵电容，C3为滤波电容，CLoad为负载电容，RLoad为负载电阻。振荡器11产生CLK（Clock，时钟）信号，CLK信号通过NVG 12后，NVG 12给出VNEG（负电压）。

在进行开关状态的逻辑切换后，由于VNEG负载（包括图1中的CLoad和RLoad）会消耗电流，导致VNEG开始升高，一定时间后（比如5uS，甚至更长时间），VNEG开始回落，并最终稳定在预期负压。从VNEG开始升高，到其最终稳定在预期负压时所花的时间，取决于CLK信号的频率和电荷泵电容的容值，而电荷泵电容的容值往往是固定值。因此，VNEG建立稳定的时间取决于CLK信号的频率，CLK信号的频率越高，VNEG建立稳定的时间越短，而CLK信号的频率越高，电路的功耗也越高，且电路中的干扰也越强。

基于此，如何在进行开关状态的逻辑切换后，缩短VNEG建立稳定的时间，同时兼顾电路的功耗和电路中的干扰，成为了亟待解决的技术问题。

发明内容

为了解决现有技术存在的难以在进行开关状态的逻辑切换后，缩短VNEG建立稳定的时间，同时兼顾电路的功耗和电路中的干扰的问题，本发明提供了一种射频开关控制电路。

本发明的技术方案如下：

本发明提供了一种射频开关控制电路，包括：边沿检测电路、时钟控制电路、振荡器和负电压发生器NVG；

所述边沿检测电路的输出端连接所述时钟控制电路的第一输入端，所述时钟控制电路的第一输出端连接所述振荡器的输入端，所述振荡器的输出端连接所述NVG的输入端；

所述边沿检测电路用于在检测到射频开关的开关状态改变时，向所述时钟控制电路发送边沿检测脉冲；

所述时钟控制电路用于在收到所述边沿检测脉冲时，控制所述振荡器向所述NVG发送第一CLK信号，直至预设时长后，控制所述振荡器向所述NVG发送第二CLK信号，其中，所述第一CLK信号的信号频率高于所述第二CLK信号的信号频率。

可选的，所述预设时长等于所述第一CLK信号的信号周期与预设值之积；所述预设值为正整数。

可选的，所述预设值为8、16、32、64或128。

可选的，所述振荡器中包括第一反相器和第二反相器；

所述第一反相器连接所述时钟控制电路；

所述第二反相器的输入信号保持高电平状态；

所述时钟控制电路具体用于在收到所述边沿检测脉冲时，向所有所述第一反相器发送高电平信号，直至所述预设时长后，向所有所述第一反相器发送低电平信号。

可选的，所述第二反相器的数量为1个。

可选的，所述时钟控制电路包括计时电路；

所述边沿检测电路的输出端连接所述计时电路的第一输入端；

所述计时电路的第一输出端连接所述振荡器；

所述计时电路用于在收到所述边沿检测脉冲时开始计时，并在所述预设时长后结束计时，在计时期间，所述计时电路控制所述振荡器向所述NVG发送第一CLK信号，在非计时期间，所述计时电路控制所述振荡器向所述NVG发送第二CLK信号。

可选的，所述时钟控制电路还包括：分频电路和时钟选择电路；

所述振荡器的输出端连接所述分频电路的输入端；

所述分频电路的第一输出端连接所述时钟选择电路的第一输入端，所述分频电路的第二输出端分别连接所述计时电路的第二输入端和所述时钟选择电路的第二输入端；

所述计时电路的第二输出端连接所述时钟选择电路的第三输入端；

所述时钟选择电路的输出端连接所述NVG的输入端；

所述分频电路用于对所述振荡器输出的CLK信号进行分频，得到第三CLK信号和第四CLK信号，并将所述第三CLK信号发送给所述时钟选择电路和所述计时电路，以及将所述第四CLK信号发送给所述时钟选择电路；其中，所述第三CLK信号的信号频率高于所述第四CLK信号的信号频率；

所述计时电路用于根据所述第三CLK信号进行计时，在计时期间，所述计时电路向所述时钟选择电路发送高电平信号，在非计时期间，所述计时电路向所述时钟选择电路发送低电平信号；

所述时钟选择电路用于在收到所述计时电路发送的高电平信号时，将所述第三CLK信号发送给所述NVG，以及，在收到所述计时电路发送的低电平信号时，将所述第四CLK信号发送给所述NVG。

本发明采用上述技术方案，具备如下有益效果：

一种射频开关控制电路，通过在射频开关的开关状态改变时，先控制振荡器输出较高频率的CLK信号（即第一CLK信号），且第一CLK信号的输出时间会达到预设时长，如此，能够使得VNEG尽快恢复至预期负压，缩短VNEG建立稳定的时间；自振荡器开始输出第一CLK信号时起的预设时长后，控制振荡器输出较低频率的CLK信号（即第二CLK信号），如此，降低电路功耗，和降低对射频信号的干扰。可见，本发明能够实现在进行开关状态的逻辑切换后，缩短VNEG建立稳定的时间，同时兼顾电路的功耗和电路中的干扰。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1是一种负电压发生器NVG产生负电压VNEG的原理示意图；

图2是本发明实施例提供的一种射频开关控制电路的结构示意图；

图3是一种振荡器的电路结构示意图；

图4是本发明实施例提供的一种射频开关控制电路工作过程中相关参数变化示意图。

附图标记：

11-振荡器；12-NVG；21-边沿检测电路；22-时钟控制电路；221-计时电路；222-分频电路；223-时钟选择电路；31-反相器。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

目前，射频开关控制电路主要包括两部分，一部分是负责开关状态切换的逻辑控制电路，另一部分是负责产生负电压的NVG。对于NVG，如图1所示，振荡器11产生CLK信号，CLK信号通过NVG 12后，NVG 12给出VNEG。

在进行开关状态的逻辑切换后，由于VNEG负载会消耗电流，导致VNEG开始升高，一定时间后，VNEG开始回落，并最终稳定在预期负压。从VNEG开始升高，到其最终稳定在预期负压时所花的时间，取决于CLK信号的频率和电荷泵电容的容值，而电荷泵电容的容值往往是固定值。因此，VNEG建立稳定的时间取决于CLK信号的频率，CLK信号的频率越高，VNEG建立稳定的时间越短，而CLK信号的频率越高，电路的功耗也越高，且电路中的干扰也越强。

因此，在振荡器11持续输出固定频率的CLK信号时，若CLK信号较高，虽然能够缩短VNEG建立稳定的时间，但是会使得电路功耗增加，且电路干扰较强；若CLK信号较低，虽然能够降低电路功耗和电路干扰，但是会使得VNEG建立稳定的时间增加。

基于此，为了在进行开关状态的逻辑切换后，缩短VNEG建立稳定的时间，同时兼顾电路的功耗和电路中的干扰，本发明提供了一种射频开关控制电路。

下面结合附图，详细说明本发明的技术方案。

图2是本发明实施例提供的一种射频开关控制电路的结构示意图。如图2所示，本射频开关控制电路，包括：边沿检测电路21、时钟控制电路22、振荡器11和负电压发生器NVG12。

其中，边沿检测电路21的输出端连接时钟控制电路22的第一输入端，时钟控制电路22的第一输出端连接振荡器11的输入端，振荡器11的输出端连接NVG 12的输入端。

边沿检测电路21用于在检测到射频开关的开关状态改变时，向时钟控制电路22发送边沿检测脉冲。

时钟控制电路22用于在收到边沿检测脉冲时，控制振荡器11向NVG 12发送第一CLK信号，直至预设时长后，控制振荡器11向NVG 12发送第二CLK信号，其中，第一CLK信号的信号频率高于第二CLK信号的信号频率。

具体的，射频开关所在的系统上电后，VNEG在CLK信号的驱动下，逐渐从0降低到-2.8V，此时，系统给出开关导通的信号，这意味着射频开关的各路开关控制信号中，有至少一路开关控制信号的状态从0变为1，即射频开关的开关状态改变。其次，在系统运行过程中，也会改变开关控制信号的状态。

边沿检测电路21具体通过检测射频开关的开关控制信号（图2中以VC1和VC2为例进行说明）是否发生改变，来检测射频开关的开关状态是否发生改变。具体的，在VC1的状态发生改变（VC1从0变为1，或者从1变为0）时，或者，VC2的状态发生改变（VC2从0变为1，或者从1变为0）时，或者，VC1和VC2的状态均发生改变时，边沿检测电路21确定有射频开关的开关状态发生改变，并向时钟控制电路22发送边沿检测脉冲。

时钟控制电路22在收到边沿检测脉冲时，开始计时，并控制振荡器11向NVG 12发送信号频率较高的第一CLK信号，以使得VNEG尽快恢复至预期负压，缩短VNEG建立稳定的时间。自振荡器开始输出第一CLK信号时起的预设时长后，时钟控制电路22结束计时，并控制振荡器11向NVG 12发送信号频率较低的第二CLK信号，以降低电路功耗，和降低对射频信号的干扰。因此，本发明能够实现在进行开关状态的逻辑切换后，缩短VNEG建立稳定的时间，同时兼顾电路的功耗和电路中的干扰。

需要说明的是，本发明的边沿检测电路21、振荡器11和负电压发生器NVG 12均为现有技术。

本发明实施例中，预设时长可以等于第一CLK信号的信号周期与预设值之积，其中，预设值为正整数。

本发明实施例中，预设值可以为8、16、32、64或128等数值。更具体的，预设值的大小可以根据VNEG建立稳定的时间确定。

本发明实施例中，振荡器11中包括第一反相器和第二反相器。

第一反相器连接时钟控制电路。

第二反相器的输入信号保持高电平状态。

时钟控制电路22具体用于在收到边沿检测脉冲时，向所有第一反相器发送高电平信号，直至预设时长后，向所有第一反相器发送低电平信号。

可选的，第二反相器的数量可以为1个，当然，第二反相器的数量还可以是多个。可以理解的是，第二反相器的数量越多，第二CLK信号的信号频率越高。

图3是一种振荡器的电路结构示意图。如图3所示，以PM开头的符号表示P型mos管（金属-氧化物-半导体场效应晶体管），例如，PM1；以NM开头的符号表示N型mos管，例如，NM1；以IB开头的符号表示电流，例如，IB1；R1为电阻；Q1B至Q4B、Q1至Q4、ENB、EN、ENBB、QB1至QB4、和QB1B至QB4B均为连接线。振荡器包括奇数个反相器31，奇数个反相器31构成振荡器的主体电路。

其中，在QB1B所在的反相器31接收到高电平信号时，Q1B所在的三极管导通，并输出电流IB1；在QB2B所在的反相器31接收到高电平信号时，Q2B所在的三极管导通，并输出电流IB2；QB3B和QB4B同理。Q1B所在的三极管、Q2B所在的三极管、Q3B所在的三极管和Q4B所在的三极管中，导通的三极管数量越多，振荡器输出的CLK信号的频率越高。

本发明实施例中，假定QB2B所在的反相器31、QB3B所在的反相器31和QB4B所在的反相器31为第一反相器，QB1B所在的反相器31为第二反相器。基于此，参考图2，振荡器中的Q1B所在的三极管始终导通，并输出电流IB1，时钟控制电路22在收到边沿检测脉冲时，输出QB4=1、QB3=1和QB2=1的信号，QB4=1的信号被QB4B所在的反相器31接收到后，QB4B所在的反相器31控制Q4B所在的三极管导通，并输出电流IB4；QB3=1和QB2=1的信号同理，该情况下，振荡器中存在4路电流（IB1、IB2、IB3和IB4），因此，此时振荡器输出的CLK信号（即第一CLK信号）的频率达到最高值。

自振荡器开始输出第一CLK信号时起的预设时长后，时钟控制电路22输出QB4=0、QB3=0和QB2=0的信号，该情况下，振荡器中存在1路电流（IB1），因此，此时振荡器输出的CLK信号（即第二CLK信号）的频率达到最低值。

图4是本发明实施例提供的一种射频开关控制电路工作过程中相关参数变化示意图。如图4所示，在VC1发生改变时，边沿检测电路21的输出信号（Edeg-Detector-POS）中出现一个高电平信号，同时，时钟控制电路22开始输出高电平信号（即QB4=1、QB3=1和QB2=1），并在预设时长后，时钟控制电路22开始输出低电平信号（即QB4=0、QB3=0和QB2=0），在时钟控制电路22输出高电平信号期间，NVG 12接收到的CLK信号为高频率信号，在时钟控制电路22输出低电平信号期间，NVG 12接收到的CLK信号为低频率信号。

本发明实施例中，如图2所示，时钟控制电路22可以包括计时电路221。

边沿检测电路21的输出端连接计时电路221的第一输入端。

计时电路221的第一输出端连接振荡器11。

计时电路221用于在收到边沿检测脉冲时开始计时，并在预设时长后结束计时，在计时期间，计时电路221控制振荡器11向NVG 12发送第一CLK信号，在非计时期间，计时电路221控制振荡器11向NVG 12发送第二CLK信号。

本发明实施例中，时钟控制电路22还可以包括：分频电路222和时钟选择电路223。

振荡器11的输出端连接分频电路222的输入端。

分频电路222的第一输出端连接时钟选择电路223的第一输入端，分频电路222的第二输出端分别连接计时电路221的第二输入端和时钟选择电路223的第二输入端。

计时电路221的第二输出端连接时钟选择电路223的第三输入端。

时钟选择电路223的输出端连接NVG 12的输入端。

分频电路222用于对振荡器11输出的CLK信号进行分频，得到第三CLK信号和第四CLK信号，并将第三CLK信号发送给时钟选择电路223和计时电路221，以及将第四CLK信号发送给时钟选择电路223；其中，第三CLK信号的信号频率高于第四CLK信号的信号频率。

计时电路221用于根据第三CLK信号进行计时，在计时期间，计时电路221向时钟选择电路223发送高电平信号，在非计时期间，计时电路221向时钟选择电路223发送低电平信号。

时钟选择电路223用于在收到计时电路221发送的高电平信号时，将第三CLK信号发送给NVG，以及，在收到计时电路221发送的低电平信号时，将第四CLK信号发送给NVG。

在一个具体的例子中，假定振荡器11输出了频率为8Hz的第一CLK信号，分频电路222接收到该第一CLK信号后，将该第一CLK信号分为频率为8Hz的第三CLK信号和频率为4Hz的第四CLK信号，由于此时计时电路221向时钟选择电路223输出的信号为高电平信号，因此，时钟选择电路223在频率为8Hz的第三CLK信号和频率为4Hz的第四CLK信号中，选择将频率为8Hz的第三CLK信号发送给NVG 12。

在另一个具体的例子中，假定振荡器11输出了频率为2Hz的第二CLK信号，分频电路222接收到该第二CLK信号后，将该第二CLK信号分为频率为2Hz的第三CLK信号和频率为1Hz的第四CLK信号，由于此时计时电路221向时钟选择电路223输出的信号为低电平信号，因此，时钟选择电路223在频率为2Hz的第三CLK信号和频率为1Hz的第四CLK信号中，选择将频率为1Hz的第四CLK信号发送给NVG 12。可见，令振荡器11输出的CLK信号通过分频电路222和时钟选择电路223，可以对振荡器11输出的第二CLK信号进行进一步降频，使得NVG 12接收到的CLK信号的信号频率更低。

对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本发明各实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减，各实施例中记载的技术特征可以进行替换或者组合。

本发明各实施例种装置及终端中的模块和子模块可以根据实际需要进行合并、划分和删减。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种射频开关控制电路，其特征在于，包括：边沿检测电路、时钟控制电路、振荡器和负电压发生器NVG；

所述边沿检测电路的输出端连接所述时钟控制电路的第一输入端，所述时钟控制电路的第一输出端连接所述振荡器的输入端，所述振荡器的输出端连接所述NVG的输入端；

所述边沿检测电路用于在检测到射频开关的开关状态改变时，向所述时钟控制电路发送边沿检测脉冲；

所述时钟控制电路用于在收到所述边沿检测脉冲时，控制所述振荡器向所述NVG发送第一CLK信号，直至预设时长后，控制所述振荡器向所述NVG发送第二CLK信号，其中，所述第一CLK信号的信号频率高于所述第二CLK信号的信号频率。

2.根据权利要求1所述的射频开关控制电路，其特征在于，所述预设时长等于所述第一CLK信号的信号周期与预设值之积；所述预设值为正整数。

3.根据权利要求2所述的射频开关控制电路，其特征在于，所述预设值为8、16、32、64或128。

4.根据权利要求1所述的射频开关控制电路，其特征在于，所述振荡器中包括第一反相器和第二反相器；

所述第一反相器连接所述时钟控制电路；

所述第二反相器的输入信号保持高电平状态；

所述时钟控制电路具体用于在收到所述边沿检测脉冲时，向所有所述第一反相器发送高电平信号，直至所述预设时长后，向所有所述第一反相器发送低电平信号。

5.根据权利要求4所述的射频开关控制电路，其特征在于，所述第二反相器的数量为1个。

6.根据权利要求1所述的射频开关控制电路，其特征在于，所述时钟控制电路包括计时电路；

所述边沿检测电路的输出端连接所述计时电路的第一输入端；

所述计时电路的第一输出端连接所述振荡器；

所述计时电路用于在收到所述边沿检测脉冲时开始计时，并在所述预设时长后结束计时，在计时期间，所述计时电路控制所述振荡器向所述NVG发送第一CLK信号，在非计时期间，所述计时电路控制所述振荡器向所述NVG发送第二CLK信号。

7.根据权利要求6所述的射频开关控制电路，其特征在于，所述时钟控制电路还包括：分频电路和时钟选择电路；

所述振荡器的输出端连接所述分频电路的输入端；

所述分频电路的第一输出端连接所述时钟选择电路的第一输入端，所述分频电路的第二输出端分别连接所述计时电路的第二输入端和所述时钟选择电路的第二输入端；

所述计时电路的第二输出端连接所述时钟选择电路的第三输入端；

所述时钟选择电路的输出端连接所述NVG的输入端；

所述分频电路用于对所述振荡器输出的CLK信号进行分频，得到第三CLK信号和第四CLK信号，并将所述第三CLK信号发送给所述时钟选择电路和所述计时电路，以及将所述第四CLK信号发送给所述时钟选择电路；其中，所述第三CLK信号的信号频率高于所述第四CLK信号的信号频率；

所述计时电路用于根据所述第三CLK信号进行计时，在计时期间，所述计时电路向所述时钟选择电路发送高电平信号，在非计时期间，所述计时电路向所述时钟选择电路发送低电平信号；

所述时钟选择电路用于在收到所述计时电路发送的高电平信号时，将所述第三CLK信号发送给所述NVG，以及，在收到所述计时电路发送的低电平信号时，将所述第四CLK信号发送给所述NVG。