JP3418710B2 - 周波数誤差検出回路及びこれを用いたクロック再生回路 - Google Patents
周波数誤差検出回路及びこれを用いたクロック再生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、位相比較回路で検出さ
れた位相誤差に基づいて周波数誤差を検出する回路及び
これを用いたクロック再生回路に関する。
れた位相誤差に基づいて周波数誤差を検出する回路及び
これを用いたクロック再生回路に関する。
【０００２】
【従来の技術】ＲＺ（リターン・ツゥ・ゼロ）信号やＮ
ＲＺ（ノン・リターン・ツゥ・ゼロ）信号などのデジタ
ル直列信号ＤＡＴＡには、その信号作成時に使用された
クロックの情報が潜在的に含まれており、このクロック
ＣＬＫ０は、図２３に示すようなＰＬＬ回路を用いて再
生される。通常のＰＬＬ回路は、位相比較回路１０、ル
ープフィルタ１１及び電圧制御発振回路１２が環状接続
されている。
ＲＺ（ノン・リターン・ツゥ・ゼロ）信号などのデジタ
ル直列信号ＤＡＴＡには、その信号作成時に使用された
クロックの情報が潜在的に含まれており、このクロック
ＣＬＫ０は、図２３に示すようなＰＬＬ回路を用いて再
生される。通常のＰＬＬ回路は、位相比較回路１０、ル
ープフィルタ１１及び電圧制御発振回路１２が環状接続
されている。
【０００３】クロックＣＬＫ０の周波数に対する電圧制
御発振回路１２の出力クロックＣＬＫ１の周波数の誤差
が大きいと、クロックＣＬＫ１をクロックＣＬＫ０に収
束させることができない。そこで、クロックＣＬＫ１を
移相回路１３で遅延させてその位相を９０°ずらしたク
ロックＣＬＫ２を生成し、このクロックＣＬＫ２と入力
信号φ２Ａとの位相誤差を位相比較回路１４で検出し、
位相比較回路１０及び１４から出力される位相誤差を周
波数誤差検出回路１５に供給して周波数誤差を検出し、
これを位相比較回路１０の出力に重合わせてループフィ
ルタ１１に供給する構成が提案されている。
御発振回路１２の出力クロックＣＬＫ１の周波数の誤差
が大きいと、クロックＣＬＫ１をクロックＣＬＫ０に収
束させることができない。そこで、クロックＣＬＫ１を
移相回路１３で遅延させてその位相を９０°ずらしたク
ロックＣＬＫ２を生成し、このクロックＣＬＫ２と入力
信号φ２Ａとの位相誤差を位相比較回路１４で検出し、
位相比較回路１０及び１４から出力される位相誤差を周
波数誤差検出回路１５に供給して周波数誤差を検出し、
これを位相比較回路１０の出力に重合わせてループフィ
ルタ１１に供給する構成が提案されている。
【０００４】位相比較回路１０、１４及び周波数誤差検
出回路１５はいずれもＤフリップフロップであり、図２
３中、ＣＫ、Ｄ、Ｑはそれぞれクロック入力端、データ
入力端及びデータ出力端を表している。
出回路１５はいずれもＤフリップフロップであり、図２
３中、ＣＫ、Ｄ、Ｑはそれぞれクロック入力端、データ
入力端及びデータ出力端を表している。
【０００５】
【発明が解決しようとする課題】しかし、従来の周波数
誤差検出回路１５は、入力信号ＤＡＴＡのエッジに対し
クロックＣＬＫ１のエッジが接近しさらに通り過ぎると
いうサイクルスリップ及びその方向を検出しているだけ
なので、サイクルスリップが頻繁に生じないと周波数誤
差検出回路１５が機能せず、周波数誤差検出回路１５が
機能する範囲から位相比較回路１０が機能する範囲へ移
行させることができなくてロックインできない場合があ
る。
誤差検出回路１５は、入力信号ＤＡＴＡのエッジに対し
クロックＣＬＫ１のエッジが接近しさらに通り過ぎると
いうサイクルスリップ及びその方向を検出しているだけ
なので、サイクルスリップが頻繁に生じないと周波数誤
差検出回路１５が機能せず、周波数誤差検出回路１５が
機能する範囲から位相比較回路１０が機能する範囲へ移
行させることができなくてロックインできない場合があ
る。
【０００６】本発明の目的は、このような問題点に鑑
み、１サイクルスリップが生じなくても周波数誤差を検
出することが可能な周波数誤差検出回路及びこれを用い
たクロック再生回路を提供することにある。
み、１サイクルスリップが生じなくても周波数誤差を検
出することが可能な周波数誤差検出回路及びこれを用い
たクロック再生回路を提供することにある。
【０００７】
【課題を解決するための手段及びその作用】上記目的を
達成するために、本発明の一態様では、入力信号の各エ
ッジからクロック信号の次の一方のエッジまでの幅のパ
ルスを有し且つ低レベルと高レベルの平均値が０レベル
になるようにレベルシフトされた位相誤差信号ＰＥに基
づき、該位相誤差信号ＰＥのｎ周期（ｎ≧２）毎に該位
相誤差信号ＰＥの１周期の間活性になり活性期間が互い
に異なる第１〜ｎクロック信号に同期して周波数誤差を
検出する周波数誤差検出回路において、該第１〜ｎクロ
ック信号の活性期間はこの順に循環的に変化し、 一端に
該位相誤差信号ＰＥが供給され、第ｉクロック信号の活
性期間でオンにされる第ｉスイッチ素子と、 入力端が第
ｉスイッチ素子の他端に接続され、第（ｉ−１）クロッ
ク信号の活性期間で積分値がリセットされる第ｉ積分回
路と、 該第ｉ積分回路の出力信号の変化量と該第（ｉ−
１）積分回路の出力信号の変化量とを加算し、第（ｉ＋
１）クロック信号の活性期間で加算値を第ｉアナログ周
波数誤差信号として出力し、該第（ｉ−１）クロック信
号の活性期間で該加算値がリセットされる第ｉ加算回路
と、 を、ｉ＝１〜ｎの各々について有し、ただし、第０
クロック信号、第（ｎ＋１）クロック信号及び第０積分
回路はそれぞれ第ｎクロック信号そのもの、第１クロッ
ク信号そのもの及び第ｎ積分回路そのものであり、 該第
１〜ｎアナログ周波数誤差信号を合成して出力する。
達成するために、本発明の一態様では、入力信号の各エ
ッジからクロック信号の次の一方のエッジまでの幅のパ
ルスを有し且つ低レベルと高レベルの平均値が０レベル
になるようにレベルシフトされた位相誤差信号ＰＥに基
づき、該位相誤差信号ＰＥのｎ周期（ｎ≧２）毎に該位
相誤差信号ＰＥの１周期の間活性になり活性期間が互い
に異なる第１〜ｎクロック信号に同期して周波数誤差を
検出する周波数誤差検出回路において、該第１〜ｎクロ
ック信号の活性期間はこの順に循環的に変化し、 一端に
該位相誤差信号ＰＥが供給され、第ｉクロック信号の活
性期間でオンにされる第ｉスイッチ素子と、 入力端が第
ｉスイッチ素子の他端に接続され、第（ｉ−１）クロッ
ク信号の活性期間で積分値がリセットされる第ｉ積分回
路と、 該第ｉ積分回路の出力信号の変化量と該第（ｉ−
１）積分回路の出力信号の変化量とを加算し、第（ｉ＋
１）クロック信号の活性期間で加算値を第ｉアナログ周
波数誤差信号として出力し、該第（ｉ−１）クロック信
号の活性期間で該加算値がリセットされる第ｉ加算回路
と、 を、ｉ＝１〜ｎの各々について有し、ただし、第０
クロック信号、第（ｎ＋１）クロック信号及び第０積分
回路はそれぞれ第ｎクロック信号そのもの、第１クロッ
ク信号そのもの及び第ｎ積分回路そのものであり、 該第
１〜ｎアナログ周波数誤差信号を合成して出力する。
【０００８】この第１態様第１によれば、パルス幅が周
波数誤差を表している信号の隣り合うパルスの幅の差を
演算しているので、従来のようにサイクルスリップが生
じなくても、周波数誤差を検出でき、周波数誤差検出回
路の応答速度を向上させ且つ応答可能な周波数誤差の下
限を小さくすることが可能となる。また、ｎ組の回路を
用いて分散処理しているので、クロック周波数が高くて
も充分なリセット期間を確保可能であり、高周波数のク
ロック再生が可能となる。
波数誤差を表している信号の隣り合うパルスの幅の差を
演算しているので、従来のようにサイクルスリップが生
じなくても、周波数誤差を検出でき、周波数誤差検出回
路の応答速度を向上させ且つ応答可能な周波数誤差の下
限を小さくすることが可能となる。また、ｎ組の回路を
用いて分散処理しているので、クロック周波数が高くて
も充分なリセット期間を確保可能であり、高周波数のク
ロック再生が可能となる。
【０００９】本発明の第２態様では、入力信号のｎ個
（ｎ≧２）毎のエッジからクロック信号の次の一方のエ
ッジまでの期間において活性である信号を所定時間遅延
させた信号であり互いに活性期間が異なる第１〜ｎ位相
誤差信号ＰＥ１〜ＰＥｎに基づき、該第１〜ｎ位相誤差
信号のそれぞれに対応したｎ相の第１〜第ｎクロック信
号に同期して周波数誤差を検出する周波数誤差検出回路
において、該第１〜ｎ位相誤差信号の活性期間はこの順
に循環的に変化し、 第ｉ定電流源と、 一端が該第ｉ定電
流源の電流路の一端に接続され、第ｉ位相誤差信号ＰＥ
ｉの活性期間オンになる第ｉスイッチ素子と、 入力端が
該第ｉスイッチ素子の他端に接続され、第ｉクロック信
号の活性期間で積分値がリセットされ、相補信号を出力
する第１及び第２の出力端を有する第ｉ積分回路と、 該
第ｉクロック信号の活性期間で入出力端子間が短絡さ
れ、第１及び第２の入力端の信号の差を増幅し、該入出
力端子間が短絡されておらず且つ該第ｉ位相誤差信号Ｐ
Ｅｉが不活性の期間において第ｉ周波数誤差信号を出力
する第ｉ増幅回路と、 該第ｉ積分回路の該第１出力端と
該第ｉ増幅回路の該第１入力端との間及び該第ｉ積分回
路の該第２出力端と該第ｉ増幅回路の該第２入力端との
間にそれぞれ接続された第１ｉ及び第２ｉのキャパシタ
と、 該第ｉ積分回路の該第１出力端と第（ｉ＋１）増幅
回路の該第２入力端との間及び該第ｉ積分回路の該第２
出力端と該第（ｉ＋１）増幅回路の該第１入力端との間
にそれぞれ接続された第３ｉ及び第４ｉのキャパシタ
と、 を、ｉ＝１〜ｎの各々について有し、ただし、第
（ｎ＋１）増幅回路は第１増幅回路そのものであり、 該
第１〜ｎ周波数誤差信号を合成して出力する。 この第２
態様によっても、上記第１態様と同様な効果が得られ
る。
（ｎ≧２）毎のエッジからクロック信号の次の一方のエ
ッジまでの期間において活性である信号を所定時間遅延
させた信号であり互いに活性期間が異なる第１〜ｎ位相
誤差信号ＰＥ１〜ＰＥｎに基づき、該第１〜ｎ位相誤差
信号のそれぞれに対応したｎ相の第１〜第ｎクロック信
号に同期して周波数誤差を検出する周波数誤差検出回路
において、該第１〜ｎ位相誤差信号の活性期間はこの順
に循環的に変化し、 第ｉ定電流源と、 一端が該第ｉ定電
流源の電流路の一端に接続され、第ｉ位相誤差信号ＰＥ
ｉの活性期間オンになる第ｉスイッチ素子と、 入力端が
該第ｉスイッチ素子の他端に接続され、第ｉクロック信
号の活性期間で積分値がリセットされ、相補信号を出力
する第１及び第２の出力端を有する第ｉ積分回路と、 該
第ｉクロック信号の活性期間で入出力端子間が短絡さ
れ、第１及び第２の入力端の信号の差を増幅し、該入出
力端子間が短絡されておらず且つ該第ｉ位相誤差信号Ｐ
Ｅｉが不活性の期間において第ｉ周波数誤差信号を出力
する第ｉ増幅回路と、 該第ｉ積分回路の該第１出力端と
該第ｉ増幅回路の該第１入力端との間及び該第ｉ積分回
路の該第２出力端と該第ｉ増幅回路の該第２入力端との
間にそれぞれ接続された第１ｉ及び第２ｉのキャパシタ
と、 該第ｉ積分回路の該第１出力端と第（ｉ＋１）増幅
回路の該第２入力端との間及び該第ｉ積分回路の該第２
出力端と該第（ｉ＋１）増幅回路の該第１入力端との間
にそれぞれ接続された第３ｉ及び第４ｉのキャパシタ
と、 を、ｉ＝１〜ｎの各々について有し、ただし、第
（ｎ＋１）増幅回路は第１増幅回路そのものであり、 該
第１〜ｎ周波数誤差信号を合成して出力する。 この第２
態様によっても、上記第１態様と同様な効果が得られ
る。
【００１０】
【００１１】
【００１２】本発明の第３態様では、前記第１〜ｎ周波
数誤差信号をそれぞれデジタル化して保持するための第
１〜ｎ記憶回路をさらに有し、該第１〜ｎ記憶回路の出
力が供給され、前記第１〜ｎクロック信号の活性期間で
それぞれ該第１〜ｎ記憶回路の出力を選択して出力する
ことにより、該第１〜ｎ記憶回路の出力を合成する。
数誤差信号をそれぞれデジタル化して保持するための第
１〜ｎ記憶回路をさらに有し、該第１〜ｎ記憶回路の出
力が供給され、前記第１〜ｎクロック信号の活性期間で
それぞれ該第１〜ｎ記憶回路の出力を選択して出力する
ことにより、該第１〜ｎ記憶回路の出力を合成する。
【００１３】この第３態様によれば、デジタル化により
選択回路及びその制御回路の構成が簡単になる。本発明
の第４態様では、ｉ＝１〜ｎの各々について、 前記第ｉ
増幅回路の出力と前記第ｉ記憶回路の間に接続され、Ｖ
０を正の基準値としたときに該第ｉ増幅回路の出力信号
ＶがＶ＞Ｖ０であるかＶ＜−Ｖ０であるかを判定する第
ｉウインドコンパレータをさらに有し、 前記第ｉ記憶回
路は、 Ｖ＞Ｖ０の判定結果を保持するための第１のＤフ
リップフロップと、 Ｖ＜−Ｖ０の判定結果を保持するた
めの第２のＤフリップフロップとを有する。
選択回路及びその制御回路の構成が簡単になる。本発明
の第４態様では、ｉ＝１〜ｎの各々について、 前記第ｉ
増幅回路の出力と前記第ｉ記憶回路の間に接続され、Ｖ
０を正の基準値としたときに該第ｉ増幅回路の出力信号
ＶがＶ＞Ｖ０であるかＶ＜−Ｖ０であるかを判定する第
ｉウインドコンパレータをさらに有し、 前記第ｉ記憶回
路は、 Ｖ＞Ｖ０の判定結果を保持するための第１のＤフ
リップフロップと、 Ｖ＜−Ｖ０の判定結果を保持するた
めの第２のＤフリップフロップとを有する。
【００１４】この第４態様によれば、増幅回路の出力信
号Ｖが小さいときに生じやすい周波数誤差の正負判定エ
ラーを除去することができる。
号Ｖが小さいときに生じやすい周波数誤差の正負判定エ
ラーを除去することができる。
【００１５】本発明の第５態様のクロック再生回路で
は、入力電圧に応じた周波数のクロック信号を生成する
電圧制御発振回路と、該電圧制御発振回路からの該クロ
ック信号の、入力信号に潜在するクロック信号に対する
位相誤差を検出し、検出毎に、検出結果が位相遅れ／位
相進みの場合にはパルスであるアップ信号／ダウン信号
を出力する位相比較回路と、上記いずれか１つの周波数
誤差検出回路と、該アップ信号と該ダウン信号の一方の
パルスに応答して入力端から出力端へ単位電荷量ｑ１を
移動させ、該アップ信号と該ダウン信号の他方のパルス
に応答して出力端から入力端へ単位電荷量ｑ２を移動さ
せ、該入力端と出力端との間の電圧に応じて該単位電荷
量ｑ１とｑ２の差が異なるチャージポンプ回路と、周波
数誤差を０に収束させるために、該周波数誤差検出回路
の出力に応じた電圧を該チャージポンプ回路の入出力端
間に供給する単位量制御回路と、入力端が該チャージポ
ンプ回路の出力端に接続され、不要周波数の信号を除去
して該電圧制御発振回路の入力端に供給するループフィ
ルタと、を有する。
は、入力電圧に応じた周波数のクロック信号を生成する
電圧制御発振回路と、該電圧制御発振回路からの該クロ
ック信号の、入力信号に潜在するクロック信号に対する
位相誤差を検出し、検出毎に、検出結果が位相遅れ／位
相進みの場合にはパルスであるアップ信号／ダウン信号
を出力する位相比較回路と、上記いずれか１つの周波数
誤差検出回路と、該アップ信号と該ダウン信号の一方の
パルスに応答して入力端から出力端へ単位電荷量ｑ１を
移動させ、該アップ信号と該ダウン信号の他方のパルス
に応答して出力端から入力端へ単位電荷量ｑ２を移動さ
せ、該入力端と出力端との間の電圧に応じて該単位電荷
量ｑ１とｑ２の差が異なるチャージポンプ回路と、周波
数誤差を０に収束させるために、該周波数誤差検出回路
の出力に応じた電圧を該チャージポンプ回路の入出力端
間に供給する単位量制御回路と、入力端が該チャージポ
ンプ回路の出力端に接続され、不要周波数の信号を除去
して該電圧制御発振回路の入力端に供給するループフィ
ルタと、を有する。
【００１６】この第５態様によれば、両クロック信号の
周波数がほぼ等しくなった後は、チャージポンプ回路の
入出力端間電圧で単位電荷量ｑ１とｑ２とをほぼ等しく
することにより、チャージポンプ回路、ループフィルタ
及び電圧制御発振回路のループで、位相誤差を０に収束
させることができる。
周波数がほぼ等しくなった後は、チャージポンプ回路の
入出力端間電圧で単位電荷量ｑ１とｑ２とをほぼ等しく
することにより、チャージポンプ回路、ループフィルタ
及び電圧制御発振回路のループで、位相誤差を０に収束
させることができる。
【００１７】該電圧制御発振回路からのクロック信号の
周波数が該入力信号に潜在するクロック信号のそれより
低い場合には、チャージポンプ回路の入出力端間電圧
で、ｑ１＞ｑ２又はｑ１＜ｑ２とすることにより、アッ
プ信号による第１クロックの位相進ませ動作が、ダウン
信号による位相遅らせ動作よりも大きくなり、該電圧制
御発振回路からのクロック信号の周波数が上昇して該入
力信号に潜在するクロック信号のそれに収束する。
周波数が該入力信号に潜在するクロック信号のそれより
低い場合には、チャージポンプ回路の入出力端間電圧
で、ｑ１＞ｑ２又はｑ１＜ｑ２とすることにより、アッ
プ信号による第１クロックの位相進ませ動作が、ダウン
信号による位相遅らせ動作よりも大きくなり、該電圧制
御発振回路からのクロック信号の周波数が上昇して該入
力信号に潜在するクロック信号のそれに収束する。
【００１８】逆に、該電圧制御発振回路からのクロック
信号の周波数が該潜在するクロック信号のそれより高い
場合には、チャージポンプ回路の入出力端間電圧で、ｑ
１＜ｑ２又はｑ１＞ｑ２とすることにより、動作が上記
と逆になって、該電圧制御発振回路からのクロック信号
の周波数が低下して該電圧制御発振回路からのクロック
信号のそれに収束する。このような周波数誤差と位相誤
差との相乗的な作用により、両動作を単に加算する従来
法よりも、周波数誤差の収束が確実となる。
信号の周波数が該潜在するクロック信号のそれより高い
場合には、チャージポンプ回路の入出力端間電圧で、ｑ
１＜ｑ２又はｑ１＞ｑ２とすることにより、動作が上記
と逆になって、該電圧制御発振回路からのクロック信号
の周波数が低下して該電圧制御発振回路からのクロック
信号のそれに収束する。このような周波数誤差と位相誤
差との相乗的な作用により、両動作を単に加算する従来
法よりも、周波数誤差の収束が確実となる。
【００１９】
【００２０】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図中、同一又は類似の構成要素には同一又は類似
の符号を付している。 ［第１実施例］図１は、ＰＬＬ回路が適用された、デジ
タル直列信号に対するクロック再生回路を示す。この直
列信号ＤＡＴＡは、ＲＺ信号又はＮＲＺ信号のいずれで
あってもよく、また、入力信号のまま、光電変換したも
の、増幅したもの、波形整形したもの、或いはタイミン
グタンクに通したもの等であってもよい。
する。図中、同一又は類似の構成要素には同一又は類似
の符号を付している。 ［第１実施例］図１は、ＰＬＬ回路が適用された、デジ
タル直列信号に対するクロック再生回路を示す。この直
列信号ＤＡＴＡは、ＲＺ信号又はＮＲＺ信号のいずれで
あってもよく、また、入力信号のまま、光電変換したも
の、増幅したもの、波形整形したもの、或いはタイミン
グタンクに通したもの等であってもよい。
【００２１】位相検出回路２０は、３段のＤフリップフ
ロップ２１Ａ、２１Ｂ及び２１Ｃが縦続接続され、Ｄフ
リップフロップ２１Ａのデータ入出力端間にイクスクル
ーシブオアゲート２２Ａの入力端が接続され、Ｄフリッ
プフロップ２１Ｂのデータ入出力端間にイクスクルーシ
ブオアゲート２２Ｂの入力端が接続され、Ｄフリップフ
ロップ２１Ｃのデータ入出力端間にイクスクルーシブオ
アゲート２２Ｃの入力端が接続されている。
ロップ２１Ａ、２１Ｂ及び２１Ｃが縦続接続され、Ｄフ
リップフロップ２１Ａのデータ入出力端間にイクスクル
ーシブオアゲート２２Ａの入力端が接続され、Ｄフリッ
プフロップ２１Ｂのデータ入出力端間にイクスクルーシ
ブオアゲート２２Ｂの入力端が接続され、Ｄフリップフ
ロップ２１Ｃのデータ入出力端間にイクスクルーシブオ
アゲート２２Ｃの入力端が接続されている。
【００２２】Ｄフリップフロップ２１Ａのデータ入力端
Ｄに信号ＤＡＴＡが供給され、Ｄフリップフロップ２１
Ｂのクロック入力端ＣＫにクロックＣＬＫが供給され、
Ｄフリップフロップ２１Ａ及び２１Ｃのクロック入力端
ＣＫに、クロックＣＬＫと論理レベルが逆のクロック＊
ＣＬＫが供給される。Ｄフリップフロップ２１Ａ、２１
Ｂ及び２１Ｃのデータ出力端Ｑの信号をそれぞれＱＡ、
ＱＢ及びＲＤＡＴＡとし、イクスクルーシブオアゲート
２２Ａ、２２Ｂ及び２２Ｃの出力端の信号をそれぞれＰ
ＤＡ、ＰＤＢ及びＰＤＣとすると、これらは図３に示す
如くなる。
Ｄに信号ＤＡＴＡが供給され、Ｄフリップフロップ２１
Ｂのクロック入力端ＣＫにクロックＣＬＫが供給され、
Ｄフリップフロップ２１Ａ及び２１Ｃのクロック入力端
ＣＫに、クロックＣＬＫと論理レベルが逆のクロック＊
ＣＬＫが供給される。Ｄフリップフロップ２１Ａ、２１
Ｂ及び２１Ｃのデータ出力端Ｑの信号をそれぞれＱＡ、
ＱＢ及びＲＤＡＴＡとし、イクスクルーシブオアゲート
２２Ａ、２２Ｂ及び２２Ｃの出力端の信号をそれぞれＰ
ＤＡ、ＰＤＢ及びＰＤＣとすると、これらは図３に示す
如くなる。
【００２３】入力信号ＤＡＴＡは、例えば０又は１が２
０回続いてもよいが、そのような場合で説明すると波形
図が多数枚になるので、簡単化のために、図３では、入
力信号ＤＡＴＡを、欠けのない一定周期のパルス列で表
している。この点は、他の実施例についても同様であ
る。位相誤差信号ＰＤＡは、入力信号ＤＡＴＡの立ち上
がりからクロック＊ＣＬＫの立ち上がりまで高レベルと
なり、そのパルス幅が、入力信号ＤＡＴＡに対するクロ
ック＊ＣＬＫの位相誤差を表している。信号ＰＤＢ及び
ＰＤＣは、入力データＤＡＴＡの密な部分でサイン波状
のパルスの裾の部分が隣のパルスに重なり合うことによ
り入力信号ＤＡＴＡのエッジがシフトし、この原因でク
ロック＊ＣＬＫに生ずる位相ジッタを低減するために用
いられる。
０回続いてもよいが、そのような場合で説明すると波形
図が多数枚になるので、簡単化のために、図３では、入
力信号ＤＡＴＡを、欠けのない一定周期のパルス列で表
している。この点は、他の実施例についても同様であ
る。位相誤差信号ＰＤＡは、入力信号ＤＡＴＡの立ち上
がりからクロック＊ＣＬＫの立ち上がりまで高レベルと
なり、そのパルス幅が、入力信号ＤＡＴＡに対するクロ
ック＊ＣＬＫの位相誤差を表している。信号ＰＤＢ及び
ＰＤＣは、入力データＤＡＴＡの密な部分でサイン波状
のパルスの裾の部分が隣のパルスに重なり合うことによ
り入力信号ＤＡＴＡのエッジがシフトし、この原因でク
ロック＊ＣＬＫに生ずる位相ジッタを低減するために用
いられる。
【００２４】位相検出回路２０の出力は、ループフィル
タ３０及び周波数誤差検出回路４０に供給される。ルー
プフィルタ３０は、ローパスフィルタに加減算回路を組
み合わせたものである。加減算の比率を定める抵抗３１
Ａ、３１Ｂ及び３１Ｃの一端がそれぞれイクスクルーシ
ブオアゲート２２Ａ、２２Ｂ及び２２Ｃの出力端に接続
され、抵抗３１Ａ及び３１Ｃの他端が共に演算増幅回路
３２の非反転入力端に接続され、抵抗３１Ｂの他端が演
算増幅回路３２の反転入力端に接続されている。演算増
幅回路３２の反転入力端と出力端との間には、ローパス
フィルタとして機能させるためのキャパシタ３３及び抵
抗３４が直列接続されている。抵抗３１Ｂの抵抗値をＲ
とすると、抵抗３１Ａ及び３１Ｃの抵抗値は２Ｒであ
る。
タ３０及び周波数誤差検出回路４０に供給される。ルー
プフィルタ３０は、ローパスフィルタに加減算回路を組
み合わせたものである。加減算の比率を定める抵抗３１
Ａ、３１Ｂ及び３１Ｃの一端がそれぞれイクスクルーシ
ブオアゲート２２Ａ、２２Ｂ及び２２Ｃの出力端に接続
され、抵抗３１Ａ及び３１Ｃの他端が共に演算増幅回路
３２の非反転入力端に接続され、抵抗３１Ｂの他端が演
算増幅回路３２の反転入力端に接続されている。演算増
幅回路３２の反転入力端と出力端との間には、ローパス
フィルタとして機能させるためのキャパシタ３３及び抵
抗３４が直列接続されている。抵抗３１Ｂの抵抗値をＲ
とすると、抵抗３１Ａ及び３１Ｃの抵抗値は２Ｒであ
る。
【００２５】したがって、ループフィルタ３０は、位相
誤差に関しては信号（ＰＤＡ＋ＰＤＣ）−２ＰＤＢの低
周波成分を通過させる。周波数誤差検出回路４０は、位
相誤差信号ＰＤＡ及びクロックＣＬＫ、＊ＣＬＫに基づ
いて、位相誤差信号ＰＤＡの隣合うパルスの幅の差に比
例した値の周波数誤差信号ＦＤを出力する。
誤差に関しては信号（ＰＤＡ＋ＰＤＣ）−２ＰＤＢの低
周波成分を通過させる。周波数誤差検出回路４０は、位
相誤差信号ＰＤＡ及びクロックＣＬＫ、＊ＣＬＫに基づ
いて、位相誤差信号ＰＤＡの隣合うパルスの幅の差に比
例した値の周波数誤差信号ＦＤを出力する。
【００２６】電圧制御発振回路５０は、ループフィルタ
３０の出力電圧に応じた周波数の相補的なクロックＣＬ
Ｋ及び＊ＣＬＫを出力する。電圧制御発振回路５０は、
入力電圧Ｖに対するクロックＣＬＫの周波数ｆが、ｆ＝
ｆ０＋αＶで表されるものが好ましい。ここに、αは定
数であり、ｆ０は自走周波数である。クロックＣＬＫ及
び＊ＣＬＫは３相クロック生成回路５１に供給され、ク
ロックφ１、φ２及びφ３が生成される。クロックφ
１、φ２及びφ３は、図４に示す如く、周期がクロック
ＣＬＫのそれの３倍であり、クロックφ２とクロックφ
１との位相差及びクロックφ３とクロックφ２との位相
差がクロックＣＬＫの１周期に等しくなっている。クロ
ックφ１〜φ３は周波数誤差検出回路４０に用いられ
る。
３０の出力電圧に応じた周波数の相補的なクロックＣＬ
Ｋ及び＊ＣＬＫを出力する。電圧制御発振回路５０は、
入力電圧Ｖに対するクロックＣＬＫの周波数ｆが、ｆ＝
ｆ０＋αＶで表されるものが好ましい。ここに、αは定
数であり、ｆ０は自走周波数である。クロックＣＬＫ及
び＊ＣＬＫは３相クロック生成回路５１に供給され、ク
ロックφ１、φ２及びφ３が生成される。クロックφ
１、φ２及びφ３は、図４に示す如く、周期がクロック
ＣＬＫのそれの３倍であり、クロックφ２とクロックφ
１との位相差及びクロックφ３とクロックφ２との位相
差がクロックＣＬＫの１周期に等しくなっている。クロ
ックφ１〜φ３は周波数誤差検出回路４０に用いられ
る。
【００２７】図２は、周波数誤差検出回路４０の構成例
を示す。周波数誤差検出回路４０は、並列３段の、互い
に同一構成の回路を有する。周波数誤差検出回路４０
は、その入力端がレベル変換回路４８の入力端となって
いる。レベル変換回路４８は、低レベルが０レベルの位
相誤差信号ＰＤＡを、図３に示すように低レベルと高レ
ベルの平均値が０レベルになる位相誤差信号ＰＥにシフ
トさせる。
を示す。周波数誤差検出回路４０は、並列３段の、互い
に同一構成の回路を有する。周波数誤差検出回路４０
は、その入力端がレベル変換回路４８の入力端となって
いる。レベル変換回路４８は、低レベルが０レベルの位
相誤差信号ＰＤＡを、図３に示すように低レベルと高レ
ベルの平均値が０レベルになる位相誤差信号ＰＥにシフ
トさせる。
【００２８】このようにすれば、位相誤差信号ＰＥのパ
ルスの１周期分を積分すると、パルスの高レベルのみ積
分するよりも位相誤差精度が向上する。これは、図４中
に示すように時間ｔ１、ｔ２、Ｔを定めると、−ｔ１＋
ｔ２＝−（Ｔ−ｔ２）＋ｔ２＝２ｔ２−Ｔとなり、ま
た、Ｔはクロックの１周期であって、ループフィルタ３
０の存在により急変しないからである。位相誤差信号Ｐ
Ｅの隣合うパルスの１周期についてこの値の差を演算す
ると、Ｔが消去され、位相誤差の２倍の値になる。
ルスの１周期分を積分すると、パルスの高レベルのみ積
分するよりも位相誤差精度が向上する。これは、図４中
に示すように時間ｔ１、ｔ２、Ｔを定めると、−ｔ１＋
ｔ２＝−（Ｔ−ｔ２）＋ｔ２＝２ｔ２−Ｔとなり、ま
た、Ｔはクロックの１周期であって、ループフィルタ３
０の存在により急変しないからである。位相誤差信号Ｐ
Ｅの隣合うパルスの１周期についてこの値の差を演算す
ると、Ｔが消去され、位相誤差の２倍の値になる。
【００２９】レベル変換回路４８の出力端は、スイッチ
素子４１Ａ、４１Ｂ及び４１Ｃを介しそれぞれ積分回路
４２Ａ、４２Ｂ及び４２Ｃに接続されている。積分回路
４２Ａは、抵抗４２１Ａの一端が反転増幅回路４２２Ａ
の入力端に接続され、反転増幅回路４２２Ａの入力端と
出力端との間にキャパシタ４２３Ａとスイッチ素子４２
４Ａとが並列接続されている。積分回路４２Ｂ及び４２
Ｃはいずれも、積分回路４２Ａと同一構成である。
素子４１Ａ、４１Ｂ及び４１Ｃを介しそれぞれ積分回路
４２Ａ、４２Ｂ及び４２Ｃに接続されている。積分回路
４２Ａは、抵抗４２１Ａの一端が反転増幅回路４２２Ａ
の入力端に接続され、反転増幅回路４２２Ａの入力端と
出力端との間にキャパシタ４２３Ａとスイッチ素子４２
４Ａとが並列接続されている。積分回路４２Ｂ及び４２
Ｃはいずれも、積分回路４２Ａと同一構成である。
【００３０】積分回路４２Ａの出力端は、２入力の加算
回路４３Ａの一方の入力端に接続されている。加算回路
４３Ａの他方の入力端には、積分回路４２Ｃの出力端が
接続されている。加算回路４３Ａの２入力端は、キャパ
シタ４３１Ａ及び４３２Ａの一端となっており、キャパ
シタ４３１Ａ及び４３２Ａの他端は共に、反転増幅回路
４３３Ａの入力端に接続されている。反転増幅回路４３
３Ａは、その入力端と出力端との間にキャパシタ４３４
Ａとスイッチ素子４３５Ａとが並列接続されている。加
算回路４３Ｂ及び４３Ｃはいずれも、加算回路４３Ａと
同一構成である。加算回路４３Ｂの２入力端には積分回
路４２Ｂ及び４２Ａの出力端が接続され、加算回路４３
Ｃの２入力端には積分回路４２Ｃ及び４２Ｂの出力端が
接続されている。
回路４３Ａの一方の入力端に接続されている。加算回路
４３Ａの他方の入力端には、積分回路４２Ｃの出力端が
接続されている。加算回路４３Ａの２入力端は、キャパ
シタ４３１Ａ及び４３２Ａの一端となっており、キャパ
シタ４３１Ａ及び４３２Ａの他端は共に、反転増幅回路
４３３Ａの入力端に接続されている。反転増幅回路４３
３Ａは、その入力端と出力端との間にキャパシタ４３４
Ａとスイッチ素子４３５Ａとが並列接続されている。加
算回路４３Ｂ及び４３Ｃはいずれも、加算回路４３Ａと
同一構成である。加算回路４３Ｂの２入力端には積分回
路４２Ｂ及び４２Ａの出力端が接続され、加算回路４３
Ｃの２入力端には積分回路４２Ｃ及び４２Ｂの出力端が
接続されている。
【００３１】加算回路４３Ａ／４３Ｂ／４３Ｃの出力端
はそれぞれ、スイッチ素子４４Ａ／４４Ｂ／４４Ｃ及び
抵抗４５Ａ／４５Ｂ／４５を介して互いに共通に接続さ
れている。スイッチ素子４１Ａ、４２４Ｂ、４３５Ｂ及
び４４Ｃは、クロックφ１が高レベルのときのみオンに
され、スイッチ素子４１Ｂ、４２４Ｃ、４３５Ｃ及び４
４Ａは、クロックφ２が高レベルのときのみオンにさ
れ、スイッチ素子４１Ｃ、４２４Ａ、４３５Ａ及び４４
Ｂは、クロックφ３が高レベルのときのみオンにされ
る。
はそれぞれ、スイッチ素子４４Ａ／４４Ｂ／４４Ｃ及び
抵抗４５Ａ／４５Ｂ／４５を介して互いに共通に接続さ
れている。スイッチ素子４１Ａ、４２４Ｂ、４３５Ｂ及
び４４Ｃは、クロックφ１が高レベルのときのみオンに
され、スイッチ素子４１Ｂ、４２４Ｃ、４３５Ｃ及び４
４Ａは、クロックφ２が高レベルのときのみオンにさ
れ、スイッチ素子４１Ｃ、４２４Ａ、４３５Ａ及び４４
Ｂは、クロックφ３が高レベルのときのみオンにされ
る。
【００３２】次に、周波数誤差検出回路４０の動作を、
図４に基づいて説明する。クロックφ１／φ２／φ３が
高レベルの間、スイッチ素子４１Ａ／４１Ｂ／４１Ｃが
オンになり、位相誤差信号ＰＥが積分回路４２Ａ／４２
Ｂ／４２Ｃで積分される。クロックφ１が高レベルの
間、積分回路４２Ａの積分値Ｓ１Ａと、積分回路４２Ａ
の積分値Ｓ１Ｃとが加算回路４３Ａに供給される。積分
値Ｓ１Ａは変化しているが、スイッチ素子４１Ｃがオフ
であるので、積分値Ｓ１Ｃは一定であり、変化分を加算
する加算器４３Ａの出力には積分値Ｓ１Ｃは影響しな
い。しかし、クロックφ１、φ２がそれぞれ低レベル、
高レベルに遷移すると、スイッチ素子４２４Ｃがオフに
なるので、積分値Ｓ１Ｃが０に変化する。これに対し、
スイッチ素子４２４Ａがオフになっても積分値Ｓ１Ａは
変化せず、一定に保持されるので、加算器４３Ａの出力
には影響しない。積分値Ｓ１Ｃが負／正の値のときには
正／負方向へ変化するので、加算器４３Ａの出力は、Ｓ
１Ａ−Ｓ１Ｃに比例した値となる。したがって、加算器
４３Ａ〜４３Ｃはそれぞれ、積分器４２Ｃ、４２Ａ、４
２Ｂのリセット時点で減算器として機能する。
図４に基づいて説明する。クロックφ１／φ２／φ３が
高レベルの間、スイッチ素子４１Ａ／４１Ｂ／４１Ｃが
オンになり、位相誤差信号ＰＥが積分回路４２Ａ／４２
Ｂ／４２Ｃで積分される。クロックφ１が高レベルの
間、積分回路４２Ａの積分値Ｓ１Ａと、積分回路４２Ａ
の積分値Ｓ１Ｃとが加算回路４３Ａに供給される。積分
値Ｓ１Ａは変化しているが、スイッチ素子４１Ｃがオフ
であるので、積分値Ｓ１Ｃは一定であり、変化分を加算
する加算器４３Ａの出力には積分値Ｓ１Ｃは影響しな
い。しかし、クロックφ１、φ２がそれぞれ低レベル、
高レベルに遷移すると、スイッチ素子４２４Ｃがオフに
なるので、積分値Ｓ１Ｃが０に変化する。これに対し、
スイッチ素子４２４Ａがオフになっても積分値Ｓ１Ａは
変化せず、一定に保持されるので、加算器４３Ａの出力
には影響しない。積分値Ｓ１Ｃが負／正の値のときには
正／負方向へ変化するので、加算器４３Ａの出力は、Ｓ
１Ａ−Ｓ１Ｃに比例した値となる。したがって、加算器
４３Ａ〜４３Ｃはそれぞれ、積分器４２Ｃ、４２Ａ、４
２Ｂのリセット時点で減算器として機能する。
【００３３】このようにして、クロックφ２／φ３／φ
１が高レベルの間、加算器４３Ａ／４３Ｂ／４３Ｃから
それぞれ周波数誤差Ｓ２Ａ／Ｓ２Ｂ／Ｓ２Ｃが出力され
る。この間、スイッチ素子４１Ａ／４１Ｂ／４１Ｃがオ
フであるので、周波数誤差Ｓ２Ａ／Ｓ２Ｂ／Ｓ２Ｃは一
定に保たれる。また、クロックφ２／φ３／φ１が高レ
ベルに遷移した時点でスイッチ素子４４Ａ／４４Ｂ／４
４Ｃがオンになるので、周波数誤差Ｓ２Ａ／Ｓ２Ｂ／Ｓ
２Ｃに比例した電位が周波数誤差ＦＤとして出力され
る。
１が高レベルの間、加算器４３Ａ／４３Ｂ／４３Ｃから
それぞれ周波数誤差Ｓ２Ａ／Ｓ２Ｂ／Ｓ２Ｃが出力され
る。この間、スイッチ素子４１Ａ／４１Ｂ／４１Ｃがオ
フであるので、周波数誤差Ｓ２Ａ／Ｓ２Ｂ／Ｓ２Ｃは一
定に保たれる。また、クロックφ２／φ３／φ１が高レ
ベルに遷移した時点でスイッチ素子４４Ａ／４４Ｂ／４
４Ｃがオンになるので、周波数誤差Ｓ２Ａ／Ｓ２Ｂ／Ｓ
２Ｃに比例した電位が周波数誤差ＦＤとして出力され
る。
【００３４】次にクロックφ３／φ１／φ２が高レベル
の間、積分器４２Ａ／４２Ｂ／４２Ｃの積分値及び加算
器４３Ａ／４３Ｂ／４３Ｃの加算値がリセットされ、同
時にキャパシタ４３１Ａ／４３１Ｂ／４３１Ｃもリセッ
トされる。次に、図１のクロック再生回路の動作を説明
する。位相ジッタ除去のために修正された位相誤差信号
（ＰＤＡ＋ＰＤＣ）−２ＰＤＢと周波数誤差信号ＦＤと
の差の低周波成分が電圧制御発振回路５０の入力端に供
給される。周波数誤差が大きいと位相誤差信号（ＰＤＡ
＋ＰＤＣ）−２ＰＤＢがランダムになって、その時間平
均が０となり、周波数誤差信号ＦＤが周波数収束に寄与
する。
の間、積分器４２Ａ／４２Ｂ／４２Ｃの積分値及び加算
器４３Ａ／４３Ｂ／４３Ｃの加算値がリセットされ、同
時にキャパシタ４３１Ａ／４３１Ｂ／４３１Ｃもリセッ
トされる。次に、図１のクロック再生回路の動作を説明
する。位相ジッタ除去のために修正された位相誤差信号
（ＰＤＡ＋ＰＤＣ）−２ＰＤＢと周波数誤差信号ＦＤと
の差の低周波成分が電圧制御発振回路５０の入力端に供
給される。周波数誤差が大きいと位相誤差信号（ＰＤＡ
＋ＰＤＣ）−２ＰＤＢがランダムになって、その時間平
均が０となり、周波数誤差信号ＦＤが周波数収束に寄与
する。
【００３５】すなわち、クロックＣＬＫの周波数がクロ
ックＣＬＫ０の周波数より大きい場合には、図４からも
容易に理解できるように、周波数誤差信号ＦＤがにな
り、電圧制御発振回路５０の入力電圧が低下してクロッ
クＣＬＫの周波数が低下する。逆の場合には、この逆の
動作となる。クロックＣＬＫの周波数がクロックＣＬＫ
０の周波数に接近すると、周波数誤差信号ＦＤが０に近
づき、次に位相誤差信号（ＰＤＡ＋ＰＤＣ）−２ＰＤＢ
による位相収束動作が機能する。
ックＣＬＫ０の周波数より大きい場合には、図４からも
容易に理解できるように、周波数誤差信号ＦＤがにな
り、電圧制御発振回路５０の入力電圧が低下してクロッ
クＣＬＫの周波数が低下する。逆の場合には、この逆の
動作となる。クロックＣＬＫの周波数がクロックＣＬＫ
０の周波数に接近すると、周波数誤差信号ＦＤが０に近
づき、次に位相誤差信号（ＰＤＡ＋ＰＤＣ）−２ＰＤＢ
による位相収束動作が機能する。
【００３６】本第１実施例では、周波数誤差信号のパル
スの１周期毎に１周期前のパルスとの間の周波数誤差を
演算しているので、従来のようにサイクルスリップが生
じなくても、周波数誤差を検出でき、周波数誤差検出回
路４０の応答速度を向上させ且つ応答可能な周波数誤差
の下限を小さくすることが可能となり、位相収束動作へ
スムーズに移行する。
スの１周期毎に１周期前のパルスとの間の周波数誤差を
演算しているので、従来のようにサイクルスリップが生
じなくても、周波数誤差を検出でき、周波数誤差検出回
路４０の応答速度を向上させ且つ応答可能な周波数誤差
の下限を小さくすることが可能となり、位相収束動作へ
スムーズに移行する。
【００３７】［第２実施例］図５は、第２実施例の周波
数誤差検出回路６０を示す。この周波数誤差検出回路６
０は、例えば図１に示すクロック再生回路に適用され、
図１中の周波数誤差検出回路４０の代わりに用いられ
る。但し、周波数誤差検出回路６０には入力信号ＤＡＴ
Ａ及びクロックＣＬＫが供給される。図２の周波数誤差
検出回路４０が並列３段の回路を備えているのに対し、
周波数誤差検出回路６０は並列２段の第１回路７０Ａ及
び第２回路７０Ｂを備えている。
数誤差検出回路６０を示す。この周波数誤差検出回路６
０は、例えば図１に示すクロック再生回路に適用され、
図１中の周波数誤差検出回路４０の代わりに用いられ
る。但し、周波数誤差検出回路６０には入力信号ＤＡＴ
Ａ及びクロックＣＬＫが供給される。図２の周波数誤差
検出回路４０が並列３段の回路を備えているのに対し、
周波数誤差検出回路６０は並列２段の第１回路７０Ａ及
び第２回路７０Ｂを備えている。
【００３８】第１回路７０Ａと第２回路７０Ｂとは互い
に同一構成である。第１回路７０Ａは、位相誤差検出・
制御回路８０からのタイミング信号φ１、相補的な位相
誤差信号ＰＥ１及び＊ＰＥ１で駆動され、第２回路７０
Ｂは、位相誤差検出・制御回路８０からのタイミング信
号φ２、相補的な位相誤差信号ＰＥ２、＊ＰＥ２及びで
駆動される。
に同一構成である。第１回路７０Ａは、位相誤差検出・
制御回路８０からのタイミング信号φ１、相補的な位相
誤差信号ＰＥ１及び＊ＰＥ１で駆動され、第２回路７０
Ｂは、位相誤差検出・制御回路８０からのタイミング信
号φ２、相補的な位相誤差信号ＰＥ２、＊ＰＥ２及びで
駆動される。
【００３９】図６は、位相誤差検出・制御回路８０の構
成例を示す。相補的な位相誤差信号ＰＥ１と＊ＰＥ１
は、クロックＣＬＫの立ち上がりのタイミングで入力信
号ＤＡＴＡをＤフリップフロップ８１で保持した信号Ｒ
ＤＡＴＡ（リタイムド・データ）と、入力信号ＤＡＴＡ
を遅延回路８２で一定時間ｔｄ遅延させた信号φ２と
を、相補出力型のアンドゲート８３に供給して得られ
る。時間ｔｄは、Ｄフリップフロップ８１において、ク
ロックＣＬＫが立ち上がった後、データ入力端Ｄから非
反転出力端Ｑまで信号が伝播する時間に等しくされる。
相補的な位相誤差信号ＰＥ２と＊ＰＥ２は、信号ＲＤＡ
ＴＡと信号φ２を相補出力型のアンドゲート８４に供給
して得られる。
成例を示す。相補的な位相誤差信号ＰＥ１と＊ＰＥ１
は、クロックＣＬＫの立ち上がりのタイミングで入力信
号ＤＡＴＡをＤフリップフロップ８１で保持した信号Ｒ
ＤＡＴＡ（リタイムド・データ）と、入力信号ＤＡＴＡ
を遅延回路８２で一定時間ｔｄ遅延させた信号φ２と
を、相補出力型のアンドゲート８３に供給して得られ
る。時間ｔｄは、Ｄフリップフロップ８１において、ク
ロックＣＬＫが立ち上がった後、データ入力端Ｄから非
反転出力端Ｑまで信号が伝播する時間に等しくされる。
相補的な位相誤差信号ＰＥ２と＊ＰＥ２は、信号ＲＤＡ
ＴＡと信号φ２を相補出力型のアンドゲート８４に供給
して得られる。
【００４０】図６中の主要な信号を図８に示す。但し、
図８では簡単化のために、入力信号ＤＡＴＡに対する信
号φ２の遅延以外は信号伝播遅延を無視して記載してい
る。位相誤差信号ＰＥ１のパルス幅は、信号φ２の立ち
上がりから、クロックＣＬＫの立ち上がりに同期した信
号ＲＤＡＴＡの立ち上がりまでの時間であり、位相誤差
信号ＰＥ２のパルス幅は、信号φ２の立ち下がりから、
クロックＣＬＫの立ち上がりに同期した信号ＲＤＡＴＡ
の立ち下がりまでの時間である。
図８では簡単化のために、入力信号ＤＡＴＡに対する信
号φ２の遅延以外は信号伝播遅延を無視して記載してい
る。位相誤差信号ＰＥ１のパルス幅は、信号φ２の立ち
上がりから、クロックＣＬＫの立ち上がりに同期した信
号ＲＤＡＴＡの立ち上がりまでの時間であり、位相誤差
信号ＰＥ２のパルス幅は、信号φ２の立ち下がりから、
クロックＣＬＫの立ち上がりに同期した信号ＲＤＡＴＡ
の立ち下がりまでの時間である。
【００４１】従来のようにサイクルスリップが生じなく
ても、位相誤差信号ＰＥ１とＰＥ２の隣合うパルスの幅
の差の符号、例えばｔ２−ｔ１及びｔ３−ｔ２の符号を
検出することにより、周波数誤差検出回路６０の応答速
度を向上させ且つ応答可能な周波数誤差の下限を小さく
することが可能となる。クロックＣＬＫが１ＧＨｚ程度
の場合を想定しているので、周波数誤差をアナログ的に
高速に演算する必要がある。そこで、図５の周波数誤差
検出回路６０をＭＥＳトランジスタ、例えばGaAsＭＥＳ
トランジスタで構成し、電流スイッチ型、差動型の回路
を使用し、かつ、並列２段の第１回路７０Ａと第２回路
７０Ｂとを備え、さらに以下に述べる具体的な回路上の
工夫をしている。
ても、位相誤差信号ＰＥ１とＰＥ２の隣合うパルスの幅
の差の符号、例えばｔ２−ｔ１及びｔ３−ｔ２の符号を
検出することにより、周波数誤差検出回路６０の応答速
度を向上させ且つ応答可能な周波数誤差の下限を小さく
することが可能となる。クロックＣＬＫが１ＧＨｚ程度
の場合を想定しているので、周波数誤差をアナログ的に
高速に演算する必要がある。そこで、図５の周波数誤差
検出回路６０をＭＥＳトランジスタ、例えばGaAsＭＥＳ
トランジスタで構成し、電流スイッチ型、差動型の回路
を使用し、かつ、並列２段の第１回路７０Ａと第２回路
７０Ｂとを備え、さらに以下に述べる具体的な回路上の
工夫をしている。
【００４２】図８中のｔ２−ｔ１及びｔ３−ｔ２はそれ
ぞれ、第２回路７０Ｂ及び第１回路７０Ａで演算され
る。第１回路７０Ａ内の積分回路７１Ａの構成例を、図
７（Ａ）に示す。演算増幅回路７１１は、差動増幅回路
に入出力バッファ、出力振幅制限回路及びウインドコン
パレータ（不図示）を備えた構成であり、相補入出力端
を有する。演算増幅回路７１１の反転入力端と非反転出
力端との間には、演算増幅回路７１１を積分回路として
機能させるためのキャパシタ７１２が接続され、キャパ
シタ７１２に、これに蓄積された電荷を放電させるため
のスイッチ素子７１３が並列接続されている。同様に、
演算増幅回路７１１の非反転入力端と反転出力端との間
にはキャパシタ７１４が接続され、キャパシタ７１４に
スイッチ素子７１５が並列接続されている。スイッチ素
子７１３及び７１５は、ドライバ７１６の出力信号φ１
Ａによりオン・オフ制御される。スイッチ素子７１３及
び７１５は、ＭＥＳトランジスタスイッチであり、以下
に述べる他のスイッチ素子についても同様である。ドラ
イバ７１６の入力端は、積分回路７１Ａの制御入力端で
あり、これに信号φ１が供給される。
ぞれ、第２回路７０Ｂ及び第１回路７０Ａで演算され
る。第１回路７０Ａ内の積分回路７１Ａの構成例を、図
７（Ａ）に示す。演算増幅回路７１１は、差動増幅回路
に入出力バッファ、出力振幅制限回路及びウインドコン
パレータ（不図示）を備えた構成であり、相補入出力端
を有する。演算増幅回路７１１の反転入力端と非反転出
力端との間には、演算増幅回路７１１を積分回路として
機能させるためのキャパシタ７１２が接続され、キャパ
シタ７１２に、これに蓄積された電荷を放電させるため
のスイッチ素子７１３が並列接続されている。同様に、
演算増幅回路７１１の非反転入力端と反転出力端との間
にはキャパシタ７１４が接続され、キャパシタ７１４に
スイッチ素子７１５が並列接続されている。スイッチ素
子７１３及び７１５は、ドライバ７１６の出力信号φ１
Ａによりオン・オフ制御される。スイッチ素子７１３及
び７１５は、ＭＥＳトランジスタスイッチであり、以下
に述べる他のスイッチ素子についても同様である。ドラ
イバ７１６の入力端は、積分回路７１Ａの制御入力端で
あり、これに信号φ１が供給される。
【００４３】図５において、スイッチ素子７２１Ａ及び
７２２Ａの一端はそれぞれ積分回路７１Ａの反転入力端
及び電源供給線ＶCCに接続されている。スイッチ素子７
２１Ａ及び７２２Ａの他端は、定電流源７３Ａを介して
電源供給線ＶEE（図中の逆三角は全て電源供給線ＶEE）
に接続されている。この定電流源７３Ａとの関係で、積
分回路７１Ａが電荷を積分する回路として機能する。電
源供給線ＶCC及びＶEEの電位は例えばそれぞれ１．２Ｖ
及び−２．０Ｖである。積分回路７１Ａの非反転入力端
は、キャパシタ７４Ａを介して電源供給線ＶEEに接続さ
れている。キャパシタ７４Ａは、積分回路７１Ａの２入
力端の各々の寄生容量を互いに等しくするためのもので
ある。
７２２Ａの一端はそれぞれ積分回路７１Ａの反転入力端
及び電源供給線ＶCCに接続されている。スイッチ素子７
２１Ａ及び７２２Ａの他端は、定電流源７３Ａを介して
電源供給線ＶEE（図中の逆三角は全て電源供給線ＶEE）
に接続されている。この定電流源７３Ａとの関係で、積
分回路７１Ａが電荷を積分する回路として機能する。電
源供給線ＶCC及びＶEEの電位は例えばそれぞれ１．２Ｖ
及び−２．０Ｖである。積分回路７１Ａの非反転入力端
は、キャパシタ７４Ａを介して電源供給線ＶEEに接続さ
れている。キャパシタ７４Ａは、積分回路７１Ａの２入
力端の各々の寄生容量を互いに等しくするためのもので
ある。
【００４４】積分回路７１Ａの２入力の各々に接続され
た回路は互いに非対象であるが、積分回路７１Ａの出力
が図７（Ａ）のキャパシタ７１２及び７１４を介して入
力端にフィードバックされるので、積分回路７１Ａの相
補入力信号Ｓ１Ａ及びＳ２Ａは図８に示す如く互いにほ
ぼ対称形となる。位相誤差信号ＰＥ１が高レベルに遷移
すると、スイッチ素子７２１Ａがオン、スイッチ素子７
２２Ａがオフとなり、信号Ｓ１Ａの電位が低下し、これ
により、信号Ｓ３Ａ及びＳ４Ａの電位がそれぞれ上昇及
び低下し、信号Ｓ２Ａの電位が上昇する。位相誤差信号
ＰＥ１が低レベルに遷移すると、この時の信号Ｓ１Ａ、
Ｓ２Ａ、Ｓ３Ａ及びＳ４Ａの電位が保持される。この時
の信号Ｓ３Ａの電位は、位相誤差信号ＰＥ１のパルス幅
に比例している。
た回路は互いに非対象であるが、積分回路７１Ａの出力
が図７（Ａ）のキャパシタ７１２及び７１４を介して入
力端にフィードバックされるので、積分回路７１Ａの相
補入力信号Ｓ１Ａ及びＳ２Ａは図８に示す如く互いにほ
ぼ対称形となる。位相誤差信号ＰＥ１が高レベルに遷移
すると、スイッチ素子７２１Ａがオン、スイッチ素子７
２２Ａがオフとなり、信号Ｓ１Ａの電位が低下し、これ
により、信号Ｓ３Ａ及びＳ４Ａの電位がそれぞれ上昇及
び低下し、信号Ｓ２Ａの電位が上昇する。位相誤差信号
ＰＥ１が低レベルに遷移すると、この時の信号Ｓ１Ａ、
Ｓ２Ａ、Ｓ３Ａ及びＳ４Ａの電位が保持される。この時
の信号Ｓ３Ａの電位は、位相誤差信号ＰＥ１のパルス幅
に比例している。
【００４５】積分回路７１Ａの非反転及び反転の出力端
はそれぞれキャパシタ７５１Ａ及び７５２Ａを介してリ
セット付の差動増幅回路７６Ａの非反転及び反転の入力
端に接続されている。差動増幅回路７６Ａは、図７
（Ｂ）に示す如く、演算増幅回路７６１、リセット用の
スイッチ素子７６３、７６５、及び、スイッチ素子に対
するドライバ７６６を備えており、積分回路７１Ａから
そのキャパシタ７１２及び７１４を除去した構成に等し
くなっている。
はそれぞれキャパシタ７５１Ａ及び７５２Ａを介してリ
セット付の差動増幅回路７６Ａの非反転及び反転の入力
端に接続されている。差動増幅回路７６Ａは、図７
（Ｂ）に示す如く、演算増幅回路７６１、リセット用の
スイッチ素子７６３、７６５、及び、スイッチ素子に対
するドライバ７６６を備えており、積分回路７１Ａから
そのキャパシタ７１２及び７１４を除去した構成に等し
くなっている。
【００４６】図５において、差動増幅回路７６Ａの非反
転及び反転の入力端にはまた、第２回路７０Ｂ内の積分
回路７１Ｂの反転及び非反転の出力端がそれぞれキャパ
シタ９１Ａ及び９２Ａを介して接続されている。同様
に、第２回路７０Ｂ内の差動増幅回路７６Ｂの非反転及
び反転の入力端には、第１回路７０Ａ内の積分回路７１
Ａの反転及び非反転の出力端がそれぞれキャパシタ９１
Ｂ及び９２Ｂを介して接続されている。位相誤差信号Ｐ
Ｅ２が高レベルに遷移すると、積分回路７１Ａの場合と
同様に、積分回路７１Ｂの非反転及び反転の出力端の出
力信号Ｓ３Ｂ及びＳ４Ｂがそれぞれ上昇及び低下する。
位相誤差信号ＰＥ２と同時に信号φ１が高レベルに遷移
し、図７（Ａ）及び（Ｂ）のスイッチ素子７１３、７１
５、７６３及び７６５がオンになって、キャパシタ７１
２及び７１４に蓄積された電荷並びに図５のキャパシタ
７５１Ａ及び７５２Ａに蓄積された電荷が放電される。
差動増幅回路７６Ｂの非反転及び反転の入力端の入力信
号Ｓ５Ｂ及びＳ６Ｂは図８に示す如く変化し、位相誤差
信号ＰＥ２の立ち下がり時点での信号Ｓ５Ｂの符号は、
ｔ２−ｔ１の符号に一致する。信号Ｓ５Ｂ及びＳ６Ｂは
差動増幅回路７６Ｂで増幅され、その反転端及び非反転
の出力端からそれぞれ信号Ｓ７Ｂ及びＳ８Ｂが出力され
る。差動増幅回路７６Ｂの入出力信号は、積分回路７１
Ｂの入出力信号と同様に、次に信号φ２が高レベルに遷
移するまでの間保持される。
転及び反転の入力端にはまた、第２回路７０Ｂ内の積分
回路７１Ｂの反転及び非反転の出力端がそれぞれキャパ
シタ９１Ａ及び９２Ａを介して接続されている。同様
に、第２回路７０Ｂ内の差動増幅回路７６Ｂの非反転及
び反転の入力端には、第１回路７０Ａ内の積分回路７１
Ａの反転及び非反転の出力端がそれぞれキャパシタ９１
Ｂ及び９２Ｂを介して接続されている。位相誤差信号Ｐ
Ｅ２が高レベルに遷移すると、積分回路７１Ａの場合と
同様に、積分回路７１Ｂの非反転及び反転の出力端の出
力信号Ｓ３Ｂ及びＳ４Ｂがそれぞれ上昇及び低下する。
位相誤差信号ＰＥ２と同時に信号φ１が高レベルに遷移
し、図７（Ａ）及び（Ｂ）のスイッチ素子７１３、７１
５、７６３及び７６５がオンになって、キャパシタ７１
２及び７１４に蓄積された電荷並びに図５のキャパシタ
７５１Ａ及び７５２Ａに蓄積された電荷が放電される。
差動増幅回路７６Ｂの非反転及び反転の入力端の入力信
号Ｓ５Ｂ及びＳ６Ｂは図８に示す如く変化し、位相誤差
信号ＰＥ２の立ち下がり時点での信号Ｓ５Ｂの符号は、
ｔ２−ｔ１の符号に一致する。信号Ｓ５Ｂ及びＳ６Ｂは
差動増幅回路７６Ｂで増幅され、その反転端及び非反転
の出力端からそれぞれ信号Ｓ７Ｂ及びＳ８Ｂが出力され
る。差動増幅回路７６Ｂの入出力信号は、積分回路７１
Ｂの入出力信号と同様に、次に信号φ２が高レベルに遷
移するまでの間保持される。
【００４７】差動増幅回路７６Ｂの反転及び非反転の出
力端はそれぞれＤフリップフロップ７７Ｂの相補的なデ
ータ入力端Ｄ及び＊Ｄに接続されている。Ｄフリップフ
ロップ７７Ｂのクロック入力端には信号φ２が供給さ
れ、信号φ２の立ち上がりのタイミングで、信号Ｓ７Ｂ
及びＳ８Ｂが２値データに変換されてＤフリップフロッ
プ７７Ｂに保持される。信号φ２は、積分回路７１Ｂ及
び差動増幅回路７６Ｂの制御入力端にも供給されてお
り、信号φ２が高レベルの間、積分回路７１Ｂ及び差動
増幅回路７６Ｂ内のキャパシタ並びにキャパシタ７５１
Ｂ及び７５２Ｂに蓄積された電荷が、放電される。した
がって、Ｄフリップフロップ７７Ｂの非反転出力端Ｑ
は、位相誤差信号ＰＥ２とＰＥ１の隣合うパルスの幅の
差、例えば図８のｔ２−ｔ１、が負の場合、信号φ２の
立ち上がりのタイミングで高レベルとなり、信号φ２が
次に立ち上がるまでこのデータがＤフリップフロップ７
７Ｂに保持される。Ｄフリップフロップ７７Ａについて
も同様であり、Ｄフリップフロップ７７Ａ及び７７Ｂの
非反転出力端Ｑはそれぞれアンドゲート７８Ａ及び７８
Ｂの一方の入力端に接続され、アンドゲート７８Ａ及び
７８Ｂの他方の入力端にはそれぞれ、Ｄフリップフロッ
プ７７Ａ及び７７Ｂの出力データの有効／無効を示す信
号φ１及びφ２が供給される。アンドゲート７８Ａ及び
７８Ｂの出力端はアンドゲート９３の入力端に接続され
ている。アンドゲート９３から出力される周波数誤差信
号ＦＤは、信号φ２が高レベルで位相誤差信号ＰＥ２と
ＰＥ１の隣合うパルスの幅の差、例えば図８におけるｔ
２−ｔ１、が負のとき、又は、信号φ１が高レベルで位
相誤差信号ＰＥ１とＰＥ２の隣合うパルスの幅の差、例
えば図８におけるｔ３−ｔ２、が負のとき高レベルにな
る。
力端はそれぞれＤフリップフロップ７７Ｂの相補的なデ
ータ入力端Ｄ及び＊Ｄに接続されている。Ｄフリップフ
ロップ７７Ｂのクロック入力端には信号φ２が供給さ
れ、信号φ２の立ち上がりのタイミングで、信号Ｓ７Ｂ
及びＳ８Ｂが２値データに変換されてＤフリップフロッ
プ７７Ｂに保持される。信号φ２は、積分回路７１Ｂ及
び差動増幅回路７６Ｂの制御入力端にも供給されてお
り、信号φ２が高レベルの間、積分回路７１Ｂ及び差動
増幅回路７６Ｂ内のキャパシタ並びにキャパシタ７５１
Ｂ及び７５２Ｂに蓄積された電荷が、放電される。した
がって、Ｄフリップフロップ７７Ｂの非反転出力端Ｑ
は、位相誤差信号ＰＥ２とＰＥ１の隣合うパルスの幅の
差、例えば図８のｔ２−ｔ１、が負の場合、信号φ２の
立ち上がりのタイミングで高レベルとなり、信号φ２が
次に立ち上がるまでこのデータがＤフリップフロップ７
７Ｂに保持される。Ｄフリップフロップ７７Ａについて
も同様であり、Ｄフリップフロップ７７Ａ及び７７Ｂの
非反転出力端Ｑはそれぞれアンドゲート７８Ａ及び７８
Ｂの一方の入力端に接続され、アンドゲート７８Ａ及び
７８Ｂの他方の入力端にはそれぞれ、Ｄフリップフロッ
プ７７Ａ及び７７Ｂの出力データの有効／無効を示す信
号φ１及びφ２が供給される。アンドゲート７８Ａ及び
７８Ｂの出力端はアンドゲート９３の入力端に接続され
ている。アンドゲート９３から出力される周波数誤差信
号ＦＤは、信号φ２が高レベルで位相誤差信号ＰＥ２と
ＰＥ１の隣合うパルスの幅の差、例えば図８におけるｔ
２−ｔ１、が負のとき、又は、信号φ１が高レベルで位
相誤差信号ＰＥ１とＰＥ２の隣合うパルスの幅の差、例
えば図８におけるｔ３−ｔ２、が負のとき高レベルにな
る。
【００４８】周波数誤差検出回路６０をクロック再生回
路に適用した場合には、周波数誤差信号ＦＤが高レベル
／低レベルのとき、クロック周波数を増加／減少させる
ように働く。図９及び図１０は、上記構成の周波数誤差
検出回路６０を図１の周波数誤差検出回路４０の代わり
に用いた場合のシミュレーション結果を示す。
路に適用した場合には、周波数誤差信号ＦＤが高レベル
／低レベルのとき、クロック周波数を増加／減少させる
ように働く。図９及び図１０は、上記構成の周波数誤差
検出回路６０を図１の周波数誤差検出回路４０の代わり
に用いた場合のシミュレーション結果を示す。
【００４９】シミュレーションの条件は次の通りであ
る。 トランジスタ：GaAsトランジスタ クロックＣＬＫ０の周波数：１．４８５ＧＨｚ（一定） 電圧制御発振回路５０の初期発振周波数：１．０００Ｇ
Ｈｚ ［第３実施例］図１１は、第３実施例のクロック再生回
路を示す。この回路では、位相比較回路１００とループ
フィルタ１１０と電圧制御発振回路５０とのループにお
いて、位相比較回路１００とループフィルタ１１０との
間に一対のチャージポンプ回路１２０Ａ及び１２０Ｂが
接続されている。
る。 トランジスタ：GaAsトランジスタ クロックＣＬＫ０の周波数：１．４８５ＧＨｚ（一定） 電圧制御発振回路５０の初期発振周波数：１．０００Ｇ
Ｈｚ ［第３実施例］図１１は、第３実施例のクロック再生回
路を示す。この回路では、位相比較回路１００とループ
フィルタ１１０と電圧制御発振回路５０とのループにお
いて、位相比較回路１００とループフィルタ１１０との
間に一対のチャージポンプ回路１２０Ａ及び１２０Ｂが
接続されている。
【００５０】ループフィルタ１１０は、図１８に示す如
く、高周波のリプル成分をより確実に除去するためのリ
プルフィルタ１１１と、ローパスフィルタ１１２とが縦
続接続されて構成されている。リプルフィルタ１１１及
びローパスフィルタ１１２のゲインはいずれも、例えば
２０程度である。図１２（Ａ）は位相比較回路１００の
構成例を示し、図１２（Ｂ）はその動作を示す。
く、高周波のリプル成分をより確実に除去するためのリ
プルフィルタ１１１と、ローパスフィルタ１１２とが縦
続接続されて構成されている。リプルフィルタ１１１及
びローパスフィルタ１１２のゲインはいずれも、例えば
２０程度である。図１２（Ａ）は位相比較回路１００の
構成例を示し、図１２（Ｂ）はその動作を示す。
【００５１】相補的なアップ信号ＵＰ１及び＊ＵＰ１
は、入力信号ＤＡＴＡの立ち上がりのタイミングでクロ
ックＣＬＫをＤフリップフロップ１０１Ａに保持した信
号ＣＫ１と、入力信号ＤＡＴＡとを、相補出力型のアン
ドゲート１０２Ａに供給して得られる。相補的なダウン
信号ＤＷＮ１及び＊ＤＷＮ１は、信号＊ＣＫ１と入力信
号ＤＡＴＡをアンドゲート１０３Ａに供給して得られ
る。同様に、相補的なアップ信号ＵＰ２及び＊ＵＰ２、
並びに、ダウン信号ＤＷＮ２及び＊ＤＷＮ２は、入力信
号ＤＡＴＡ及びクロックＣＬＫと、Ｄフリップフロップ
１０１Ｂ、アンドゲート１０２Ｂ及び１０３Ｂとを用い
て得られる。
は、入力信号ＤＡＴＡの立ち上がりのタイミングでクロ
ックＣＬＫをＤフリップフロップ１０１Ａに保持した信
号ＣＫ１と、入力信号ＤＡＴＡとを、相補出力型のアン
ドゲート１０２Ａに供給して得られる。相補的なダウン
信号ＤＷＮ１及び＊ＤＷＮ１は、信号＊ＣＫ１と入力信
号ＤＡＴＡをアンドゲート１０３Ａに供給して得られ
る。同様に、相補的なアップ信号ＵＰ２及び＊ＵＰ２、
並びに、ダウン信号ＤＷＮ２及び＊ＤＷＮ２は、入力信
号ＤＡＴＡ及びクロックＣＬＫと、Ｄフリップフロップ
１０１Ｂ、アンドゲート１０２Ｂ及び１０３Ｂとを用い
て得られる。
【００５２】アップ信号ＵＰ１／ＵＰ２は、入力信号Ｄ
ＡＴＡ／＊ＤＡＴＡの立ち上がり時点でクロックＣＬＫ
が高レベルのときに、高レベルに遷移し、入力信号ＤＡ
ＴＡ／＊ＤＡＴＡと同時に低レベルに遷移する。ダウン
信号ＤＷＮ１／ＤＷＮ２は、入力信号ＤＡＴＡ／＊ＤＡ
ＴＡの立ち上がり時点でクロックＣＬＫが低レベルのと
きに、高レベルに遷移し、入力信号ＤＡＴＡ／＊ＤＡＴ
Ａと同時に低レベルに遷移する。
ＡＴＡ／＊ＤＡＴＡの立ち上がり時点でクロックＣＬＫ
が高レベルのときに、高レベルに遷移し、入力信号ＤＡ
ＴＡ／＊ＤＡＴＡと同時に低レベルに遷移する。ダウン
信号ＤＷＮ１／ＤＷＮ２は、入力信号ＤＡＴＡ／＊ＤＡ
ＴＡの立ち上がり時点でクロックＣＬＫが低レベルのと
きに、高レベルに遷移し、入力信号ＤＡＴＡ／＊ＤＡＴ
Ａと同時に低レベルに遷移する。
【００５３】したがって、アップ信号ＵＰ１又はＵＰ２
が高レベルのときにクロックＣＬＫの位相を進めさせ、
ダウン信号ＤＷＮ１又はＤＷＮ２が高レベルのときにク
ロックＣＬＫの位相を遅らせることにより、クロックＣ
ＬＫの位相を入力信号ＤＡＴＡ（クロックＣＬＫ０）の
位相に近づくように制御することができる。図１３は、
チャージポンプ回路１２０Ａ及び１２０Ｂの構成例を示
す。チャージポンプ回路１２０Ａは、Ｅ（エンハンスメ
ント型）−ＭＥＳトランジスタＴＥ１〜ＴＥ６がループ
状に接続されている。Ｅ−ＭＥＳトランジスタＴＥ１〜
ＴＥ３は、その各々のゲートとドレイン間が短絡され
て、図示矢印Ｘ方向を順方向とするダイオードとして機
能する。Ｅ−ＭＥＳトランジスタＴＥ４〜ＴＥ６は、そ
の各々のゲートとソース間が短絡されて、図示矢印−Ｘ
方向を順方向とするダイオードとして機能する。
が高レベルのときにクロックＣＬＫの位相を進めさせ、
ダウン信号ＤＷＮ１又はＤＷＮ２が高レベルのときにク
ロックＣＬＫの位相を遅らせることにより、クロックＣ
ＬＫの位相を入力信号ＤＡＴＡ（クロックＣＬＫ０）の
位相に近づくように制御することができる。図１３は、
チャージポンプ回路１２０Ａ及び１２０Ｂの構成例を示
す。チャージポンプ回路１２０Ａは、Ｅ（エンハンスメ
ント型）−ＭＥＳトランジスタＴＥ１〜ＴＥ６がループ
状に接続されている。Ｅ−ＭＥＳトランジスタＴＥ１〜
ＴＥ３は、その各々のゲートとドレイン間が短絡され
て、図示矢印Ｘ方向を順方向とするダイオードとして機
能する。Ｅ−ＭＥＳトランジスタＴＥ４〜ＴＥ６は、そ
の各々のゲートとソース間が短絡されて、図示矢印−Ｘ
方向を順方向とするダイオードとして機能する。
【００５４】Ｅ−ＭＥＳトランジスタＴＥ２、ＴＥ３、
ＴＥ５及びＴＥ６のゲートにはそれぞれ、アップ信号＊
ＵＰ１、ＵＰ１、ダウン信号＊ＤＷＮ１及びＤＷＮ１が
キャパシタＣ２、Ｃ３、Ｃ５及びＣ６を介して供給され
る。電圧制御発振回路１２の入力端及び出力端はそれぞ
れ、Ｅ−ＭＥＳトランジスタＴＥ１及びＴＥ４のドレイ
ンであり、入力端に信号Ｓ３が供給され、出力端から信
号Ｓ５が取り出される。隣合うＥ−ＭＥＳトランジスタ
間の配線を図示のようにａ〜ｆで表す。
ＴＥ５及びＴＥ６のゲートにはそれぞれ、アップ信号＊
ＵＰ１、ＵＰ１、ダウン信号＊ＤＷＮ１及びＤＷＮ１が
キャパシタＣ２、Ｃ３、Ｃ５及びＣ６を介して供給され
る。電圧制御発振回路１２の入力端及び出力端はそれぞ
れ、Ｅ−ＭＥＳトランジスタＴＥ１及びＴＥ４のドレイ
ンであり、入力端に信号Ｓ３が供給され、出力端から信
号Ｓ５が取り出される。隣合うＥ−ＭＥＳトランジスタ
間の配線を図示のようにａ〜ｆで表す。
【００５５】信号Ｓ３とＳ５の電位が等しい場合を考え
る。相補的なアップ信号ＵＰ１及び＊ＵＰ１の各１パル
スで次のように動作する。最初、Ｅ−ＭＥＳトランジス
タＴＥ１〜ＴＥ６はオフになっている。アップ信号＊Ｕ
Ｐ１が高レベルから低レベルに遷移し、同時にアップ信
号ＵＰ１が低レベルから高レベルに遷移して、Ｅ−ＭＥ
ＳトランジスタＴＥ１及びＴＥ３がオンになり、ａから
ｂへ及びｃからｄへ電荷ｑ１が移動する。次にアップ信
号＊ＵＰ１が高レベルに遷移し、同時にアップ信号ＵＰ
１が低レベルに遷移して、Ｅ−ＭＥＳトランジスタＴＥ
１及びＴＥ３がオフ、Ｅ−ＭＥＳトランジスタＴＥ２が
オンになり、ｂからｃへ電荷ｑ１が移動する。結果とし
て、ａからｄへ電荷ｑ１が移動したことになる。
る。相補的なアップ信号ＵＰ１及び＊ＵＰ１の各１パル
スで次のように動作する。最初、Ｅ−ＭＥＳトランジス
タＴＥ１〜ＴＥ６はオフになっている。アップ信号＊Ｕ
Ｐ１が高レベルから低レベルに遷移し、同時にアップ信
号ＵＰ１が低レベルから高レベルに遷移して、Ｅ−ＭＥ
ＳトランジスタＴＥ１及びＴＥ３がオンになり、ａから
ｂへ及びｃからｄへ電荷ｑ１が移動する。次にアップ信
号＊ＵＰ１が高レベルに遷移し、同時にアップ信号ＵＰ
１が低レベルに遷移して、Ｅ−ＭＥＳトランジスタＴＥ
１及びＴＥ３がオフ、Ｅ−ＭＥＳトランジスタＴＥ２が
オンになり、ｂからｃへ電荷ｑ１が移動する。結果とし
て、ａからｄへ電荷ｑ１が移動したことになる。
【００５６】相補的なダウン信号ＤＷＮ１及び＊ＤＷＮ
１の各１パルスで次のように動作する。最初、Ｅ−ＭＥ
ＳトランジスタＴＥ１〜ＴＥ６はオフになっている。ダ
ウン信号＊ＤＷＮ１が高レベルから低レベルに遷移し、
同時にダウン信号ＤＷＮ１が低レベルから高レベルに遷
移して、Ｅ−ＭＥＳトランジスタＴＥ４及びＴＥ６がオ
ンになり、ｄからｅへ及びｆからａへ電荷ｑ２が移動す
る。次にダウン信号＊ＤＷＮ１が高レベルに遷移し、同
時にダウン信号ＤＷＮ１が低レベルに遷移して、Ｅ−Ｍ
ＥＳトランジスタＴＥ４及びＴＥ６がオフ、Ｅ−ＭＥＳ
トランジスタＴＥ５がオンになり、ｅからｆへ電荷ｑ２
が移動する。結果として、ｄからａへ電荷ｑ２が移動し
たことになる。
１の各１パルスで次のように動作する。最初、Ｅ−ＭＥ
ＳトランジスタＴＥ１〜ＴＥ６はオフになっている。ダ
ウン信号＊ＤＷＮ１が高レベルから低レベルに遷移し、
同時にダウン信号ＤＷＮ１が低レベルから高レベルに遷
移して、Ｅ−ＭＥＳトランジスタＴＥ４及びＴＥ６がオ
ンになり、ｄからｅへ及びｆからａへ電荷ｑ２が移動す
る。次にダウン信号＊ＤＷＮ１が高レベルに遷移し、同
時にダウン信号ＤＷＮ１が低レベルに遷移して、Ｅ−Ｍ
ＥＳトランジスタＴＥ４及びＴＥ６がオフ、Ｅ−ＭＥＳ
トランジスタＴＥ５がオンになり、ｅからｆへ電荷ｑ２
が移動する。結果として、ｄからａへ電荷ｑ２が移動し
たことになる。
【００５７】信号Ｓ３とＳ５の電位が等しいので、ｑ１
＝ｑ２となる。チャージポンプ回路１２０Ｂは、チャー
ジポンプ回路１２０Ａと同一構成である。チャージポン
プ回路１２０Ｂをチャージポンプ回路１２０Ａと逆に動
作させるために、チャージポンプ回路１２０Ｂの制御入
力端には、チャージポンプ回路１２０Ａに対するアップ
信号ＵＰ１、＊ＵＰ１、ダウン信号ＤＷＮ１及び＊ＤＷ
Ｎ１に対応して、それぞれダウン信号ＤＷＮ２、＊ＤＷ
Ｎ２、アップ信号ＵＰ２及び＊ＵＰ２が供給される。チ
ャージポンプ回路１２０Ａ内の単位移動電荷ｑ１及びｑ
２に対応するチャージポンプ回路１２０Ｂ内の単位移動
電荷をｑ３及びｑ４で表す。また、チャージポンプ回路
１２０Ｂの入出力信号を信号Ｓ４及びＳ５で表す。
＝ｑ２となる。チャージポンプ回路１２０Ｂは、チャー
ジポンプ回路１２０Ａと同一構成である。チャージポン
プ回路１２０Ｂをチャージポンプ回路１２０Ａと逆に動
作させるために、チャージポンプ回路１２０Ｂの制御入
力端には、チャージポンプ回路１２０Ａに対するアップ
信号ＵＰ１、＊ＵＰ１、ダウン信号ＤＷＮ１及び＊ＤＷ
Ｎ１に対応して、それぞれダウン信号ＤＷＮ２、＊ＤＷ
Ｎ２、アップ信号ＵＰ２及び＊ＵＰ２が供給される。チ
ャージポンプ回路１２０Ａ内の単位移動電荷ｑ１及びｑ
２に対応するチャージポンプ回路１２０Ｂ内の単位移動
電荷をｑ３及びｑ４で表す。また、チャージポンプ回路
１２０Ｂの入出力信号を信号Ｓ４及びＳ５で表す。
【００５８】以上のことから、クロックＣＬＫの周波数
がクロックＣＬＫ０のそれにほぼ等しくなった後は、信
号Ｓ３とＳ５の電位をほぼ等しくし、かつ、信号Ｓ４と
Ｓ６の電位をほぼ等しくすることにより、位相比較回路
１００、チャージポンプ回路１２０Ａ、ループフィルタ
１１０及び電圧制御発振回路５０のループで、クロック
ＣＬＫの位相をクロックＣＬＫ０の位相に収束させるこ
とができる。
がクロックＣＬＫ０のそれにほぼ等しくなった後は、信
号Ｓ３とＳ５の電位をほぼ等しくし、かつ、信号Ｓ４と
Ｓ６の電位をほぼ等しくすることにより、位相比較回路
１００、チャージポンプ回路１２０Ａ、ループフィルタ
１１０及び電圧制御発振回路５０のループで、クロック
ＣＬＫの位相をクロックＣＬＫ０の位相に収束させるこ
とができる。
【００５９】クロックＣＬＫの周波数がクロックＣＬＫ
０のそれより低い場合には、信号Ｓ３の電位を信号Ｓ５
の電位より高くすることにより、ｑ１＞ｑ２とすること
ができ、信号Ｓ４の電位を信号Ｓ６の電位より低くする
ことにより、ｑ４＞ｑ３とすることができる。これによ
り、アップ信号ＵＰ１及び＊ＵＰ１によるクロックＣＬ
Ｋの位相進ませ動作が、ダウン信号ＤＷＮ１及び＊ＤＷ
Ｎ１による位相遅らせ動作よりも大きくなり、同様に、
アップ信号ＵＰ２及び＊ＵＰ２によるクロックＣＬＫの
位相進ませ動作がダウン信号ＤＷＮ２及び＊ＤＷＮ２に
よる位相遅らせ動作よりも大きくなるので、クロックＣ
ＬＫの周波数が上昇してクロックＣＬＫ０のそれに収束
する。
０のそれより低い場合には、信号Ｓ３の電位を信号Ｓ５
の電位より高くすることにより、ｑ１＞ｑ２とすること
ができ、信号Ｓ４の電位を信号Ｓ６の電位より低くする
ことにより、ｑ４＞ｑ３とすることができる。これによ
り、アップ信号ＵＰ１及び＊ＵＰ１によるクロックＣＬ
Ｋの位相進ませ動作が、ダウン信号ＤＷＮ１及び＊ＤＷ
Ｎ１による位相遅らせ動作よりも大きくなり、同様に、
アップ信号ＵＰ２及び＊ＵＰ２によるクロックＣＬＫの
位相進ませ動作がダウン信号ＤＷＮ２及び＊ＤＷＮ２に
よる位相遅らせ動作よりも大きくなるので、クロックＣ
ＬＫの周波数が上昇してクロックＣＬＫ０のそれに収束
する。
【００６０】逆に、クロックＣＬＫの周波数がクロック
ＣＬＫ０のそれより高い場合には、信号Ｓ３とＳ５の電
位の関係及び信号Ｓ４とＳ６の電位の関係を上記と逆に
することにより、動作が上記と逆になって、クロックＣ
ＬＫの周波数が低下してクロックＣＬＫ０のそれに収束
する。周波数誤差が大きい場合には、アップ信号ＵＰ
１、ＵＰ２と、ダウン信号ＤＷＮ１、ＤＷＮ２とがラン
ダムになるので、チャージポンプ回路はその入出力端間
の電圧のみでその機能が定まる。
ＣＬＫ０のそれより高い場合には、信号Ｓ３とＳ５の電
位の関係及び信号Ｓ４とＳ６の電位の関係を上記と逆に
することにより、動作が上記と逆になって、クロックＣ
ＬＫの周波数が低下してクロックＣＬＫ０のそれに収束
する。周波数誤差が大きい場合には、アップ信号ＵＰ
１、ＵＰ２と、ダウン信号ＤＷＮ１、ＤＷＮ２とがラン
ダムになるので、チャージポンプ回路はその入出力端間
の電圧のみでその機能が定まる。
【００６１】このような周波数誤差と位相誤差との相乗
的な作用により、両動作を単に加算する従来法及び上記
第１実施例よりも、周波数誤差の収束が確実となる。上
記のように単位移動電荷を周波数誤差に応じて変化させ
るために、図１１に示す周波数誤差検出回路１３０、ロ
ーパスフィルタ１４０Ａ、１４０Ｂ、単位量制御回路１
５０Ａ及び１５０Ｂが用いられる。
的な作用により、両動作を単に加算する従来法及び上記
第１実施例よりも、周波数誤差の収束が確実となる。上
記のように単位移動電荷を周波数誤差に応じて変化させ
るために、図１１に示す周波数誤差検出回路１３０、ロ
ーパスフィルタ１４０Ａ、１４０Ｂ、単位量制御回路１
５０Ａ及び１５０Ｂが用いられる。
【００６２】周波数誤差検出回路１３０の全体構成例を
図１５に示す。この検出回路は、並列４段の第１〜４回
路１３１〜１３４を備えている。第１〜４回路１３１〜
１３４は、位相誤差検出・制御回路１３５からの信号に
より駆動される。この回路１３５の構成例を図１６に示
す。
図１５に示す。この検出回路は、並列４段の第１〜４回
路１３１〜１３４を備えている。第１〜４回路１３１〜
１３４は、位相誤差検出・制御回路１３５からの信号に
より駆動される。この回路１３５の構成例を図１６に示
す。
【００６３】回路１３５は、図６の回路に新たな構成を
付加して並列４段用としたものである。回路１３５は、
図６のＤフリップフロップ８１及び遅延回路８２にラッ
チ回路３０１及び３０２並びにアンドゲート３０３〜３
１０が加えられて、アンドゲート３０３〜３０６からそ
れぞれ図１９に示すような位相誤差信号ＰＥ１〜ＰＥ４
及びその相補信号＊ＰＥ１〜＊ＰＥ４が生成される。位
相誤差信号ＰＥ１／ＰＥ２のパルス幅は、信号ＤＡＴの
立ち上がり／立ち下がりから、クロックＣＬＫの立ち上
がりに同期した信号ＲＤＡＴＡの立ち上がり／立ち下が
りまでの時間である。位相誤差信号ＰＥ３／ＰＥ４のパ
ルス幅は、クロックＣＬＫの立ち上がりに同期した信号
ＲＤＡＴＡの立ち上がり／立ち下がりから信号ＤＡＴの
立ち下がり／立ち上がりまでの時間である。
付加して並列４段用としたものである。回路１３５は、
図６のＤフリップフロップ８１及び遅延回路８２にラッ
チ回路３０１及び３０２並びにアンドゲート３０３〜３
１０が加えられて、アンドゲート３０３〜３０６からそ
れぞれ図１９に示すような位相誤差信号ＰＥ１〜ＰＥ４
及びその相補信号＊ＰＥ１〜＊ＰＥ４が生成される。位
相誤差信号ＰＥ１／ＰＥ２のパルス幅は、信号ＤＡＴの
立ち上がり／立ち下がりから、クロックＣＬＫの立ち上
がりに同期した信号ＲＤＡＴＡの立ち上がり／立ち下が
りまでの時間である。位相誤差信号ＰＥ３／ＰＥ４のパ
ルス幅は、クロックＣＬＫの立ち上がりに同期した信号
ＲＤＡＴＡの立ち上がり／立ち下がりから信号ＤＡＴの
立ち下がり／立ち上がりまでの時間である。
【００６４】ラッチ回路３０１及び３０２は入力信号Ｄ
ＡＴＡを１／２分周して、位相誤差信号ＰＥ１〜ＰＥ４
及び信号ＣＫ１〜ＣＫ４の各々の１周期を信号ＤＡＴの
２周期に等しくするためのものである。図１６中、ラッ
チ回路のＴ及びＬはそれぞれ相補クロック入力端である
スルー制御信号入力端及びラッチ制御信号入力端であ
る。Ｄフリップフロップ８１は２個のラッチ回路を縦続
接続して構成され、遅延回路８２は２個のラッチ回路を
縦続接続し且つ両回路の各々について制御信号入力端Ｔ
及びＬをそれぞれ高レベル及び低レベルに固定してスル
ー状態にすることにより得られる。したがって、Ｄフリ
ップフロップ８１、遅延回路８２、及び、回路３０１及
び３０２からなる１／２分周回路はいずれも２段のラッ
チ回路で構成され、これらの出力信号の遅延は互いに等
しくなっている。
ＡＴＡを１／２分周して、位相誤差信号ＰＥ１〜ＰＥ４
及び信号ＣＫ１〜ＣＫ４の各々の１周期を信号ＤＡＴの
２周期に等しくするためのものである。図１６中、ラッ
チ回路のＴ及びＬはそれぞれ相補クロック入力端である
スルー制御信号入力端及びラッチ制御信号入力端であ
る。Ｄフリップフロップ８１は２個のラッチ回路を縦続
接続して構成され、遅延回路８２は２個のラッチ回路を
縦続接続し且つ両回路の各々について制御信号入力端Ｔ
及びＬをそれぞれ高レベル及び低レベルに固定してスル
ー状態にすることにより得られる。したがって、Ｄフリ
ップフロップ８１、遅延回路８２、及び、回路３０１及
び３０２からなる１／２分周回路はいずれも２段のラッ
チ回路で構成され、これらの出力信号の遅延は互いに等
しくなっている。
【００６５】図１９に示す位相誤差信号ＰＥ２とＰＥ１
の隣合うパルスの幅の差、例えばｔ２−ｔ１、位相誤差
信号ＰＥ３とＰＥ２の隣合うパルスの幅の差、例えばｔ
３−ｔ２、位相誤差信号ＰＥ４とＰＥ３の隣合うパルス
の幅の差、例えばｔ４−ｔ３、及び、位相誤差信号ＰＥ
１とＰＥ４の隣合うパルスの幅の差、例えばｔ５−ｔ
４、はそれぞれ、図１５に示す、互いに同一構成の第１
〜４回路１３１〜１３４で演算される。
の隣合うパルスの幅の差、例えばｔ２−ｔ１、位相誤差
信号ＰＥ３とＰＥ２の隣合うパルスの幅の差、例えばｔ
３−ｔ２、位相誤差信号ＰＥ４とＰＥ３の隣合うパルス
の幅の差、例えばｔ４−ｔ３、及び、位相誤差信号ＰＥ
１とＰＥ４の隣合うパルスの幅の差、例えばｔ５−ｔ
４、はそれぞれ、図１５に示す、互いに同一構成の第１
〜４回路１３１〜１３４で演算される。
【００６６】タイミング信号ＣＫ１〜ＣＫ４は、図１９
に示す如く、信号ＲＤＡＴＡの低レベル区間と高レベル
区間を順に取り出したものである。図１６中の各構成要
素の入出力信号は全て相補信号であるが、簡単化のため
に一部の出力のみ相補信号で表し、他は単一信号で表し
ている。図１７は、図１５の第１回路１３１の構成例を
示す。
に示す如く、信号ＲＤＡＴＡの低レベル区間と高レベル
区間を順に取り出したものである。図１６中の各構成要
素の入出力信号は全て相補信号であるが、簡単化のため
に一部の出力のみ相補信号で表し、他は単一信号で表し
ている。図１７は、図１５の第１回路１３１の構成例を
示す。
【００６７】この回路の積分回路７１、スイッチ素子７
２１、７２２及び定電流源７３はそれぞれ図５の積分回
路７１Ａ、スイッチ素子７２１Ａ、７２２Ａ及び定電流
源７３Ａと同一構成である。積分回路７１の非反転入力
端に接続された回路は、反転入力端に接続された回路と
同一構成である。スイッチ素子７２１〜７２４の制御入
力端Ａ〜Ｄにはそれぞれ、位相誤差信号ＰＥ１、＊ＰＥ
１、ＰＥ２及び＊ＰＥ２が供給される。
２１、７２２及び定電流源７３はそれぞれ図５の積分回
路７１Ａ、スイッチ素子７２１Ａ、７２２Ａ及び定電流
源７３Ａと同一構成である。積分回路７１の非反転入力
端に接続された回路は、反転入力端に接続された回路と
同一構成である。スイッチ素子７２１〜７２４の制御入
力端Ａ〜Ｄにはそれぞれ、位相誤差信号ＰＥ１、＊ＰＥ
１、ＰＥ２及び＊ＰＥ２が供給される。
【００６８】位相誤差信号ＰＥ１及びＰＥ２がそれぞれ
高レベル及び低レベルの間、スイッチ素子７２１、７２
４がオン、スイッチ素子７２２、７２３がオフとなっ
て、積分回路７１の非反転出力端の信号Ｓ３１は、図１
９に示す如く直線的に上昇する。次に、位相誤差信号Ｐ
Ｅ１が低レベルに遷移すると、スイッチ素子７２１及び
７２２がそれぞれオフ及びオンになって、積分回路７１
の入出力電位が保持される。この時の信号Ｓ３１の電位
は、位相誤差信号ＰＥ１のパルス幅に比例している。
高レベル及び低レベルの間、スイッチ素子７２１、７２
４がオン、スイッチ素子７２２、７２３がオフとなっ
て、積分回路７１の非反転出力端の信号Ｓ３１は、図１
９に示す如く直線的に上昇する。次に、位相誤差信号Ｐ
Ｅ１が低レベルに遷移すると、スイッチ素子７２１及び
７２２がそれぞれオフ及びオンになって、積分回路７１
の入出力電位が保持される。この時の信号Ｓ３１の電位
は、位相誤差信号ＰＥ１のパルス幅に比例している。
【００６９】次に、位相誤差信号ＰＥ２が高レベルに遷
移すると、スイッチ素子７２３及び７２４がそれぞれオ
ン及びオフになって、信号Ｓ３１が直線的に下降する。
位相誤差信号ＰＥ２が低レベルに遷移すると、スイッチ
素子７２３及び７２４がそれぞれオフ及びオンになっ
て、積分回路７１の入出力電位が保持される。この時の
信号Ｓ３１の電位は、位相誤差信号ＰＥ１とＰＥ２の隣
合うパルスの幅の差ｔ１−ｔ２に比例している。
移すると、スイッチ素子７２３及び７２４がそれぞれオ
ン及びオフになって、信号Ｓ３１が直線的に下降する。
位相誤差信号ＰＥ２が低レベルに遷移すると、スイッチ
素子７２３及び７２４がそれぞれオフ及びオンになっ
て、積分回路７１の入出力電位が保持される。この時の
信号Ｓ３１の電位は、位相誤差信号ＰＥ１とＰＥ２の隣
合うパルスの幅の差ｔ１−ｔ２に比例している。
【００７０】次に信号ＣＫ１が高レベルの間、積分回路
７１に含まれるキャパシタが短絡され、積分回路７１の
相補入出力の電位差が０になる。積分回路７１の非反転
及び反転の出力端はそれぞれ、差動増幅回路２０１の非
反転及び反転の入力端に接続されている。差動増幅回路
２０１は、図７の演算増幅回路７６１と同一構成であ
る。図１７中の構成要素２０１〜２０６の入出力信号は
全て、積分回路７１と同様に相補信号であるが、簡単化
のために単一信号で表している。
７１に含まれるキャパシタが短絡され、積分回路７１の
相補入出力の電位差が０になる。積分回路７１の非反転
及び反転の出力端はそれぞれ、差動増幅回路２０１の非
反転及び反転の入力端に接続されている。差動増幅回路
２０１は、図７の演算増幅回路７６１と同一構成であ
る。図１７中の構成要素２０１〜２０６の入出力信号は
全て、積分回路７１と同様に相補信号であるが、簡単化
のために単一信号で表している。
【００７１】差動増幅回路２０１の相補出力の電位差Ｖ
は、差ｔ１−ｔ２が小さいとき、エラーになりやすいの
で、これを除去するため、電位差Ｖはウインドコンパレ
ータ２０２に供給される。ウインドコンパレータ２０２
は、入力電位差Ｖが正の基準値Ｖ０に対しＶ＞Ｖ０であ
れば出力端Ｐのみが高レベルとなり、Ｖ＜−Ｖ０であれ
ば出力端Ｑのみが高レベルとなり、−Ｖ０≦Ｖ≦Ｖ０で
あれば出力端Ｐ及びＱが低レベルとなる。上記エラーの
除去範囲を定めるための基準値Ｖ０は、調整可能になっ
ており、その値は例えば０．１５Ｖである。
は、差ｔ１−ｔ２が小さいとき、エラーになりやすいの
で、これを除去するため、電位差Ｖはウインドコンパレ
ータ２０２に供給される。ウインドコンパレータ２０２
は、入力電位差Ｖが正の基準値Ｖ０に対しＶ＞Ｖ０であ
れば出力端Ｐのみが高レベルとなり、Ｖ＜−Ｖ０であれ
ば出力端Ｑのみが高レベルとなり、−Ｖ０≦Ｖ≦Ｖ０で
あれば出力端Ｐ及びＱが低レベルとなる。上記エラーの
除去範囲を定めるための基準値Ｖ０は、調整可能になっ
ており、その値は例えば０．１５Ｖである。
【００７２】ウインドコンパレータ２０２の出力端Ｐ及
びＱはそれぞれＤフリップフロップ２０３及び２０４の
データ入力端Ｄに接続され、その信号は信号ＣＫ１の立
ち上がりのタイミングで、すなわち積分回路７１のリセ
ット開始のタイミングで、Ｄフリップフロップ２０３及
び２０４に保持される。Ｄフリップフロップ２０３及び
２０４の非反転出力端Ｑはそれぞれアンドゲート２０５
及び２０６の一方の入力端に接続され、アンドゲート２
０５及び２０６の他方の入力端には、Ｄフリップフロッ
プ２０３及び２０４の出力の有効／無効期間を示す信号
ＣＫ１が供給される。
びＱはそれぞれＤフリップフロップ２０３及び２０４の
データ入力端Ｄに接続され、その信号は信号ＣＫ１の立
ち上がりのタイミングで、すなわち積分回路７１のリセ
ット開始のタイミングで、Ｄフリップフロップ２０３及
び２０４に保持される。Ｄフリップフロップ２０３及び
２０４の非反転出力端Ｑはそれぞれアンドゲート２０５
及び２０６の一方の入力端に接続され、アンドゲート２
０５及び２０６の他方の入力端には、Ｄフリップフロッ
プ２０３及び２０４の出力の有効／無効期間を示す信号
ＣＫ１が供給される。
【００７３】アンドゲート２０５／２０６から出力され
るアップ信号ＦＵＰ１／ダウン信号ＦＤＮ１が高レベル
になるのは、信号ＣＫ２が高レベル、かつ、位相誤差信
号ＰＥ２とＰＥ１の隣合うパルスの幅の差が負／正でそ
の絶対値が基準値Ｖ０で定まる一定値以上の場合であ
る。信号Ｓ３１に対応する第２回路１３２、第３回路１
３３及び第４回路１３４の内部信号をそれぞれ信号Ｓ３
２、Ｓ３３及びＳ３４として図１９に示す。
るアップ信号ＦＵＰ１／ダウン信号ＦＤＮ１が高レベル
になるのは、信号ＣＫ２が高レベル、かつ、位相誤差信
号ＰＥ２とＰＥ１の隣合うパルスの幅の差が負／正でそ
の絶対値が基準値Ｖ０で定まる一定値以上の場合であ
る。信号Ｓ３１に対応する第２回路１３２、第３回路１
３３及び第４回路１３４の内部信号をそれぞれ信号Ｓ３
２、Ｓ３３及びＳ３４として図１９に示す。
【００７４】図１５において、第１〜４回路１３１〜１
３４からそれぞれ出力されるアップ信号ＦＵＰ１〜ＦＵ
Ｐ４及びダウン信号ＦＤＮ１〜ＦＤＮ４はそれぞれ信号
ＣＫ１〜ＣＫ４が高レベルの間有効となる。アップ信号
ＦＵＰ１〜ＦＵＰ４はオアゲート１３６に供給され、オ
アゲート１３６からアップ信号ＦＵＰが出力される。ダ
ウン信号ＦＤＮ１〜ＦＤＮ４はオアゲート１３７に供給
され、オアゲート１３７からダウン信号ＦＤＮが出力さ
れる。オアゲート１３６及び１３７の出力は、ノアゲー
ト１３８に供給され、ノアゲート１３８から出力される
周波数一致信号ＦＤ０は、アップ信号ＦＵＰ及びダウン
信号ＦＤＮがいずれも低レベルのとき、高レベルとな
る。
３４からそれぞれ出力されるアップ信号ＦＵＰ１〜ＦＵ
Ｐ４及びダウン信号ＦＤＮ１〜ＦＤＮ４はそれぞれ信号
ＣＫ１〜ＣＫ４が高レベルの間有効となる。アップ信号
ＦＵＰ１〜ＦＵＰ４はオアゲート１３６に供給され、オ
アゲート１３６からアップ信号ＦＵＰが出力される。ダ
ウン信号ＦＤＮ１〜ＦＤＮ４はオアゲート１３７に供給
され、オアゲート１３７からダウン信号ＦＤＮが出力さ
れる。オアゲート１３６及び１３７の出力は、ノアゲー
ト１３８に供給され、ノアゲート１３８から出力される
周波数一致信号ＦＤ０は、アップ信号ＦＵＰ及びダウン
信号ＦＤＮがいずれも低レベルのとき、高レベルとな
る。
【００７５】図１１に示す如く、アップ信号ＦＵＰ、ダ
ウン信号ＦＤＮ及び周波数一致信号ＦＤ０をアナログ化
して単位量制御回路１５０Ａ及び１５０Ｂを安定に動作
させるために、アップ信号ＦＵＰ及び周波数一致信号Ｆ
Ｄ０はローパスフィルタ１４０Ａの一対の相補入力端に
供給され、ダウン信号ＦＤＮ及び周波数一致信号ＦＤ０
はローパスフィルタ１４０Ｂの一対の相補入力端に供給
される。ローパスフィルタ１４０Ａ及び１４０Ｂは互い
に同一構成であり、ローパスフィルタ１４０Ａは、図１
８（Ａ）に示す如く構成されている。ローパスフィルタ
１４０Ａの相補出力信号Ｓ１及び＊Ｓ１は、単位量制御
回路１５０Ａの相補入力端に供給され、ローパスフィル
タ１４０Ａの相補出力信号Ｓ２及び信号＊Ｓ１は、単位
量制御回路１５０Ｂの相補入力端に供給される。
ウン信号ＦＤＮ及び周波数一致信号ＦＤ０をアナログ化
して単位量制御回路１５０Ａ及び１５０Ｂを安定に動作
させるために、アップ信号ＦＵＰ及び周波数一致信号Ｆ
Ｄ０はローパスフィルタ１４０Ａの一対の相補入力端に
供給され、ダウン信号ＦＤＮ及び周波数一致信号ＦＤ０
はローパスフィルタ１４０Ｂの一対の相補入力端に供給
される。ローパスフィルタ１４０Ａ及び１４０Ｂは互い
に同一構成であり、ローパスフィルタ１４０Ａは、図１
８（Ａ）に示す如く構成されている。ローパスフィルタ
１４０Ａの相補出力信号Ｓ１及び＊Ｓ１は、単位量制御
回路１５０Ａの相補入力端に供給され、ローパスフィル
タ１４０Ａの相補出力信号Ｓ２及び信号＊Ｓ１は、単位
量制御回路１５０Ｂの相補入力端に供給される。
【００７６】単位量制御回路１５０Ａ及び１５０Ｂは互
いに同一構成であり、単位量制御回路１５０Ａの構成例
を図１４に示す。単位量制御回路１５０Ａは、相補入力
信号Ｓ１及び＊Ｓ１を単一出力に変換するための入力バ
ッファ回路１５１と、入力バッファ回路１５１の出力の
変化に対しほぼ直線的に変化する信号Ｓ３を安定に生成
するための出力回路１５２と、入力バッファ回路１５１
の出力電位の上限を定めるためのリミッタ１５３とから
なる。
いに同一構成であり、単位量制御回路１５０Ａの構成例
を図１４に示す。単位量制御回路１５０Ａは、相補入力
信号Ｓ１及び＊Ｓ１を単一出力に変換するための入力バ
ッファ回路１５１と、入力バッファ回路１５１の出力の
変化に対しほぼ直線的に変化する信号Ｓ３を安定に生成
するための出力回路１５２と、入力バッファ回路１５１
の出力電位の上限を定めるためのリミッタ１５３とから
なる。
【００７７】入力バッファ回路１５１は、Ｄ−ＭＥＳト
ランジスタＴＤ１１、ＴＤ１２、抵抗Ｒ１１、Ｒ１２、
Ｅ−ＭＥＳトランジスタＴＥ１１及びＴＥ１２を備え、
出力回路１５２は、Ｄ−ＭＥＳトランジスタＴＤ１３〜
ＴＤ１７、Ｅ−ＭＥＳトランジスタＴＥ１３及び抵抗Ｒ
１３、Ｒ１４を備え、上限リミッタ１５３は、Ｅ−ＭＥ
ＳトランジスタＴＥ１４とショットキーダイオードＤ１
とを備えている。Ｄ−ＭＥＳトランジスタＴＤ１３及び
ＴＤ１４は、電源供給線ＶCCの変動に対する信号Ｓ３の
変動を低減させるためのものである。
ランジスタＴＤ１１、ＴＤ１２、抵抗Ｒ１１、Ｒ１２、
Ｅ−ＭＥＳトランジスタＴＥ１１及びＴＥ１２を備え、
出力回路１５２は、Ｄ−ＭＥＳトランジスタＴＤ１３〜
ＴＤ１７、Ｅ−ＭＥＳトランジスタＴＥ１３及び抵抗Ｒ
１３、Ｒ１４を備え、上限リミッタ１５３は、Ｅ−ＭＥ
ＳトランジスタＴＥ１４とショットキーダイオードＤ１
とを備えている。Ｄ−ＭＥＳトランジスタＴＤ１３及び
ＴＤ１４は、電源供給線ＶCCの変動に対する信号Ｓ３の
変動を低減させるためのものである。
【００７８】Ｅ−ＭＥＳトランジスタＴＥ１１及びＴＥ
１２はカレントミラー回路を構成しており、各々に流れ
る電流は互いに等しい。この電流をＩ１とする。信号Ｓ
１の電位が信号＊Ｓ１の電位より高くなると、Ｄ−ＭＥ
ＳトランジスタＴＤ１２を流れる電流Ｉ２がＤ−ＭＥＳ
トランジスタＴＤ１１を流れる電流Ｉ１よりも大きくな
り、電流Ｉ２−Ｉ１がＥ−ＭＥＳトランジスタＴＥ１３
側へ流れ、Ｅ−ＭＥＳトランジスタＴＥ１３のゲート電
位が低下する。Ｅ−ＭＥＳトランジスタＴＥ１３のソー
ス電位はそのゲート電位より０．６Ｖ低い。従って、抵
抗Ｒ１４を流れる電流が減少し、信号Ｓ３の電位が上昇
する。
１２はカレントミラー回路を構成しており、各々に流れ
る電流は互いに等しい。この電流をＩ１とする。信号Ｓ
１の電位が信号＊Ｓ１の電位より高くなると、Ｄ−ＭＥ
ＳトランジスタＴＤ１２を流れる電流Ｉ２がＤ−ＭＥＳ
トランジスタＴＤ１１を流れる電流Ｉ１よりも大きくな
り、電流Ｉ２−Ｉ１がＥ−ＭＥＳトランジスタＴＥ１３
側へ流れ、Ｅ−ＭＥＳトランジスタＴＥ１３のゲート電
位が低下する。Ｅ−ＭＥＳトランジスタＴＥ１３のソー
ス電位はそのゲート電位より０．６Ｖ低い。従って、抵
抗Ｒ１４を流れる電流が減少し、信号Ｓ３の電位が上昇
する。
【００７９】図３において、信号Ｓ３の電位が信号Ｓ５
の電位より高くなり、信号Ｓ５が、図１４のＤ−ＭＥＳ
トランジスタＴＤ１５のゲートにフィードバックされ
る。信号Ｓ５の電位が低下すると、Ｄ−ＭＥＳトランジ
スタＴＤ１５に流れる電流が増加し、信号Ｓ３の電位が
低下して、信号Ｓ３と信号Ｓ５の電位差が、出力回路１
５２の入力電位に応じた値に制御される。
の電位より高くなり、信号Ｓ５が、図１４のＤ−ＭＥＳ
トランジスタＴＤ１５のゲートにフィードバックされ
る。信号Ｓ５の電位が低下すると、Ｄ−ＭＥＳトランジ
スタＴＤ１５に流れる電流が増加し、信号Ｓ３の電位が
低下して、信号Ｓ３と信号Ｓ５の電位差が、出力回路１
５２の入力電位に応じた値に制御される。
【００８０】同様に、図１１において、単位量制御回路
１５０Ｂの出力信号Ｓ４はチャージポンプ回路１２０Ｂ
の入力端に供給され、チャージポンプ回路１２０Ｂの出
力信号Ｓ６は、単位量制御回路１５０Ｂにフィードバッ
クされる。したがって、周波数誤差に対する上記相乗的
な収束動作が行われる。また、周波数誤差検出回路１３
０はサイクルスリップが無くても周波数誤差を検出でき
るので、周波数誤差の収束動作が、従来より小さい周波
数誤差まで行われ、この相乗的な収束動作がさらに効果
的に行われる。
１５０Ｂの出力信号Ｓ４はチャージポンプ回路１２０Ｂ
の入力端に供給され、チャージポンプ回路１２０Ｂの出
力信号Ｓ６は、単位量制御回路１５０Ｂにフィードバッ
クされる。したがって、周波数誤差に対する上記相乗的
な収束動作が行われる。また、周波数誤差検出回路１３
０はサイクルスリップが無くても周波数誤差を検出でき
るので、周波数誤差の収束動作が、従来より小さい周波
数誤差まで行われ、この相乗的な収束動作がさらに効果
的に行われる。
【００８１】周波数一致信号ＦＤ０を、ローパスフィル
タ１４０Ｃ及びヒステリシス型インバータ１６０に通す
ことにより、ロック外れ信号を得ることができる。図２
０〜図２２は、上記第３実施例のクロック再生回路のシ
ミュレーション結果を示す。シミュレーションの条件は
上記第２実施例のそれと同一である。但し、図２２につ
いては、入力信号ＤＡＴＡは‘１’と‘０’がランダム
に変化し２24−１回で一巡する信号とした。図２２中の
位相誤差の交差斜線部は、その範囲内で位相誤差がラン
ダムに変化している部分である。
タ１４０Ｃ及びヒステリシス型インバータ１６０に通す
ことにより、ロック外れ信号を得ることができる。図２
０〜図２２は、上記第３実施例のクロック再生回路のシ
ミュレーション結果を示す。シミュレーションの条件は
上記第２実施例のそれと同一である。但し、図２２につ
いては、入力信号ＤＡＴＡは‘１’と‘０’がランダム
に変化し２24−１回で一巡する信号とした。図２２中の
位相誤差の交差斜線部は、その範囲内で位相誤差がラン
ダムに変化している部分である。
【００８２】図２２から明かなように、位相誤差の収束
動作可能範囲まで周波数誤差収束動作が効果的に行わ
れ、１０μｓという短時間でロックインされる。この第
３実施例は第１及び第２の実施例よりも効果的である
が、その動作原理から、第１及び第２の実施例について
も第３実施例と同様な効果が得られる。本第３実施例の
クロック再生回路は、１．０〜１．９ＧＨｚ程度のクロ
ックを再生可能である。
動作可能範囲まで周波数誤差収束動作が効果的に行わ
れ、１０μｓという短時間でロックインされる。この第
３実施例は第１及び第２の実施例よりも効果的である
が、その動作原理から、第１及び第２の実施例について
も第３実施例と同様な効果が得られる。本第３実施例の
クロック再生回路は、１．０〜１．９ＧＨｚ程度のクロ
ックを再生可能である。
【００８３】なお、本発明には外にも種々の変形例が含
まれる。例えば、周波数誤差検出回路については、第１
及び第３実施例では並列４段、第２実施例では並列２段
の場合を説明したが、いずれの構成も段数は２段以上で
あればよい。この段数は、クロックＣＬＫ０の周波数及
び必要な電荷リセット時間を考慮して定められる。
まれる。例えば、周波数誤差検出回路については、第１
及び第３実施例では並列４段、第２実施例では並列２段
の場合を説明したが、いずれの構成も段数は２段以上で
あればよい。この段数は、クロックＣＬＫ０の周波数及
び必要な電荷リセット時間を考慮して定められる。
【００８４】また、単位量制御回路１５０Ａ及び１５０
Ｂの入出力端間電圧を制御する代わりに、図１２（Ａ）
の各アンドゲートの出力振幅を、制御入力信号に応じて
可変である構成とし、周波数誤差検出回路１３０の出力
に基づいて、この制御信号を生成し、アップ信号ＵＰ
１、＊ＵＰ１、ＵＰ２、＊ＵＰ２、ダウン信号ＤＷＮ
１、＊ＤＷＮ１、ＤＷＮ２及び＊ＤＷＮ２自体で単位電
荷移動量ｑ１〜ｑ４を調整して第３実施例のように動作
させる構成であってもよい。
Ｂの入出力端間電圧を制御する代わりに、図１２（Ａ）
の各アンドゲートの出力振幅を、制御入力信号に応じて
可変である構成とし、周波数誤差検出回路１３０の出力
に基づいて、この制御信号を生成し、アップ信号ＵＰ
１、＊ＵＰ１、ＵＰ２、＊ＵＰ２、ダウン信号ＤＷＮ
１、＊ＤＷＮ１、ＤＷＮ２及び＊ＤＷＮ２自体で単位電
荷移動量ｑ１〜ｑ４を調整して第３実施例のように動作
させる構成であってもよい。
【００８５】本発明には、上記各実施例間の組み合わせ
の構成が含まれる。例えば、図５において出力段のデジ
タル化を行わずに差動増幅回路７６Ａ、７６Ｂのアナロ
グ周波数誤差を出力する構成であってもよい。同様に、
図１７において出力段のデジタル化を行わずに差動増幅
回路２０１のアナログ周波数誤差を出力する構成であっ
てもよい。また、図１の加算回路４３Ａ〜４３Ｃのアナ
ログ周波数誤差出力を図５又は図１７のようにデジタル
化した構成であってもよい。図５の出力段の２値化の構
成と図１７の出力段の３値化の構成とを、互いに逆にし
てもよい。
の構成が含まれる。例えば、図５において出力段のデジ
タル化を行わずに差動増幅回路７６Ａ、７６Ｂのアナロ
グ周波数誤差を出力する構成であってもよい。同様に、
図１７において出力段のデジタル化を行わずに差動増幅
回路２０１のアナログ周波数誤差を出力する構成であっ
てもよい。また、図１の加算回路４３Ａ〜４３Ｃのアナ
ログ周波数誤差出力を図５又は図１７のようにデジタル
化した構成であってもよい。図５の出力段の２値化の構
成と図１７の出力段の３値化の構成とを、互いに逆にし
てもよい。
【００８６】
【００８７】
【図１】本発明の第１実施例のクロック再生回路図であ
る。
る。
【図２】図１中の周波数誤差検出回路の構成例を示す図
である。
である。
【図３】図１の回路の動作を示すタイミングチャートで
ある。
ある。
【図４】図１及び図２の回路の動作を示す波形図であ
る。
る。
【図５】本発明の第２実施例の周波数誤差検出回路を示
す図である。
す図である。
【図６】図５中の位相誤差検出・制御回路の構成例を示
す図である。
す図である。
【図７】図５中の積分回路及び差動増幅回路の構成例を
示す図である。
示す図である。
【図８】図５の回路の動作を示す波形図である。
【図９】第２実施例のシミュレーション結果を示す波形
図である。
図である。
【図１０】第２実施例のシミュレーション結果を示す波
形図である。
形図である。
【図１１】本発明の第３実施例のクロック再生回路を示
す図である。
す図である。
【図１２】図１１中の位相比較回路の構成例及びその動
作を示す図である。
作を示す図である。
【図１３】図１１中のチャージポンプ回路の構成例を示
す図である。
す図である。
【図１４】図１１中の単位量制御回路の構成例を示す図
である。
である。
【図１５】図１１中の周波数誤差検出回路の構成例を示
す図である。
す図である。
【図１６】図１５中の位相誤差検出・制御回路の構成例
を示す図である。
を示す図である。
【図１７】図５中の第１回路の構成例を示す図である。
【図１８】図１１中のローパスフィルタ及びループフィ
ルタの構成例を示す図である。
ルタの構成例を示す図である。
【図１９】図１５〜１７の回路の動作を示す波形図であ
る。
る。
【図２０】第３実施例のシミュレーション結果を示す波
形図である。
形図である。
【図２１】第３実施例のシミュレーション結果を示す波
形図である。
形図である。
【図２２】第３実施例のシミュレーション結果を示す波
形図である。
形図である。
【図２３】従来のクロック再生回路を示す図である。
２０、１００ 位相比較回路
３０、１１０ ループフィルタ
５０ 電圧制御発振回路
４０、６０、１３０ 周波数誤差検出回路
７１、７１Ａ、７１Ｂ 積分回路
７３、７３Ａ、７３Ｂ 定電流源
７６Ａ、７６Ｂ、２０１ 差動増幅回路
７７Ａ、７７Ｂ、８１、１０１Ａ、１０１Ｂ、２０３、
２０４、３０３〜３０５ Ｄフリップフロップ ８０、１３５ 位相誤差検出・制御回路 ８２ 遅延回路 １２０Ａ、１２０Ｂ チャージポンプ回路 １４０Ａ、１４０Ｂ、１４０Ｃ ローパスフィルタ １５０Ａ、１５０Ｂ 単位量制御回路
２０４、３０３〜３０５ Ｄフリップフロップ ８０、１３５ 位相誤差検出・制御回路 ８２ 遅延回路 １２０Ａ、１２０Ｂ チャージポンプ回路 １４０Ａ、１４０Ｂ、１４０Ｃ ローパスフィルタ １５０Ａ、１５０Ｂ 単位量制御回路
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(56)参考文献 特開 平３−49423（ＪＰ，Ａ)
特開 平５−259905（ＪＰ，Ａ)
米国特許5297173（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/033
H03L 7/087
H04L 25/49
Claims (10)
- 【請求項１】 入力信号の各エッジからクロック信号の
次の一方のエッジまでの幅のパルスを有し且つ低レベル
と高レベルの平均値が０レベルになるようにレベルシフ
トされた位相誤差信号ＰＥに基づき、該位相誤差信号Ｐ
Ｅのｎ周期（ｎ≧２）毎に該位相誤差信号ＰＥの１周期
の間活性になり活性期間が互いに異なる第１〜ｎクロッ
ク信号に同期して周波数誤差を検出する周波数誤差検出
回路であって、該第１〜ｎクロック信号の活性期間はこ
の順に循環的に変化し、 一端に該位相誤差信号ＰＥが供給され、第ｉクロック信
号の活性期間でオンにされる第ｉスイッチ素子と、 入力端が第ｉスイッチ素子の他端に接続され、第（ｉ−
１）クロック信号の活性期間で積分値がリセットされる
第ｉ積分回路と、 該第ｉ積分回路の出力信号の変化量と該第（ｉ−１）積
分回路の出力信号の変化量とを加算し、第（ｉ＋１）ク
ロック信号の活性期間で加算値を第ｉアナログ周波数誤
差信号として出力し、該第（ｉ−１）クロック信号の活
性期間で該加算値がリセットされる第ｉ加算回路と、 を、ｉ＝１〜ｎの各々について有し、ただし、第０クロ
ック信号、第（ｎ＋１）クロック信号及び第０積分回路
はそれぞれ第ｎクロック信号そのもの、第１クロック信
号そのもの及び第ｎ積分回路そのものであり、 該第１〜ｎアナログ周波数誤差信号を合成して出力する
ことを特徴とする周波数誤差検出回路。 - 【請求項２】 入力信号のｎ個（ｎ≧２）毎のエッジか
らクロック信号の次の一方のエッジまでの期間において
活性である信号を所定時間遅延させた信号であり互いに
活性期間が異なる第１〜ｎ位相誤差信号ＰＥ１〜ＰＥｎ
に基づき、該第１〜ｎ位相誤差信号のそれぞれに対応し
たｎ相の第１〜第ｎクロック信号に同期して周波数誤差
を検出する周波数誤差検出回路であって、該第１〜ｎ位
相誤差信号の活性期間はこの順に循環的に変化し、 第ｉ定電流源と、 一端が該第ｉ定電流源の電流路の一端に接続され、第ｉ
位相誤差信号ＰＥｉの活性期間オンになる第ｉスイッチ
素子と、 入力端が該第ｉスイッチ素子の他端に接続され、第ｉク
ロック信号の活性期間で積分値がリセットされ、相補信
号を出力する第１及び第２の出力端を有する第ｉ積分回
路と、 該第ｉクロック信号の活性期間で入出力端子間が短絡さ
れ、第１及び第２の入力端の信号の差を増幅し、該入出
力端子間が短絡されておらず且つ該第ｉ位相誤差信号Ｐ
Ｅｉが不活性の期間において第ｉ周波数誤差信号を出力
する第ｉ増幅回路と、 該第ｉ積分回路の該第１出力端と該第ｉ増幅回路の該第
１入力端との間及び該第ｉ積分回路の該第２出力端と該
第ｉ増幅回路の該第２入力端との間にそれぞれ接続され
た第１ｉ及び第２ｉのキャパシタと、 該第ｉ積分回路の該第１出力端と第（ｉ＋１）増幅回路
の該第２入力端との間及び該第ｉ積分回路の該第２出力
端と該第（ｉ＋１）増幅回路の該第１入力端との間にそ
れぞれ接続された第３ｉ及び第４ｉのキャパシタと、 を、ｉ＝１〜ｎの各々について有し、ただし、第（ｎ＋
１）増幅回路は第１増幅回路そのものであり、 該第１〜ｎ周波数誤差信号を合成して出力することを特
徴とする周波数誤差検出回路。 - 【請求項３】 ｉ＝１〜ｎの各々について、 前記第ｉ積分回路は第１入力端に供給される信号と第２
入力端に供給される信号との差を積分し、該第１入力端
が前記第ｉスイッチ素子の前記他端に接続され、 前記第ｉ定電流源の電流路の前記一端と電源供給線との
間に接続され、前記第ｉ位相誤差信号ＰＥｉの不活性期
間オンになるスイッチ素子をさらに有する、 ことを特徴とする請求項２記載の周波数誤差検出回路。 - 【請求項４】 前記第１〜ｎ周波数誤差信号をそれぞれ
デジタル化して保持するための第１〜ｎ記憶回路をさら
に有し、該第１〜ｎ記憶回路の出力を合成して出力する
ことを特徴とする請求項２又は３記載の周波数誤差検出
回路。 - 【請求項５】 前記第１〜ｎ記憶回路の出力が供給さ
れ、前記第１〜ｎクロック信号の活性期間でそれぞれ該
第１〜ｎ記憶回路の出力を選択して出力するこ とによ
り、該第１〜ｎ記憶回路の出力を合成することを特徴と
する請求項４記載の周波数誤差検出回路。 - 【請求項６】 前記第１〜ｎ記憶回路はいずれも、Ｄフ
リップフロップであることを特徴とする請求項４又は５
記載の周波数誤差検出回路。 - 【請求項７】 ｉ＝１〜ｎの各々について、 前記第ｉ増幅回路の出力と前記第ｉ記憶回路の間に接続
され、Ｖ０を正の基準値としたときに該第ｉ増幅回路の
出力信号ＶがＶ＞Ｖ０であるかＶ＜−Ｖ０であるかを判
定する第ｉウインドコンパレータをさらに有し、 前記第ｉ記憶回路は、 Ｖ＞Ｖ０の判定結果を保持するための第１のＤフリップ
フロップと、 Ｖ＜−Ｖ０の判定結果を保持するための第２のＤフリッ
プフロップと、 を有することを特徴とする請求項４記載の周波数誤差検
出回路。 - 【請求項８】 入力電圧に応じた周波数のクロック信号
を生成する電圧制御発振回路と、該電圧制御発振回路からの該クロック信号の、入力信号
に潜在するクロック信号に対する 位相誤差を検出する位
相比較回路と、 請求項１乃至７のいずれか１つに記載の周波数誤差検出
回路と、 該位相比較回路の出力と該周波数誤差検出回路の出力が
重畳して供給され、不要周波数の信号を除去して該電圧
制御発振回路の入力端に供給するループフィルタと、 を有することを特徴とするクロック再生回路。 - 【請求項９】 入力電圧に応じた周波数のクロック信号
を生成する電圧制御発振回路と、該電圧制御発振回路からの該クロック信号の、入力信号
に潜在するクロック信号に対する 位相誤差を検出し、検
出毎に、検出結果が位相遅れ／位相進みの場合にはパル
スであるアップ信号／ダウン信号を出力する位相比較回
路と、 請求項１乃至７のいずれか１つに記載の周波数誤差検出
回路と、 該アップ信号と該ダウン信号の一方のパルスに応答して
入力端から出力端へ単位電荷量ｑ１を移動させ、該アッ
プ信号と該ダウン信号の他方のパルスに応答して出力端
から入力端へ単位電荷量ｑ２を移動させ、該入力端と出
力端との間の電圧に応じて該単位電荷量ｑ１とｑ２の差
が異なるチャージポンプ回路と、 周波数誤差を０に収束させるために、該周波数誤差検出
回路の出力に応じた電圧を該チャージポンプ回路の入出
力端間に供給する単位量制御回路と、 入力端が該チャージポンプ回路の出力端に接続され、不
要周波数の信号を除去して該電圧制御発振回路の入力端
に供給するループフィルタと、 を有することを特徴とするクロック再生回路。 - 【請求項１０】 前記チャージポンプ回路は、 その入力端から出力端へ順方向に直列接続された第１〜
３ダイオードと、 該出力端から該入力端へ順方向に直列接続された第４〜
６ダイオードと、 該第１と第２、第２と第３、第４と第５、第５と第６の
ダイオード間にそれぞれ一端が接続された第１〜４キャ
パシタと、 を有し、該チャージポンプ回路の該第１及び第２のキャ
パシタの他端に前記アップ信号と前記ダウン信号との一
方の相補信号が供給され、該チャージポンプ回路の該第
３及び第４のキャパシタの他端に該アップ信号と該ダウ
ン信号との他方の相補信号が供給されることを特徴とす
る請求項９記載のクロック再生回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22038594A JP3418710B2 (ja) | 1994-03-11 | 1994-09-14 | 周波数誤差検出回路及びこれを用いたクロック再生回路 |
| EP95301534A EP0671829B1 (en) | 1994-03-11 | 1995-03-09 | Clock regeneration circuit |
| DE69535087T DE69535087T2 (de) | 1994-03-11 | 1995-03-09 | Schaltungsanordnung zur Taktrückgewinnung |
| US08/401,793 US5610954A (en) | 1994-03-11 | 1995-03-10 | Clock reproduction circuit and elements used in the same |
| KR1019950005044A KR0185474B1 (ko) | 1994-03-11 | 1995-03-11 | 클록 재생 회로 및 이 클록 재생 회로를 이용한 소자들 |
| CN95102687A CN1128520C (zh) | 1994-03-11 | 1995-03-11 | 时钟再生电路及其所用元件 |
| TW084105052A TW271023B (ja) | 1994-03-11 | 1995-05-20 | |
| US08/757,982 US5889828A (en) | 1994-03-11 | 1996-11-27 | Clock reproduction circuit and elements used in the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105494 | 1994-03-11 | ||
| JP6-41054 | 1994-03-11 | ||
| JP22038594A JP3418710B2 (ja) | 1994-03-11 | 1994-09-14 | 周波数誤差検出回路及びこれを用いたクロック再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07303098A JPH07303098A (ja) | 1995-11-14 |
| JP3418710B2 true JP3418710B2 (ja) | 2003-06-23 |
Family
ID=26380584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22038594A Expired - Fee Related JP3418710B2 (ja) | 1994-03-11 | 1994-09-14 | 周波数誤差検出回路及びこれを用いたクロック再生回路 |
Country Status (1)
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4546716B2 (ja) * | 2003-11-10 | 2010-09-15 | シャープ株式会社 | Ｐｌｌクロック信号生成回路 |
| EP2070230A4 (en) * | 2006-09-28 | 2011-04-27 | Keystone Semiconductor Inc | SPREADING SPECTRUM CLOCK GENERATOR WITH ARRIVAL INTERFACE TECHNOLOGY |
-
1994
- 1994-09-14 JP JP22038594A patent/JP3418710B2/ja not_active Expired - Fee Related
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| JPH07303098A (ja) | 1995-11-14 |
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